JP2010219497A - 半導体装置用基板の製造方法、半導体装置の製造方法、半導体装置用基板及び半導体装置 - Google Patents

半導体装置用基板の製造方法、半導体装置の製造方法、半導体装置用基板及び半導体装置 Download PDF

Info

Publication number
JP2010219497A
JP2010219497A JP2010000305A JP2010000305A JP2010219497A JP 2010219497 A JP2010219497 A JP 2010219497A JP 2010000305 A JP2010000305 A JP 2010000305A JP 2010000305 A JP2010000305 A JP 2010000305A JP 2010219497 A JP2010219497 A JP 2010219497A
Authority
JP
Japan
Prior art keywords
substrate
semiconductor device
metal layer
region
resist
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2010000305A
Other languages
English (en)
Other versions
JP4811520B2 (ja
Inventor
Yoichiro Hamada
陽一郎 濱田
Shigeru Saisho
茂 細樅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Metal Mining Co Ltd
Original Assignee
Sumitomo Metal Mining Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Metal Mining Co Ltd filed Critical Sumitomo Metal Mining Co Ltd
Priority to JP2010000305A priority Critical patent/JP4811520B2/ja
Priority to KR1020100012295A priority patent/KR101109795B1/ko
Priority to TW099104060A priority patent/TWI420636B/zh
Priority to CN2010101176883A priority patent/CN101859701B/zh
Priority to CN201110314831.2A priority patent/CN102324417B/zh
Priority to US12/656,866 priority patent/US8188588B2/en
Publication of JP2010219497A publication Critical patent/JP2010219497A/ja
Priority to KR1020110073493A priority patent/KR101079922B1/ko
Application granted granted Critical
Publication of JP4811520B2 publication Critical patent/JP4811520B2/ja
Priority to US13/299,653 priority patent/US20120064666A1/en
Priority to US13/951,612 priority patent/US9054116B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48105—Connecting bonding areas at different heights
    • H01L2224/48106—Connecting bonding areas at different heights the connector being orthogonal to a side surface of the semiconductor or solid-state body, e.g. parallel layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01011—Sodium [Na]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/1016—Shape being a cuboid
    • H01L2924/10161—Shape being a cuboid with a rectangular active surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/15738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • H01L2924/15747—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

【課題】金属層と封止樹脂との結合力を向上させつつ、上面が平坦であり、かつ横方向の大きさも均一な電極を形成でき、微細化にも十分対応できる半導体装置用基板の製造方法、半導体装置の製造方法、半導体装置用基板及び半導体装置を提供する。
【解決手段】導電性を有する基板１０の表面にレジスト層２１を形成するレジスト形成工程と、マスクパターン３１を含むガラスマスク３０を用いて、レジスト層を露光する露光工程と、レジスト層を現像し、基板に接近するにつれて開口部外周が小さくなる傾斜部２５を含む側面形状のレジストパターン２２を基板上に形成する現像工程と、レジストパターンを用いて基板の露出部分にめっきを行い、基板に接近するにつれて外周が小さくなる傾斜部４４を含む側面形状の金属層４０を形成するめっき工程と、レジストパターンを除去するレジスト除去工程と、を含むことを特徴とする。
【選択図】図３

Description

本発明は、半導体装置用基板の製造方法、半導体装置の製造方法、半導体装置用基板及び半導体装置に関する。
従来から、基板の導電性を有する一面側に、所定のパターニングを施したレジストパターン層を形成し、レジストパターン層を除く基板が露出した面にレジストパターンの厚みを越えて導電性金属を電着することで、上端部周縁に張り出し部を有する半導体素子搭載用の金属層と電極層とを独立して並設形成した後、レジストパターン層を除去し、金属層上に半導体素子を搭載し、半導体素子上の電極と電極層とをボンディングワイヤにより電気的に接続し、半導体素子の搭載部分を樹脂で封止した後、基板を除去して金属層と電極層の各裏面が露出した樹脂封止体を得るようにした半導体装置の製造方法が知られている（例えば、特許文献１参照）。
かかる半導体装置の製造方法によれば、張り出し部が樹脂にくい込み状に位置するため、喰い付き効果により、金属層、電極層と樹脂との結合力が向上し、後工程で基板を引き離す際、金属層や電極層等の重要部品が、基板側にくっついて引き離されることなく樹脂封止体側に残り、ズレや欠落等を効果的に防止することができたり、半導体装置を電子部品の基板に半田付けした後の接着強度が確保できたりするという効果がある。
また、金属層及び電極層の上端部周縁全周にわたって形成される特有の張り出し形状により、半導体装置裏面側からの金属層、電極層各層と封止樹脂層との境界部分を通して進入する水分等の侵入を阻止し、耐湿性に優れたものとすることができる。
特開２００２−９１９６号公報
しかしながら、上述の特許文献１に記載の構成では、レジストパターンを越えて電着を行うため、横方向にもレジストパターンによる電着の制約が何ら無い状態となってしまい、電流密度の分布等の影響を受け易く、張り出し部の長さを一定に保つことが困難であり、電極層や金属層と樹脂との結合力にばらつきが生ずるという問題があった。また、上面も何らレジストパターンの制約のない電着となるため、上面が平面にならず、ボンディングワイヤの接続不良が発生しやすいという問題があった。
近年、半導体装置は小型化が進み、それに用いられる半導体素子も小型化傾向にあるため、半導体装置用基板の電極層も微細化、高精度化が求められている。
ところが、特許文献１に記載の発明のように、半導体素子に対応して設けられる電極層の大きさを高精度に制御できないと、今後の微細化に対応できなくなるおそれがあるという問題があった。更に、電極層や金属層と樹脂が確実な食い付き効果を得るためには、張り出し部分の長さを５μｍ〜２０μｍの範囲とする必要があり、張り出し長さを長くするほど、電極層や金属層の厚みも必要となるため、半導体装置の薄型化にも対応できなくなるという問題もあった。
そこで、本発明は、金属層や電極層の横方向の大きさが均一で封止樹脂との結合力が安定して高く、電極上面が平坦でボンディング性に優れ、かつ半導体装置の小型化や薄型化にも十分対応できる半導体装置用基板の製造方法、半導体装置の製造方法、半導体装置用基板及び半導体装置を提供することを目的とする。
上記目的を達成するため、第１の発明に係る半導体装置用基板の製造方法は、導電性を有する基板の表面にレジスト層を形成するレジスト形成工程と、
透過領域と遮光領域とを有し、該透過領域と該遮光領域との間に、該透過領域より透過率が低く、該遮光領域より透過率が高い中間透過領域を有するマスクパターンを含むガラスマスクを用いて、前記レジスト層を露光する露光工程と、
前記レジスト層を現像し、前記基板に接近するにつれて開口部外周が小さくなる傾斜部を含む側面形状のレジストパターンを前記基板上に形成する現像工程と、
該レジストパターンを用いて前記基板の露出部分にめっきを行い、前記基板に接近するにつれて外周が小さくなる傾斜部を含む側面形状の金属層を形成するめっき工程と、
前記レジストパターンを除去するレジスト除去工程と、を含むことを特徴とする。
これにより、基板側に接近するにつれて外周が小さくなる傾斜部を含む側面形状を有する金属層を形成することができ、樹脂封止後に基板を剥離した場合にも、封止樹脂が金属層の傾斜部を下方から固定しているような形となり、その後の半導体製造プロセスにおいて十分な強度を保つことができる半導体装置用基板とすることができる。
第２の発明は、第１の発明に係る半導体装置用基板の製造方法において、
前記マスクパターンの前記中間透過領域は、前記透過領域と同じ透過率を有する透過部と、前記遮光領域と同じ透過率を有する遮光部とが混合されて構成されていることを特徴とする。
これにより、透過部と遮光部の比率を調整し、マスクパターンの形状により透過率の調整を行うことができ、特殊なマスク加工を行わず、工程数を増加させることなく中間透過領域の透過率を調整することができる。
第３の発明は、第２の発明に係る半導体装置用基板の製造方法において、
前記中間透過領域は、前記遮光部の領域中に、部分的に前記透過部を含むことを特徴とする。
これにより、開口の大きさや数により中間透過領域の透過率を調整することができ、簡素な構成でありながら柔軟な透過率調整を行うことができる。
第４の発明は、第２の発明に係る半導体装置用基板の製造方法において、
前記中間透過領域は、前記透過部の領域と前記遮光部の領域とを区切るぎざぎざ形状の境界線を含むことを特徴とする。
これにより、中間透過領域の透過率を、完全にマスクで覆われている遮光領域よりも大きくすることができ、簡素なマスク形状で透過率の調整を行うことができる。
第５の発明は、第４の発明に係る半導体装置用基板の製造方法において、
前記レジストパターンは、上面の前記開口部外周が前記境界線と略同一のぎざぎざ形状を有し、下面の前記基板に接近するにつれてぎざぎざの大きさが小さくなる側面形状であることを特徴とする。
これにより、上部ではぎざぎざ形状を形成して金属層と封止樹脂の接触面積を増やすことで結合力を高める構成にするとともに、基板側ではぎざぎざ形状が小さくなり、下面を外部端子として使用するのに適した形状の金属層を形成することができる。
第６の発明は、第１〜５のいずれかの発明に係る半導体装置用基板の製造方法において、
前記めっき工程は、前記レジストパターンの厚さ以下で前記金属層を形成することを特徴とする。
これにより、金属層の上面を平坦面にするとともに、横方向の大きさも均一化することができ、半導体素子及び半導体素子の端子間隔の微細化にも十分に対応することができる。
第７の発明は、第１〜６のいずれかの発明に係る半導体装置用基板の製造方法において、
前記金属層は、ワイヤボンディングがなされる電極又は半導体素子が搭載される領域であることを特徴とする。
これにより、強度を担保できる形状を有する金属層を、半導体素子搭載用の基板の電極又は半導体素子搭載領域として活用することができ、強度の高い形状を有する金属層を有効に活用することができる。
第８の発明は、第１〜７のいずれかの発明に係る半導体装置の製造方法において、
前記現像工程と、前記めっき工程との間に、前記レジストパターンを露光するレジストパターン安定化工程を更に含むことを特徴とする。
これにより、マスクパターンの中間透過領域で露光されたレジストパターンの側面の硬化度が不十分な場合であっても、十分にレジストパターンを硬化させ、レジストパターンを安定させてからめっき工程を行うことができる。
第９の発明に係る半導体装置の製造方法は、第１〜８のいずれかの発明に係る半導体装置用基板の製造方法により製造された半導体装置用基板に半導体素子を搭載する工程と、
前記半導体装置用基板の金属層を電極として、前記半導体素子の端子と前記電極をワイヤボンディングにより接続する工程と、
前記半導体装置用基板に搭載された前記半導体素子を樹脂で封止する工程と、
前記半導体装置用基板を除去する工程と、を含むことを特徴とする。
これにより、半導体装置用基板を除去する工程において、金属層が封止樹脂から抜けて基板を除去できないおそれを低減させ、歩留まり良く半導体装置を製造することができる。
また、半導体装置を電子部品の基板に半田付けした後の接着強度が確保できる。さらに、半導体装置裏面側からの金属層、電極層各層と封止樹脂層との境界部分を通して進入する水分の侵入を阻止し、耐湿性に優れたものとすることができる。
第１０の発明に係る半導体装置用基板は、基板上に、金属層の電極及び半導体素子搭載領域を有する半導体装置用基板であって、
前記電極及び／又は前記半導体素子搭載領域は、上面がぎざぎざ形状を有し、側面が、前記基板側に接近するにつれて外周が小さくなり内側に削れる傾斜部を含むとともに、ぎざぎざの大きさが小さくなる形状を有することを特徴とする。
これにより、上面はぎざぎざ形状で周囲の封止樹脂と接触面積を増加させることができる形状であり、下面は外周が小さくなる傾斜により、樹脂封止が電極及び／又は半導体素子搭載領域を下方から斜め上方に固定する形状となり、樹脂と電極及び／又は半導体搭載領域の結合力を高めることができる。
第１１の発明は、第１０の発明に係る半導体装置用基板において、
前記電極及び／又は前記半導体素子搭載領域の上面は、平坦面であることを特徴とする。
これにより、半導体素子搭載の接着強度を高めたり、ワイヤボンディングによる半導体素子の端子と電極との接続を容易かつ強固にしたりすることができる。
第１２の発明に係る半導体装置は、上面がワイヤボンディング用の電極として用いられ、下面が外部端子として用いられる電極用金属層と、半導体素子が搭載される半導体素子搭載用金属層と、該半導体素子搭載用金属層に搭載され、端子が前記電極にワイヤボンディングで接続された半導体素子とを樹脂で封止した半導体装置であって、
前記電極用金属層及び／又は前記半導体素子搭載用金属層は、上面がぎざぎざ形状を有し、側面が、下面側に接近するにつれて外周が小さくなり内側に削れる傾斜部を含むとともに、ぎざぎざの大きさが小さくなる形状を有することを特徴とする。
これにより、ぎざぎざ形状で樹脂と金属層の結合力を強固に保てるととともに、下方にいくにつれて金属層が小さくなるので、樹脂から金属層が抜けるのを防ぐことができる。また、半導体装置裏面側からの金属層、電極層各層と封止樹脂層との境界部分を通して進入する水分の侵入を阻止し、耐湿性に優れたものとすることができる。
第１３の発明は、第１２の発明に係る半導体装置において、
前記電極用金属層及び／又は前記半導体素子用金属層の上面は、平坦面であることを特徴とする。
これにより、ワイヤボンディング及び半導体素子の搭載を平坦面により容易に行うことができるとともに、ワイヤボンディング及び半導体素子の密着力を高めることができる。
本発明によれば、半導体装置用基板上の金属層を、封止樹脂との密着力が高まる形状とすることができる。
実施例１に係る半導体装置１００の製品完成図の一例である。図１（Ａ）は、実施例１に係る半導体装置１００の側面透視図の一例である。図１（Ｂ）は、実施例１に係る半導体装置１００の下面透視図の一例である。 実施例１に係る半導体装置用基板５０の部分構成の一例を示した側面図である。図２（Ａ）は、金属層４０の形状の一例を示した側面図である。図２（Ｂ）は、金属層４０の製造方法に係るめっき工程の一例を示した図である。 実施例１に係る半導体装置用基板５０の製造方法の一例を示した図である。図３（Ａ）は、基板を示した図である。図３（Ｂ）は、レジスト形成工程を示した図である。図３（Ｃ）は、露光工程を示した図である。図３（Ｄ）は、現像工程を示した図である。図３（Ｅ）は、レジストパターン安定化工程を示した図である。図３（Ｆ）は、めっき工程を示した図である。図３（Ｇ）は、レジスト除去工程を示した図である。 ガラスマスク３０とレジストパターン２２の関係例の説明図である。 実施例１に係る露光工程におけるマスクパターン３１の形状の一例を示した図である。図５（Ａ）は、マスクパターン３１の上面図の一例を示した図である。図５（Ｂ）は、図５（Ａ）のマスクパターン３１を用いて形成されたレジストパターン２２の一例を示した図である。 レジストパターン２２を用いて形成した金属層４０の一例を示した図である。図６（Ａ）は、上面４１の一例を示した図である。図６（Ｂ）は、側面４３の一例を示した図である。図６（Ｃ）は、下面４２の一例を示した図である。図６（Ｄ）は、金属層４０の上下を反転させた立体形状の一例を示した図である。 実施例１に係る半導体用基板の製造方法におけるマスクパターンの一例を示した図である。 第１の変形例に係るマスクパターン３１ａを示した図である。 第２の変形例に係るマスクパターン３１ｂを示した図である。 第３の変形例に係るマスクパターン３１ｃを示した図である。 実施例１に係る半導体装置１００の製造方法の一例を示した図である。図１１（Ａ）は、半導体素子搭載工程を示した図である。図１１（Ｂ）は、ワイヤボンディング工程を示した図である。図１１（Ｃ）は、樹脂封止工程を示した図である。図１１（Ｄ）は、基板剥離工程を示した図である。図１１（Ｅ）は、分割工程を示した図である。 実施例２に係る半導体装置用基板５０ａの部分構成の一例を示した図である。図１２（Ａ）は、金属層４０ａの部分の拡大図の一例である。図１２（Ｂ）は、めっき工程の一例を示した図である。 実施例２の半導体装置用基板５０ａの製造方法におけるマスクパターン３１ｄの形状の一例と、レジストパターン２２ａの一例を示した図である。図１３（Ａ）は、マスクパターン３１ｄの一例を示した図である。図１３（Ｂ）は、レジストパターン２２ａの一例を示した図である。 金属層４０ａの形状の一例を示した図である。図１４（Ａ）は、金属層４０ａの上面図である。図１４（Ｂ）は、金属層４０ａの側面図である。図１４（Ｃ）は、金属層４０ａの下面図である。図１４（Ｄ）は、金属層４０ａの上下を反転させた立体斜視図である。
以下、図面を参照して、本発明を実施するための形態について説明を行う。
図１は、本発明を適用した実施例１に係る半導体装置１００の製品完成図の一例である。図１（Ａ）は、実施例１に係る半導体装置１００の側面透視図の一例であり、図１（Ｂ）は、実施例１に係る半導体装置１００の下面透視図の一例である。
図１（Ａ）において、実施例１に係る半導体装置１００は、金属層４０と、半導体素子６０と、ボンディングワイヤ７０と、封止樹脂８０とを有する。
金属層４０は、金属材料で形成された層であり、上面４１と、下面４２と、側面４３とを有する。金属層４０は、例えば、めっき等により形成されてよい。
金属層４０は、半導体素子搭載領域４５と、電極４６とを有する。半導体素子搭載領域４５は、半導体素子６０を搭載するための領域であり、半導体素子６０の端子６１（図１（Ｂ）参照）を有していない面が半導体素子搭載領域４５の上面４１に接着されて、半導体素子６０が搭載される。半導体素子６０の端子には、ボンディングワイヤ７０の一端が接続される。電極４６は、半導体素子６０の端子との電気的接続がなされる金属層であり、上面４１にボンディングワイヤ７０の他端が接続される。電極４６の下面４２は、露出して外部接続端子４７となり、外部配線との接続が可能なように構成されている。
金属層４０の側面形状は、上面４１の幅が最も大きく、下面４２に接近するにつれて幅が小さくなり、内側に削れるような傾斜部４４を含む側面４３を有した形状となっている。このような、下面４２に接近するにつれて幅が小さくなる傾斜部４４を含む側面４３の形状を有することにより、封止樹脂８０が下方から金属層４０を包み込むような形状となり、金属層４０が下方に抜ける現象を防止でき、耐湿性も向上させることができる。なお、この点の詳細については、後述する。
半導体素子６０は、半導体チップ上に所定の電子回路等が搭載された集積回路（Integrated Circuit）としてパッケージ化された素子である。半導体素子６０は、内部の電子回路等を動作させるために、入出力用の端子６１を複数備えるが、端子６１の間隔は極めて狭いので、図１に示すように、半導体素子６０の端子を半導体装置１００の電極４５とボンデシィングワイヤ７０で電気的に接続し、電極４６の下面４２を外部接続端子４７として用いることにより、外部回路との接続を容易にする。なお、ボンディングワイヤ７０は、半導体素子６０と電極４５との接続用配線であり、種々の配線用金属が適用されてよい。
封止樹脂８０は、半導体素子６０及びボンディングワイヤ７０を固定するとともに、内部へのゴミや水分等の侵入を防ぐための手段である。封止樹脂８０は、空間の隙間を総て充填して満たすことができるので、金属層４０の下方の細くなった傾斜部４４の部分にも充填され、固まったときには、金属層４０の上面４１側が封止樹脂８０に引っ掛かる状態となり、金属層４０が下方に抜けるのを防ぐことができる。また、金属層４０の下方が細くなっていることにより、金属層４０が垂直な場合と比較し、金属層４０と、樹脂層との境界長さが長くなることで、水分の侵入を防止できるため、耐湿性が向上する効果もある。
図１（Ｂ）において、実施例１に係る半導体装置１００の下面透視図が示されている。半導体装置１００の下面は、電極４６の下面４２である外部端子４７が露出しているのとともに、半導体素子搭載用金属層４５の下面も露出している。
また、図１（Ｂ）において、半導体素子６０の端子６１と、電極４６の上面４１とが、ボンディングワイヤ７０に接続されていることが示されている。このように、半導体装置１００は、半導体素子６０の小さな端子６１を、半導体装置１００の内部で電極４６と接続し、大きな外部端子４７を外部に露出させて半導体装置１００として構成することにより、半導体素子６０を扱い易くしている。
なお、図１（Ａ）においては、図１（Ｂ）のＡＡ断面の図が示されているが、ＢＢ断面又はＣＣ断面の図においても、電極４５及び半導体搭載素子領域４６は、上面４１よりも下面４２の方が、幅が小さく、内側に削れるような傾斜部４４を有する側面４３の形状を有してもよい。つまり、半導体素子領域４５及び電極４６は、図１（Ｂ）に示す横方向だけでなく、縦方向についても、傾斜部４４を含む側面形状を有してよい。以下、本実施例の説明において、横幅の側面を例に挙げて説明するが、縦方向の長さ側で見た側面についても、同様に考えてよいものとする。また、幅が小さくなった場合には、外周が小さくなり、縦の長さが小さくなった場合にも、外周は小さくなるので、横幅と縦の長さの一方又は双方を含めて、以後、外周で表現を行う場合もあることとする。また、幅又は長さという表現は、外周と読み替えてもよいこととする。
図２は、本発明を適用した実施例１に係る半導体装置用基板５０の部分構成の一例を示した側面図である。
図２（Ａ）は、図１の半導体装置１００において説明した金属層４０の形状の一例を示した側面図である。図２（Ａ）において、金属層４０の上面４１の幅よりも、下面４２の幅が小さい形状となり、側面４３は、中間高さより下方の下面４２付近で傾斜部４４を有し、内側に入り込んで削れてゆき、細くなってゆく形状となっている。金属層４０をこのような形状とすることにより、図１において説明したような封止樹脂８０が充填されたときに、封止樹脂８０は、金属層４０の側面４３を横からだけでなく、下方から上方に向かって傾斜部４４を介して押さえる状態となる。よって、金属層４０は、下方から力が加わった場合でも、下方に抜けるのを防止できる形状となっている。また、金属層４０の下方が細くなっていることにより、金属層４０が垂直な場合と比較し、金属層４０と、樹脂層との境界長さが長くなることで、水分の侵入を防止できるため、耐湿性が向上する効果もある。
図２（Ｂ）は、金属層４０を有する半導体装置用基板５０の製造方法の一工程であるめっき工程の一例を示した図である。図２（Ｂ）において、導電性の基板１０の上に、図２（Ａ）に示した金属層４０が、周囲をレジストパターン２２で囲まれて形成されている。
このように、図１に示した半導体装置１００は、最初は、半導体装置用基板５０を用いて製造される。そして、最終的に、基板１０を除去することにより、図１に示したように、金属層４０の下面４２が露出した状態となる。基板１０の除去方法は、封止樹脂８０から基板１０を強制的に引き剥がし除去する方法の他に、封止樹脂８０への影響のない溶剤により、基板１０を溶解除去する方法でもよい。基板１０を剥離除去する場合は、剥離除去段階において、基板１０と接着している金属層４０には、下方に引っ張られる力が働くが、図２（Ｂ）に示した下方にゆくにつれて幅及び外周が小さくなる傾斜部４４を有する形状とすることにより、金属層４０と基板１０との電着領域の周辺の傾斜部４４と基板１０の間の部分に封止樹脂８０が介在し、金属層４０を下方から押さえるように固定することができる。
このような形状を有する金属層４０は、図２（Ｂ）に示すように、例えば、レジストパターン２２を用いて、めっきにより形成することができる。つまり、図２（Ｂ）には、金属層４０の周囲を囲むレジストパターン２２が示されているが、レジストパターン２２を、レジストパターン２２同士の間に、図２（Ｂ）に示すような内側下方に隙間幅が狭くなる窪みが形成される形状に形成する。そして、基板１０が露出した所に、レジストパターン２２により形成された窪みを埋め込むようにめっきをすることにより、内側に削れる傾斜部４４を有する側面形状の金属層４０を形成することができる。金属層４０の側面形状は、図２（Ｂ）に示すように、レジストパターン２２により、完全なコントロールが可能であり、更に、レジストパターン２２以下の厚さでめっきを行うことにより、上面４１を平坦に形成することができる。また、レジストパターン２２を超える高さでめっきを行わないので、金属層４０を薄く構成することができ、半導体装置１００の薄型化に寄与することができる。
このように、実施例１に係る半導体装置用基板５０は、レジストパターン２２を用いて、形状がコントロールされた金属層４０を形成することにより製造される。以下、実施例１に係る半導体装置用基板５０の具体的な製造方法について更に詳細に説明する。
図３は、本発明を適用した実施例１に係る半導体装置用基板５０の製造方法の一例を示した図である。
図３（Ａ）は、基板１０を示した図である。基板１０は、導電性を有する基板であれば、金属を含む種々の材料を用いて構成することができる。基板１０は、例えば、金属のステンレスやＣｕを用いて構成してもよい。また、基板の厚さも、用途に応じて種々の厚さの基板１０を用いることができる。例えば、板厚０．１８〔ｍｍ〕のステンレス製の基板１０を用いてもよい。
図３（Ｂ）は、基板１０の両面にレジスト層２１を形成するレジスト形成工程を示した図である。レジスト層２１には、用途に応じて種々のレジストを用いてよいが、例えば、感光性ドライフィルムレジストを適用してもよい。また、レジスト層２１の厚さも、用途に応じて適宜設定してよいが、例えば、基板１０の上面側は厚さ７５〔μｍ〕、下面側は厚さ２５〔μｍ〕程度としてもよい。また、レジストは、例えば、光や電子により露光を行うのに用いられるフォトレジストが利用されてもよい。
図３（Ｃ）は、レジスト層２１に露光を行う露光工程を示した図である。露光工程においては、所定のマスクパターン３１を形成したガラスマスク３０を用いて、ガラスマスク３０でレジスト層２１上を覆って光を照射し、レジスト層２１上にマスクパターン３１を転写する。なお、レジストは、露光されると溶解性が低下して硬化して、現像液に対して露光部分が残るネガ型のレジストが用いられてもよいし、露光されると溶解性が増大して、現像液に対して露光部分が溶解するポジ型のレジストが用いられてもよい。図３においては、ネガ型のレジストを用いた例を挙げて説明する。
図３（Ｃ）において、上面のレジスト層２１にはレジストパターンを形成し、下面のレジスト層２１にはレジストパターンを形成しないことから、上面については、パターンが形成されたガラスマスク３０を用いて露光が行われ、下面については、ガラスマスク３０を介すことなく直接露光が行われている。なお、ポジ型のレジストを用いた場合には、下面から露光は行わず、かつガラスマスク３０のパターンをネガ型のレジストと逆にして、上面からの露光を行えばよい。
ガラスマスク３０には、所定のマスクパターン３１が形成されている。ガラスマスク３０は、例えば、ガラス基板３７上に、遮光膜を用いた遮光部３８が形成されることによりマスクパターン３１が形成される。マスクパターン３１は、レジスト層２１を残す領域はガラス基板３７が露出し、レジスト層２１を残さない領域には、遮光部３８を有するパターンとして形成される。なお、図３（Ｃ）において用いるガラスマスク１０のマスクパターン３１の具体的な構成の詳細については、後述する。
ここで、上面の露光エネルギー量は、ネガ型レジストの定格露光エネルギー量の７０％〜８５％の量で露光することが望ましい。上述のように、ガラスマスク３０のマスクパターン３１の詳細については後述するが、図２（Ｂ）において説明したような側面形状の窪みを有するレジストパターン２２を形成するために、本実施例においては、ガラスマスク３０の遮光部３８とガラス基板３７の露出部との境界領域において、特定の形状が形成されたマスクパターン３１を用いる。この境界領域のマスクパターン３１は、境界領域の透過率を調整する目的で設けられているが、定格露光エネルギー量で露光すると、特定の形状がそのままレジスト層２１に転写されてしまうおそれがある。よって、ガラスマスク３０が、遮光部３８とガラス基板３７との境界領域において両者の中間の透過率となり、所望のレジストパターン２２を形成するためには、定格露光エネルギー量よりも少ない露光エネルギー量で露光を行うことが好ましい。
図３（Ｄ）は、レジスト層２１にレジストパターン２２を形成する現像工程を示した図である。現像工程においては、露光後のレジスト層２１で覆われた基板１０を現像液に浸し、レジスト層２１の不要部分を除去し、レジストパターン２２を形成する。現像液は、種々の現像液が用途に応じて用いられてよいが、例えば、炭酸ナトリウム溶液が用いられてもよい。
現像時は、レジストパターン形成面を下面に向けて現像液に浸漬し、現像液をノズル等で下方からレジストパターン形成面に向けて噴射し、下方から現像液の噴流をレジストパターン形成面に衝突させるようにしてもよい。このような現像液の供給を行うことにより、レジストパターン形成面への現像液の滞留を防ぐことができ、過現像によるレジストパターン形成不良を防止することができる。また、この場合、上面に位置するのはレジストパターンの形成されていない非レジストパターン形成面であるので、現像によるレジスト層２１の除去は行われないし、また表面が平坦であるので、現像終了後も容易に現像液を除去して速やかに乾燥させることができる。
一般的なレジストの現像時間は、材料表面を目視観察し、レジスト残りが完全に無くなる時間を最小現像時間ｔ０〔秒〕とし、実際の現像時間をｔ１〔秒〕とした場合、現像時間係数ＫをＫ＝ｔ１／ｔ０で表すことができる。一般的には、基板１０が銅（Ｃｕ）の場合には現像係数Ｋ＝１．５〜２．０、ステンレスの場合には現像係数Ｋ＝１．２〜１．６となるように実際の現像時間ｔ１〔秒〕が定められる。銅の現像係数Ｋが１．５以上と比較的大きくなっているのは、現像装置の仕様及び条件等のバラツキを考慮し、レジストの不要部分を完全に除去するための安全率を考慮したためである。また、ステンレスの現像時間係数が銅の現像時間係数よりも小さいのは、ステンレスの場合のレジストの密着性が、銅の場合よりもが劣るからである。
しかしながら、本実施例に係る半導体装置用基板の製造方法においては、現像時間が長すぎても短すぎてもレジストパターン２２の形成不良率が高くなるため、基板１０が銅製の場合は現像係数Ｋ＝１．１０〜１．３０、ステンレス製の場合はＫ＝１．０３〜１．０９の範囲となるように、実際の現像時間ｔ１〔秒〕を定めることが望ましい。これは、上述のように、ガラスマスク３０の遮光部３８とガラス基板３７の露出部との境界領域が、遮光部３８とガラス基板３７の露出部の両者の透過率の中間の透過率となり、その条件で露光が行われるため、境界領域のレジスト層２１の硬化度も両者の中間的な値となるからである。つまり、上述の一般的な現像係数Ｋでは、境界領域が過現像となり、レジストパターン２２の形成不良率が増加してしまう。そこで、本実施例に係る半導体装置用基板の製造方法においては、現像係数Ｋが１よりは大きく、かつ一般的な現像工程における現像係数Ｋの範囲の下限値よりも小さい範囲となるように設定することが好ましい。
現像工程により、基板１０の上面にはレジストパターン２２が形成され、レジストパターン２２の残った部分と、基板１０が露出した部分が混在する。基板１０の下面は、レジスト層２１に覆われたままである。
形成されたレジストパターン２２は、その側面２４が、下方外側方向に広がりを有する傾斜部２５を有した形状となる。つまり、レジストパターン２２の上面２３と、基板１０に接触した下面とが同じ形状ではなく、下面が横方向に拡大した形状となる。これは、図２（Ｂ）において説明したレジストパターン２２の形状と合致するものである。よって、実施例１に係る半導体装置用基板５０の製造方法においては、現像工程では、山のように、裾が横方向外側に広がった形状の側面２４を有するレジストパターン２２が形成される。
図３（Ｅ）は、レジストパターン安定化工程を示した図である。レジストパターン安定化工程は、レジストパターン２２の形成後、レジストパターン２２をより安定化させるために、必要に応じて設けられる工程である。レジストパターン安定化工程においては、レジストパターン２２が形成された後、レジストパターン２２形成面について再度の露光を行い、中間の硬化度を有する側面２４を十分に硬化させる。これにより、レジストパターン２２の傾斜部２５を含む側面２４の形状が安定し、形状が固定したレジストパターン２２を用いて、これ以降の工程を行うことができる。なお、レジストパターン２２が形成されていない面は、既にレジスト層２１が十分に硬化しているので、露光を行う必要は無い。
また、レジストパターン安定化工程における露光エネルギー量は、８０ｍＪ／ｃｍ２〜１２０ｍＪ／ｃｍ２の範囲にあることが好ましい。これにより、マスクパターン３１の遮光部３８とガラス基板３７の露出部の境界領域で露光されていたレジスト層２１を完全に硬化させ、レジストパターン２２の側面２４の形状を確実に安定化することができる。
なお、レジストパターン安定化工程は、現像後に行う露光工程であるので、現像後露光工程と呼んでもよい。また、レジストパターン安定化工程は、現像後のレジストパターン２２の状態、プロセスのコストや要求仕様に応じて、必要に応じて行われてよい。
図３（Ｆ）は、めっき工程を示した図である。めっき工程においては、導電性を有する基板１０が露出した部分に、レジストパターン２２の形状に従い、金属材料を埋め込んで金属層４０を形成する処理が行われる。めっきは、めっき液にレジストパターン２２が形成された基板１０を浸漬し、基板１０をカソードに接続して、アノードを対向させて電気めっきを行うように処理が行われてよい。めっきに用いられる金属材料は、例えば金等の１種類であってもよいが、複数種類が用いられてもよい。この場合、例えば、めっき液を変えて複数回のめっきを行い、複数種類の金属材料が積層されためっきを行うようにしてもよい。例えば、基板１０側から、金（Ａｕ）めっきを０．１〔μｍ〕の膜厚で最初に行い、次いでニッケル（Ｎｉ）めっきを５０〔μｍ〕の膜厚で積層して行い、最後に再び金めっきを０．３〔μｍ〕の膜厚で積層して行う、というようにしてもよい。これにより、各金属材料の長所を適切に利用することができ、高品質のめっきを行うことができる。
めっきは、レジストパターン２２の形状に従って金属材料が基板１０の露出部分に電着してゆくので、レジストパターン２２の形状通り、上面４１の外周が下面４２より大きく、側面４２が下面４２から上面４３に拡大してゆく傾斜部４４を含むカップ状の側面形状の金属層４０が形成される。これにより、本実施例に係る半導体装置用基板５０により半導体装置１００を製造した場合は、封止樹脂８０が金属層４０の下方に回りこむことにより、金属層４０に下方からの力が作用しても、傾斜した側面４３を固定又は上方に力を与えることにより、下方からの力に対抗することが可能となる。
めっきによる金属層の厚さは、レジストパターン２２の厚さ以下とすることが好ましい。これにより、金属層４０の上面４１を平坦面に形成することができるとともに、各半導体素子搭載領域４５及び電極４６の上面形状及び大きさを均一にすることができる。これにより、半導体素子６０を半導体素子搭載領域４５に搭載したり、電極４６にワイヤボンディングを行ったりする際にも、確実な接着又は接続を行うことができるとともに、各半導体装置用基板５０の製品バラツキを低減させることができる。
つまり、従来技術のように、レジストパターン２２の厚さを超えるようにしてめっきを行うと、レジストパターン２２から金属が溢れて横に延びる状態となるので、上面４１を制御できなくなってしまう。また、各金属層４０における横に延びる長さは、各金属層４０で異なってしまうので、半導体素子搭載領域４５や電極４６の大きさが不均一となる。この点、本実施例に係る半導体装置用基板５０の製造方法によれば、半導体素子搭載領域４５及び電極４６の上面４１が平坦かつ形状及び大きさを均一にすることができる。また、半導体素子搭載領域４５及び電極４６は、レジストパターン２２の厚さ以下となるので、従来技術と比較して、高さを薄く構成することができる。
図３（Ｇ）は、レジストパターン２２を除去したレジスト除去工程を示した図である。レジスト除去工程は、使用されたレジストを剥離するのに適切な剥離液が用いられ、剥離液にめっきが終了した基板１０を浸漬することにより処理が行われてよい。例えば、図３（Ｂ）において説明したドライフィルムレジストがレジスト層２１として用いられている場合には、剥離液は、例えば、５〔％〕苛性ソーダが用いられてもよい。
レジスト除去工程において、レジストパターン２２が除去され、導電性を有する基板１０上に半導体素子搭載領域４５と電極４６を含む金属層４０が形成された半導体装置用基板５０が完成する。各半導体素子搭載領域４５及び電極４６は、下面４２よりも上面４１が大きく、それに伴って下面４２から上面４１に外周が拡大する傾斜部４４を含む側面４３を有しており、本実施例に係る半導体装置用基板５０により半導体装置１００を製造した場合は、封止樹脂８０が金属層４０の下方に回りこむことにより、下方への力に抗することができる傾斜面を有し、下方抜けし難い形状となっている。また、各半導体素子搭載領域４５及び電極４６は、大きさ及び高さ均一で、上面４１が平坦面を有する金属層４０として構成され、配線が微細化された場合であっても、十分に対応できる高精度な半導体装置用基板５０となっている。
次に、図４乃至図１０を用いて、図３（Ｃ）において説明した本実施例に係る半導体装置用基板５０の製造方法の露光工程について更に詳細に説明する。
図４は、露光工程で用いられるガラスマスク３０と形成されるレジストパターン２２の関係の一例を説明するための図である。図４において、露光に用いられるガラスマスク３０は、透過率が０〔％〕、１００〔％〕の領域の他、３０〔％〕という中間的な透過率を有するガラスマスク３０が示されている。
透過率が１００〔％〕である領域は、ガラス基板３７が露出している透過領域であり、露光により照射された光は、１００〔％〕レジスト層２１に照射される。透過率１００〔％〕の透過領域においては、光硬化性のフォトレジストは、１００〔％〕透過して照射される光により完全に硬化する。また逆に、透過率が０〔％〕の領域は、露光による光を遮蔽して通さない遮光領域であり、遮光膜等による遮光部３８がガラス基板３７上に形成されている領域である。透過率０〔％〕の遮光領域は、レジスト層２１は未硬化となるので、現像工程で除去され、基板１０が露出することになる。
一方、透過率が３０〔％〕の中間透過領域では、図４に示すように、レジスト層２１が一部のみ硬化する。そして、透過率が３０〔％〕の領域は、透過率が０〔％〕の領域と、透過率が１００〔％〕の領域との間に挟まれるような配置となっているので、双方の領域の透過率の影響を受け、完全な３０〔％〕の階段状となるのではなく、図４に示すように、透過率０〔％〕の領域から、透過率１００〔％〕の領域との間で、徐々に硬化する部分が増加してゆくような、傾斜部２５を有する形状となる。このような形状を有するレジスト層２１のレジストパターン２２を形成し、レジストパターン２２に金属材料を充填するようなめっきを行うことにより、上面４１よりも下面４２の方が幅又は外周の長さが小さく、上面４１の幅と下面４２の幅を結ぶような傾斜部４４を有する側面４３を有する金属層４０を形成することができる。
このように、ガラスマスク３０の透過率を、０〔％〕と１００〔％〕の間の中間の透過率に設定することにより、図４に示すような、外側下方に広がるようなレジストパターン２２を形成することができる。なお、０〔％〕と１００〔％〕の間の中間の透過率の大きさは、３０〔％〕以外にも、用途に応じて、種々の透過率に設定できることは言うまでもない。
なお、このような０〔％〕と１００〔％〕との間の中間の透過率は、種々の方法により実現することができるが、例えば、遮光膜の透過率を色や材質により調整したり、ガラスマスク３０のガラス基板３７にスモークの部分を作ったりすることにより、実現できる。
次に、図５乃至図１０を用いて、０〔％〕と１００〔％〕との間の中間の透過率を、マスクパターン３１により実現する方法について説明する。上述の、遮光膜の色や材質、ガラス基板３７のスモーク等による透過率の調整は、加工が複雑となり、困難となる場合も考えられる。そこで、本実施例に係る半導体装置用基板５０の製造方法においては、遮光部３８やガラス基板３７の材質は一定としながら、マスクパターン３１の形状により上述の透過率やレジストパターン２２を実現できる加工容易な製造方法について更に詳細に説明する。
図５は、実施例１に係る半導体装置用基板５０の製造方法の露光工程に用いられるガラスマスク３０のマスクパターン３１の形状の一例を示した図である。図５（Ａ）は、実施例１に係るガラスマスク３０のマスクパターン３１の上面図の一例を示した図である。
図５（Ａ）において、マスクパターン３１は、透過領域３７ａと、中間透過領域３３と、遮光領域３２とを有する。透過領域３７ａは、ガラス基板３７が露出して、光を透過する領域である。ネガ型のレジスト層２１を用いてレジストパターン２２を形成する場合には、マスクパターン３１は、大部分がレジスト層２１を残す透過領域３７ａで構成され、スポット的に形成しようとする開口部の位置に、遮光領域３２及び中間透過領域が形成される。そして、マスクパターン３１は、透過領域３７ａと遮光領域３２との間に、中間透過領域３３を有する構成となっている。
遮光領域３２は、遮光部３８で完全にガラス基板３７が覆われた領域であり、遮光部３８で形成された四角形のようになる。一方、中間透過領域３３は、透過領域３７ａとの境界付近の領域であり、遮光部３８で構成された領域の中に複数の透過部３４が部分的に設けられ、遮光部３８と透過部３４が混在した構成となっている。これにより、中間透過領域３３においては、光を部分的に通過させることができる。このように、例えば、マスクパターン３１の全体のうち、マスクパターン３１の中間透過領域３３の透過率が、遮光領域３２よりも高くなるように部分的に透過部３４を設けることにより、透過率の調整を行う用にしてもよい。ミクロ的に見ると、遮光部３８が形成されている部分は透過率が０〔％〕で、ガラス基板３７が露出している部分は透過率が１００〔％〕であるが、図４において説明したように、中間透過領域３３は、透過率が０〔％〕である遮光領域３２と、透過率が１００〔％〕であるマスクパターン３１の周囲のガラス基板３７が露出している透過領域３７ａの間に配置されているので、両側の透過率の影響を受け、中間透過領域３３のレジスト層２１は、傾斜を有するような形状の変化となる。よって、複雑なガラス基板３７や遮光部３８の材質自体の調整を行わなくても、透過領域３７ａと同じ材料で形成された透過部３４と、遮光領域３２と同じ材料で形成された遮光部３８とを混在させた構成とすることにより、透過領域３７ａより透過率が低く遮光領域３８より透過率が高い中間透過領域３３を形成することができる。そして、このようなマスクパターン３１を有するガラスマスク３０を用いて、図４に示したような、傾斜部２５を有して外側下方に広がるようなレジストパターン２２を形成することができる。
図５（Ｂ）は、図５（Ａ）に示した形状のマスクパターン３１を有するガラスマスク３０を用いて、露光工程を行うことにより形成されたレジストパターン２２の一例を示した図である。図５（Ｂ）において、開口部を形成しているレジストパターン２２全体は、図５（Ａ）の形状のマスクパターン３１を有するガラスマスク３０により形成されたレジストパターン２２を示している。マスクパターン３１のガラス基板３７が露出した部分に対応して、平坦な上面２３を有するレジストパターン２２が残っており、マスクパターン３１の中間透過領域３３に対応する外周部分の下方は、開口部の内側下方に広がり、開口部外周が小さくなるような傾斜部２５のある側面２４を有していることが分かる。そして、マスクパターン３１の遮光領域３２に対応する部分は、基板１０が露出している。
このように、マスクパターン３１の中間透過領域３３に、複数の透過部３４を部分的に設けることにより、遮光部３８と透過部３４を混在させた中間透過領域３３とし、傾斜部２５を含む側面２４を有するレジストパターン２２を形成するようにしてもよい。中間透過領域３３は、遮光部３８が全く形成されていない透過率１００〔％〕の透過領域３７ａと、遮光部３８が完全に全面を覆うように形成されている遮光領域３２との間に配置されているので、両者の透過率の影響から、簡素な構成で傾斜部２５を有する側面２４を形成できる。なお、側面２４は、開口部を形成しているレジストパターン２２の内側下方に広がり、外周が小さくなる傾斜部２５を有しているが、レジスト２０が残っている方のレジストパターン２２から見れば、傾斜部２５は下方外側に広がり、外周が大きくなる形状となっているので、今までの説明と何ら矛盾するものではない。
図６は、図５（Ｂ）に示したレジストパターン２２を用いてめっきにより形成した金属層４０の一例を示した図である。図６（Ａ）は、金属層４０の上面４１の一例を示した図であり、図６（Ｂ）は、金属層４０の側面４３の断面の一例を示した図であり、図６（Ｃ）は、金属層４０の下面４２の一例を示した図である。また、図６（Ｄ）は、金属層４０の上下を反転させた立体形状の一例を示した図である。
図６（Ａ）〜（Ｃ）に示すように、めっきにより形成された金属層４０は、上面４１が下面４２よりも周囲長、又は基板１０に平行な面の断面積が大きく構成されている。そして、側面４３は、中間よりも下側の部分が、基板１０又は下面４２に接近するにつれて、外周長又は基板１０に平行な面の断面積が小さくなるような傾斜部４４を含むように構成されている。これにより、本発明の半導体装置用基板により半導体装置を製造した場合は、封止樹脂８０が金属層４０の下方に回りこむことにより、下方に力が加わっても、下面４２付近に形成された傾斜部４４により、下方への移動を食い止める力が金属層４０に作用し、金属層４０が抜けにくくすることができる。
また、図６（Ｄ）には、金属層４０の上下を反転させた立体斜視図が示されているが、下面（この図では上面）４２付近の側面４３にある傾斜部４４に封止樹脂が回り込むことにより、金属層４０が上方に引っ張られても、これに抗する力が金属層４０に作用する構成となっていることが分かる。
次に、図７乃至図１０を用いて、実施例１に係る半導体用基板５０の製造方法のガラスマスク３０のマスクパターン３１の種々の形態の例について説明する。
図７は、今まで説明した実施例１に係る半導体用基板５０の製造方法のガラスマスク３０のマスクパターン３１と同様の形状のマスクパターンの例を示した拡大図である。図７において、マスクパターン３１は、ガラス基板３７が露出している透過領域３７ａと、遮光膜で全面的にガラス基板３７が覆われた遮光領域３２との間に、中間透過領域３３を有している。また、マスクパターン３１の中間透過領域３３は、遮光部３８の領域中に部分的に形成された部分透過部３４を有する。図７において、中間透過領域３３の横幅が６０〔μｍ〕のときに、部分透過部３４は、1辺が２０〔μｍ〕の正方形で、重心が中間透過領域３３の横方向の中点を通るように形成されている。また、透過部３４の縦方向の隣接ピッチは、４０〔μｍ〕で形成されている。このように、例えば、中間透過領域３３の１／３程度の幅を有する部分透過部３４を形成するようにしてもよい。部分透過部３４より外側の遮光膜部分が２０〔μｍ〕あり、部分透過部３４が同様に２０〔μｍ〕であるので、中間透過領域３３全体の透過率は適切に調整される。
図８は、第１の変形例に係るマスクパターン３１ａを示した図である。図８は、部分透過部３４ａの配置は図７に係るマスクパターン３１と同様であるが、部分透過部３４の大きさが異なるマスクパターン３１ａの一例を示している。図８において、６０〔μｍ〕の幅を有する中間透過領域３３ａの中点に、部分透過部３４ａの重心が一致するように配置されており、また、縦方向において、隣接する部分透過部３４ａのピッチは、４０〔μｍ〕である。よって、図８のマスクパターン３１ａにおける部分透過部３４ａの配置関係は、図７のマスクパターン３１と同様である。しかしながら、図８においては、部分透過部３４ａの一辺は１０〔μｍ〕であり、図７の部分透過部３４の半分となっている。このように、部分透過部３４、３４ａの大きさは、用途に応じて適宜適切な大きさとすることができる。
図９は、第２の変形例に係るマスクパターン３１ｂを示した図である。図９は、図７に係るマスクパターン３１及び図８に係るマスクパターン３１ａとは異なる部分透過部３４ｂ、３５ｂのパターンを有するマスクパターン３１ｂの一例を示している。図９に係るマスクパターン３１ｂは、中間透過領域３３ｂの遮光部３８の領域中に、大小の異なる大きさの部分透過部３４ｂ、３５ｂを有する点で、図７又は図８に係るマスクパターン３１、３１ａと異なっている。
図９において、中間透過領域３３ｂの大きさは、幅が６０〔μｍ〕で図７及び図８と同様であるが、透過領域３７ａとの境界線から２２．５〔μｍ〕の位置に１辺が１５〔μｍ〕の正方形の第１の部分透過部３４ｂが縦方向に４０〔μｍ〕のピッチで配置されている。また、外周端から横方向に５５．５〔μｍ〕の位置に、１辺が５〔μｍ〕の第２の部分透過部３５ｂが、隣接する第１の部分透過部３４ｂ同士の中点の位置に、やはり縦方向のピッチが４０〔μｍ〕で配置されている。つまり、１辺の長さが大きい方の第１の部分透過部３４ｂが中間透過領域３３ｂの透過領域３７ａ寄りに配置され、１辺の長さが小さい方の第２の部分透過部３５ｂが、中間透過領域３３ｂの遮光領域３２寄りに、縦方向には互いに交互になるように配置されている。
このように、複数種類の部分透過部３４ｂ、３５ｂを、中間透過領域３３ｂの遮光部３８の領域中に部分的に設けてマスクパターン３１ｂを構成してもよい。中間透過領域３３ｂの透過領域３７ａ側と遮光領域３２側に部分透過部３４ｂ、３５ｂを設け、透過率を微調整することにより、レジストパターン２２の側面２４の傾斜を、高精度に調整することが可能となる。
図１０は、第３の変形例に係るマスクパターン３１ｃを示した図である。第３の変形例に係るマスクパターン３１ｃは、遮光部３８の領域中に複数種類の部分透過部３４ｃ、３５ｃを有する点では、第２の変形例に係るマスクパターン３１ｂと同様であるが、部分透過部３４ｃ、３５ｃの配置パターンが第２の変形例に係るマスクパターン３１ｂと異なっている。
図１０において、中間透過領域３３ｃは、今まで説明したマスクパターン３１、３１ａ、３１ｂと同様に、６０〔μｍ〕の幅を有する。また、１辺の長さの大きい第１の部分透過部３４ｃの１辺の長さが１５〔μｍ〕、１辺の長さの小さい第２の部分透過部３５ｃの１辺の長さが５〔μｍ〕であり、縦方向には互いに交互配置となるように、各々ピッチ４０〔μｍ〕で配置されている点も、図９に係るマスクパターン３１ｂと同様である。
しかしながら、図１０においては、１辺の長さの小さい第２の部分透過部３５ｃが、中間透過領域３３ｃと透過領域３７ａとの境界線から７．５〔μｍ〕の透過領域３７ａ寄りに配置され、１辺の長さが大きい第１の部分透過部３４ｃが、中間透過領域と透過領域３７ａとの境界線から３７．５〔μｍ〕の遮光領域３２寄りに配置されている点で、図９の第２の変形例に係るマスクパターン３１ｂと異なっている。
このように、中間透過領域３３ｂ、３３ｃにおいて、遮光部３８の領域中に複数種類の部分透過部３４ｂ、３５ｂ、３４ｃ、３５ｃが形成されている場合においても、用途に応じて、それらの配置を適宜変更してよい。
以上、図７乃至図１０において説明したように、レジストパターン２２の上面２３と基板面１０を結ぶ側面２４は、ガラスマスク３０のマスクパターン３１、３１ａ〜３１ｃの設定により、種々の傾斜幅、傾斜角度を有するように調整することが可能であり、用途に応じて種々の形状の金属層４０を形成することができる。
次に、図１１を用いて、実施例１に係る半導体装置用基板５０を用いて、半導体装置１００を製造する半導体装置１００の製造方法の一例について説明する。図１１は、実施例１に係る半導体装置１００の製造方法の一例を示した図である。
図１１（Ａ）は、半導体素子６０を半導体装置用基板５０に搭載する半導体素子搭載工程を示した図である。半導体素子搭載工程においては、導電性の基板１０の上に形成された金属層４０の半導体素子搭載領域４５の上に、半導体素子６０が搭載される。半導体素子６０は、端子６１を上方にして、パッケージ部分を半導体素子搭載領域４５に接着するようにして搭載してよい。このとき、本実施例に係る半導体装置用基板５０を用いることにより、平坦面を有する半導体素子搭載領域５０上に半導体素子６０を搭載できるので、半導体素子搭載工程を容易かつ確実に行うことができる。
図１１（Ｂ）は、半導体素子６０の端子６１を金属層４０の電極４６にワイヤボンディングにより接続するワイヤボンディング工程を示した図である。ワイヤボンディング工程においては、半導体素子６０の端子６１と電極４６とを、ボンディングワイヤ７０を用いて接続する。このとき、本実施例に係る半導体装置用基板５０を用いることにより、上面４１が平坦面である電極４６にワイヤボンディングを行うので、ボンディングワイヤ７０の電極４６への接続を容易に行うことができる。また、電極４６は、大きさ及び形状が均一であるので、半導体素子６０の端子６１の間隔が狭い場合であっても、隣接する電極４６への短絡等を発生させないので、半導体素子６０の微細化に確実に対応することができる。
図１１（Ｃ）は、半導体素子６０等を封止樹脂８０で封止する樹脂封止工程を示した図である。樹脂封止工程においては、基板１０上の半導体素子６０、ボンディングワイヤ７０、半導体素子領域４５及び電極４６を上面から封止樹脂８０で封止し、外部の埃等から保護する。樹脂封止工程においては、上述の総ての部品を覆うように、基板１０上の空間に封止樹脂８０が充填されるため、基板１０上の半導体素子領域４５及び電極４６の下部も総て封止樹脂８０が充填され、固定される。
図１１（Ｄ）は、基板１０を除去する基板除去工程を示した図である。基板除去工程においては、基板１０を下方から引っ張って剥離する基板除去方法と、基板１０を溶剤により溶解して除去する基板除去方法がある。
基板１０を剥離して除去する場合には、下方から基板１０を剥離するため、めっきにより基板１０に電着されている半導体素子搭載領域４５及び電極４６を含む金属層４０は、下方に引っ張られる力が働く。ここで、半導体素子搭載領域４５及び／又は電極４６を含む金属層４０の形状が、上面４１と下面４２が同じ大きさで、側面４３が鉛直方向と平行な面を形成していると、基板１０が下方に引っ張られて剥離されるときに、金属層４０が封着樹脂８０から抜けてゆくおそれがある。しかしながら、本実施例に係る半導体装置用基板５０においては、金属層４０の側面４３が、下面４２に接近するにつれて小さくなる傾斜部４４を有する側面形状であるため、封止樹脂８０が金属層４０の下方への力に抗して働き、基板１０のみを金属層４０及び封止樹脂８０から剥離除去することができる。
一方、基板を溶解除去する場合には、封止樹脂８０に影響の無い溶剤を用いて、基板１０を溶剤に浸漬させ、基板１０を溶解除去する。この場合においても、本実施例に係る半導体装置用基板５０においては、金属層４０と、封止樹脂８０との境界長さが長い構成となっているので、水分の侵入を抑制することができる。これにより、耐湿性を向上させられるため半導体装置１００の信頼性が向上する。
また、封止樹脂８０が金属層４０の下方への力に抗して働くことで、本実施例に係る半導体装置１００を電子部品の基板に半田付けした後の接着強度が確保できる。
図１１（Ｅ）は、各半導体素子６０毎に半導体装置１００を分割する分割工程を示した図である。分割工程においては、封止樹脂８０を、鉛直方向に切断し、下面に半導体素子搭載領域４５と、電極４６の下面である外部端子４７が露出した半導体装置１００が完成する。
このように、本実施例に係る半導体装置１００の製造方法によれば、基板１０側に接近する程、幅や外周長が小さくなる金属層４０を有する半導体装置用基板５０を用いて半導体装置１００を製造するので、基板１０の剥離を確実に行うことができ、歩留まりよく半導体装置１００を製造することができる。また、金属層４０は、上面４１が平坦面であるため、半導体素子６０の搭載や、ワイヤボンディングを容易かつ確実に行うことができる。更に、金属層４０は、高さが低く、かつ形状及び大きさが均一であるので、半導体素子６０の微細化にも十分に対応することができる。
図１２は、本発明を適用した実施例２に係る半導体装置用基板５０ａの部分構成の一例を示した図である。図１２（Ａ）は、金属層４０ａの部分の拡大図の一例であり、図１２（Ｂ）は、実施例２に係る半導体装置用基板５０ａの製造方法のめっき工程の一例を示した図である。
図１２（Ａ）において、金属層４０ａの側面４３ａは、実施例１に係る半導体装置用基板５０ａの金属層４０と同様に、上面４１ａの幅の方が下面４２ａの幅よりも大きく、側面４３ａの下面４２ａ付近の部分は、下面４２ａに接近するにつれて、外周が小さくなってゆく傾斜部４４ａを含む形状をしている。よって、実施例１に係る半導体装置用基板５０の金属層４０と同様に、金属層４０ａが下方に抜け難い形状となっている。
しかしながら、図１２（Ａ）において、金属層４０ａの上面図及び下面図を参照すると、上面４１ａの外周端は、鋸歯状になっており、ぎざぎざ形状４８を有している。一方、下面４２ａは、実施例１に係る半導体装置用基板５０ａの金属層４０の下面４２と同様に、角が丸い正方形の形状をしている。このように、金属層４０ａは、上面４１ａの外周端を鋸歯のようにぎざぎざ形状４８に形成してもよい。ぎざぎざ形状４８に形成することにより、金属層４０が樹脂封止されたときに、封止樹脂８０との接触面積を増大させることができ、結合力を増大させることができる。また、半導体装置用基板５０ａが、半導体装置１００として構成されたときには、金属層４０ａの上面４１ａは樹脂封止されて隠れるので、外観形状の要請は時に無く、機能的に優れている形状であれば、種々の形状をとりうる自由度がある。一方、下面４２ａは、半導体装置１００として構成されたときには、半導体装置１００の下面から露出して外部端子４７となるので、ぎざぎざ形状４８ではなく、直線的な外周端形状を有することが好ましい。実施例２に係る半導体装置用基板５０ａの金属層４０ａの下面４２ａは、そのような要請に応える形状となっている。
このように、実施例２に係る半導体装置用基板５０ａの金属層４０ａは、側面４３ａが、実施例１において説明した下方に抜けにくい形状を有しつつ、形状の自由度が高い上面４１ａは密着力を高めるぎざぎざ形状に構成され、外部端子４７としての役割を果たす下面４２ａは直線的外周端を有する略正方形に構成されている。これにより、金属層４０ａの下方抜けの防止効果を一層高めることができる。
図１２（Ｂ）において、実施例２に係る半導体装置用基板５０ａの製造方法のめっき工程の一例が示されているが、めっき工程は、実施例１と同様に、レジストパターン２２ａを基板１０上に形成してから行う。よって、レジストパターン２２ａを、上面端部が鋸歯状のぎざぎざ形状となるように形成することにより、図１２（Ａ）に示したような金属層４０ａの形状を実現することができる。
図１３は、実施例２に係る半導体装置用基板５０ａの製造方法の露光工程に用いられるガラスマスク３０のマスクパターン３１ｄの形状の一例と、レジストパターン２２ａの一例を示した図である。
図１３（Ａ）は、実施例２に係る半導体装置用基板５０ａの製造方法の露光工程に用いられるガラスマスク３０のマスクパターン３１ｄの一例を示した図である。図１３（Ａ）において、マスクパターン３１ｄは、透過領域３７ａと、中間透過領域３３ｄと、遮光領域３２ｄとを有する。マスクパターン３１ｄは、例えば、ガラス基板３７上に、所定位置に所定形状の遮光膜により遮光部３８が形成されることにより、構成される。透過領域３７ａは、ガラス基板が露出した領域である。また、遮光領域３２ｄは、実施例１に係るマスクパターン３１と同様に、総て遮光部３８が形成された略正方形の領域となっている。そして、マスクパターン３１ｄは、透過領域３７ａと遮光領域３２ｄの間に、中間透過領域３３ｄを有している。これらの点は、実施例１のマスクパターン３１と同様である。
一方、中間透過領域３３ｄの形状は、鋸歯状のぎざぎざ形状３６の境界線を、透過部３９の領域と遮光部３８の領域との区切りとして含む形状となっている。このように、中間透過領域３３ｄの透過部３９の領域と遮光部３８の領域とを区切る境界線を、ぎざぎざ形状３６とすることにより、上面がぎざぎざ形状３６を有するレジストパターン２２ａを形成することができる。なお、このような形状のマスクパターン３１ｄを用いると、レジストパターン２２ａの下方まで同じ形状のぎざぎざ形状３６が形成されるようにも考えられる。しかしながら、中間透過領域３３ｄは、透過率が０〔％〕の遮光領域３２ｄと、透過率が１００〔％〕の透過領域３７ａとの間に存在するので、実施例１において説明したのと同様に、両者の透過率の影響を受け、中間透過領域３３ｄの透過率は、０〔％〕と１００〔％〕の間となり、遮光領域３２ｄよりも高く、透過領域３７ａよりも低くなる。よって、レジスト２０の下方になるにつれて、マスクパターン３１ｄの影響が弱まり、中間的な透過率の領域を中間透過領域３３ｄとして設けているのと同様の状態に近付いてゆき、基板１０に接近するにつれて、ぎざぎざ形状３６が小さくなる。つまり、この場合は、中間透過領域３３ｄにおいて、ぎざぎざ形状３６の外周端を有する遮光部３８と、これと噛み合うぎざぎざ形状の透過部を混在して有していることになる。
図１３（Ｂ）は、マスクパターン３１ｄを有するガラスマスク３０で露光工程を行い、現像工程で形成されたレジストパターン２２ａの一例を示した図である。図１３（Ｂ）において、レジストパターン２２ａの上面２３ａは、マスクパターン３１ｄのぎざぎざ形状３６が略同一に転写されて形成されているが、側面２４ａは、下面の基板１０に接近するにつれて、ぎざぎざ形状３６が小さくなっている。そして、側面２４ａの基板１０付近では、窪みの内側下方に広がり、外周が小さくなる傾斜部２５ａを有している。この傾斜部２５ａの存在により、金属層４０ａに、傾斜部４４ａを形成することができ、封止樹脂８０にて封止された後に、上方向に力を作用させることができる形状となる。
図１４は、図１３において説明したレジストパターン２２ａを用いてめっき工程を行うことにより形成された金属層４０ａの形状の一例を示した図である。図１４（Ａ）は、金属層４０ａの上面図であり、図１４（Ｂ）は、金属層４０ａの側面図である。また、図１４（Ｃ）は、金属層４０ａの下面図であり、図１４（Ｄ）は、金属層４０ａの上下を反転させた立体斜視図である。
図１４（Ａ）に示すように、金属層４０ａの上面４１ａの外周端は鋸歯状のぎざぎざ形状４８となっており、側面４３ａの封止樹脂８０との接触面積を増やすことができ、結合力を高められる構造となっている。また、図１４（Ｃ）に示すように、金属層４０ａの下面４２ａは、上面４１ａよりも面積が小さく、略正方形の形状をしており、外部端子４７として一般的に用いられる形状となっている。
そして、図１４（Ｂ）に示すように、金属層４０ａの断面形状は、下面４２ａ付近に、下面４２ａに接近するにつれて基板１０に平行な面の断面積が小さくなってゆく傾斜部４４ａが形成されており、上面４１ａのぎざぎざ形状４８も、下面４２ａに接近するにつれて小さくなっている。傾斜部４４ａは、封止樹脂８０によって封止された後は、下方向に引っ張られる力も受けて、上方向に力を作用させることが可能な形状となっているので、半導体装置１００の製造工程の基板剥離工程においても、金属層４０ａが下方に抜けることを防止できる構成となっている。また、上面４１ａは、平坦面を有しており、半導体素子６０の搭載や、ワイヤボンディングに適した形状となっている。更に、横方向へのはみ出しも無く、高さもレジストパターン２２ａ以下であるので、半導体装置用基板５０ａの電極層の微細化、高精度化に十分対応可能な形状となっている。
図１４（Ｄ）は、上下を反転させた金属層４０ａの立体斜視図であるが、外部端子４７となる下面４２ａは、平坦面を有し、下面４２ａ付近の側面４３ａに形成された傾斜部４４ａに封止樹脂８０が回り込む構造より、上方向に力が作用しても、下方向に力を付与し、金属層４０ａの移動を防ぐことができる形状となっている。
なお、実施例２に係る半導体装置用基板５０ａの製造方法は、露光工程におけるガラスマスク３０のマスクパターン３１ｄが異なる点以外は、実施例１において説明した半導体装置用基板５０の製造方法と同様の内容であるので、その説明を省略する。
また、実施例２に係る半導体装置用基板５０ａを用いて製造した半導体装置１００及び半導体装置１００の製造方法についても、実施例１における説明と同様であるので、その説明を省略する。
以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。
特に、実施例１と実施例２は、適宜組み合わせることが可能であり、実施例１において説明した内容は、実施例２に適用することができる。
また、実施例１及び実施例２の露光工程において、ネガ型のレジスト２０を用いてレジストパターン２２を形成する露光工程の例を挙げて説明したため、マスクパターン３１、３１ａ〜３１ｄの構成は、ネガ型のマスクパターン３１、３１ａ〜３１ｄに関する構成となっているが、ポジ型のマスクパターンにも本発明の半導体装置用基板の製造方法、半導体装置の製造方法、半導体装置用基板及び半導体装置を適用することができる。ポジ型のレジスト２０に対応したガラスマスク３０を用いる場合には、本実施例において説明したマスクパターン３１、３１ａ〜３１ｄの透過領域３７ａと遮光領域３２、３２ｄとの配置関係を逆にし、それに伴って、中間透過領域３３、３３ａ〜３３ｄの透過部３４、３４ａ〜３４ｃ、３９及び遮光部３８の配置関係を同様に逆にすれば、実施例１及び実施例２の内容を、そのまま適用することができる。
本発明は、ＩＣ等の半導体素子を搭載し、半導体装置を製造するための半導体装置用基板及び半導体装置に利用することができる。
１０ 基板
２１ レジスト層
２２、２２ａ レジストパターン
２３、４１ 上面
２４、４３ 側面
２５、４４ 傾斜部
３０ ガラスマスク
３１、３１ａ、３１ｂ、３１ｃ、３１ｄ マスクパターン
３２、３２ｄ 遮光領域
３３、３３ａ、３３ｂ、３３ｃ、３３ｄ 中間透過領域
３４、３４ａ、３４ｂ、３４ｃ、３５ｂ、３５ｃ 部分透過部
３６、４８ ぎざぎざ形状
３７ ガラス基板
３７ａ 透過領域
３８ 遮光部
３９ 透過部
４０、４０ａ 金属層
４５ 半導体素子搭載領域
４６ 電極
４７ 外部端子
５０、５０ａ 半導体装置用基板
６０ 半導体素子
６１ 端子
７０ ボンディングワイヤ
８０ 封止樹脂
１００ 半導体装置

Claims (13)

  1. 導電性を有する基板の表面にレジスト層を形成するレジスト形成工程と、
    透過領域と遮光領域とを有し、該透過領域と該遮光領域との間に、該透過領域より透過率が低く、該遮光領域より透過率が高い中間透過領域を有するマスクパターンを含むガラスマスクを用いて、前記レジスト層を露光する露光工程と、
    前記レジスト層を現像し、前記基板に接近するにつれて開口部外周が小さくなる傾斜部を含む側面形状のレジストパターンを前記基板上に形成する現像工程と、
    該レジストパターンを用いて前記基板の露出部分にめっきを行い、前記基板に接近するにつれて外周が小さくなる傾斜部を含む側面形状の金属層を形成するめっき工程と、
    前記レジストパターンを除去するレジスト除去工程と、を含むことを特徴とする半導体装置用基板の製造方法。
  2. 前記マスクパターンの前記中間透過領域は、前記透過領域と同じ透過率を有する透過部と、前記遮光領域と同じ透過率を有する遮光部とが混合されて構成されていることを特徴とする請求項１に記載の半導体装置用基板の製造方法。
  3. 前記中間透過領域は、前記遮光部の領域中に、部分的に前記透過部を含むことを特徴とする請求項２に記載の半導体装置用基板の製造方法。
  4. 前記中間透過領域は、前記透過部の領域と前記遮光部の領域とを区切るぎざぎざ形状の境界線を含むことを特徴とする請求項２に記載の半導体装置用基板の製造方法。
  5. 前記レジストパターンは、上面の前記開口部外周が前記境界線と略同一のぎざぎざ形状を有し、下面の前記基板に接近するにつれてぎざぎざの大きさが小さくなる側面形状であることを特徴とする請求項４に記載の半導体装置用基板の製造方法。
  6. 前記めっき工程では、前記レジストパターンの厚さ以下で前記金属層を形成することを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置用基板の製造方法。
  7. 前記金属層は、ワイヤボンディングがなされる電極又は半導体素子が搭載される領域であることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置用基板の製造方法。
  8. 前記現像工程と、前記めっき工程との間に、前記レジストパターンを露光するレジストパターン安定化工程を更に含むことを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置の製造方法。
  9. 請求項１乃至８のいずれか一項に記載の半導体装置用基板の製造方法により製造された半導体装置用基板に半導体素子を搭載する工程と、
    前記半導体装置用基板の金属層を電極として、前記半導体素子の端子と前記電極をワイヤボンディングにより接続する工程と、
    前記半導体装置用基板に搭載された前記半導体素子を樹脂で封止する工程と、
    前記半導体装置用基板を除去する工程と、を含むことを特徴とする半導体装置の製造方法。
  10. 基板上に、金属層の電極及び半導体素子搭載領域を有する半導体装置用基板であって、
    前記電極及び／又は前記半導体素子搭載領域は、上面がぎざぎざ形状を有し、側面が、前記基板側に接近するにつれて外周が小さくなり内側に削れる傾斜部を含むとともに、ぎざぎざの大きさが小さくなる形状を有することを特徴とする半導体装置用基板。
  11. 前記電極及び／又は前記半導体素子搭載領域の前記上面は、平坦面であることを特徴とする請求項１０に記載の半導体装置用基板。
  12. 上面がワイヤボンディング用の電極として用いられ、下面が外部端子として用いられる電極用金属層と、半導体素子が搭載される半導体素子搭載用金属層と、該半導体素子搭載用金属層に搭載され、端子が前記電極にワイヤボンディングで接続された半導体素子とを樹脂で封止した半導体装置であって、
    前記電極用金属層及び／又は前記半導体素子搭載用金属層は、上面がぎざぎざ形状を有し、側面が、下面側に接近するにつれて外周が小さくなり内側に削れる傾斜部を含むとともに、ぎざぎざの大きさが小さくなる形状を有することを特徴とする半導体装置。
  13. 前記電極用金属層及び／又は前記半導体素子用金属層の上面は、平坦面であることを特徴とする請求項１２に記載の半導体装置。
JP2010000305A 2009-02-20 2010-01-05 半導体装置用基板の製造方法、半導体装置の製造方法、半導体装置用基板及び半導体装置 Active JP4811520B2 (ja)

Priority Applications (9)

Application Number Priority Date Filing Date Title
JP2010000305A JP4811520B2 (ja) 2009-02-20 2010-01-05 半導体装置用基板の製造方法、半導体装置の製造方法、半導体装置用基板及び半導体装置
TW099104060A TWI420636B (zh) 2009-02-20 2010-02-10 Method for manufacturing a substrate for a semiconductor device, a method for manufacturing a semiconductor device, a substrate for a semiconductor device, and a semiconductor device
KR1020100012295A KR101109795B1 (ko) 2009-02-20 2010-02-10 반도체 장치용 기판의 제조방법, 반도체 장치의 제조방법, 반도체 장치용 기판 및 반도체 장치
CN201110314831.2A CN102324417B (zh) 2009-02-20 2010-02-11 半导体装置用基板、半导体装置及它们的制造方法
CN2010101176883A CN101859701B (zh) 2009-02-20 2010-02-11 半导体装置用基板、半导体装置及它们的制造方法
US12/656,866 US8188588B2 (en) 2009-02-20 2010-02-18 Manufacturing method of substrate for a semiconductor package, manufacturing method of semiconductor package, substrate for a semiconductor package and semiconductor package
KR1020110073493A KR101079922B1 (ko) 2009-02-20 2011-07-25 반도체 장치용 기판의 제조방법, 반도체 장치의 제조방법, 반도체 장치용 기판 및 반도체 장치
US13/299,653 US20120064666A1 (en) 2009-02-20 2011-11-18 Manufacturing method of substrate for a semiconductor package, manufacturing method of semiconductor package, substrate for a semiconductor package and semiconductor package
US13/951,612 US9054116B2 (en) 2009-02-20 2013-07-26 Manufacturing method of substrate for a semiconductor package, manufacturing method of semiconductor package, substrate for a semiconductor package and semiconductor package

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2009038563 2009-02-20
JP2009038563 2009-02-20
JP2010000305A JP4811520B2 (ja) 2009-02-20 2010-01-05 半導体装置用基板の製造方法、半導体装置の製造方法、半導体装置用基板及び半導体装置

Publications (2)

Publication Number Publication Date
JP2010219497A true JP2010219497A (ja) 2010-09-30
JP4811520B2 JP4811520B2 (ja) 2011-11-09

Family

ID=42630266

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010000305A Active JP4811520B2 (ja) 2009-02-20 2010-01-05 半導体装置用基板の製造方法、半導体装置の製造方法、半導体装置用基板及び半導体装置

Country Status (5)

Country Link
US (3) US8188588B2 (ja)
JP (1) JP4811520B2 (ja)
KR (2) KR101109795B1 (ja)
CN (2) CN102324417B (ja)
TW (1) TWI420636B (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016171204A (ja) * 2015-03-12 2016-09-23 Ｓｈマテリアル株式会社 半導体素子搭載用基板及びその製造方法
JP2017152588A (ja) * 2016-02-25 2017-08-31 Ｓｈマテリアル株式会社 半導体素子搭載用基板、半導体装置及び光半導体装置、並びにそれらの製造方法
JP2019012788A (ja) * 2017-06-30 2019-01-24 大口マテリアル株式会社 半導体素子搭載用基板及びその製造方法
WO2019049453A1 (ja) * 2017-09-07 2019-03-14 株式会社ジャパンディスプレイ 蒸着マスク、蒸着マスクの作製方法、および表示装置の製造方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4811520B2 (ja) * 2009-02-20 2011-11-09 住友金属鉱山株式会社 半導体装置用基板の製造方法、半導体装置の製造方法、半導体装置用基板及び半導体装置
CN102522382A (zh) * 2012-01-11 2012-06-27 日月光半导体制造股份有限公司 芯片构装
KR101364247B1 (ko) 2012-11-26 2014-02-17 주식회사 세미콘라이트 반도체 발광소자를 제조하는 방법
WO2015162786A1 (ja) * 2014-04-25 2015-10-29 三菱電機株式会社 半導体装置の製造方法
JP6387278B2 (ja) * 2014-09-30 2018-09-05 太陽誘電株式会社 回路モジュール及びその製造方法
JP6352551B2 (ja) * 2015-10-27 2018-07-04 創光科学株式会社 窒化物半導体紫外線発光装置及びその製造方法
CN106521584B (zh) * 2016-11-30 2018-08-14 华侨大学 一种基于屏蔽层化学取消设备的手动工具分段电镀方法
JP6863846B2 (ja) * 2017-07-19 2021-04-21 大口マテリアル株式会社 半導体素子搭載用基板及びその製造方法
JP7005469B2 (ja) * 2018-11-07 2022-02-04 三菱電機株式会社 半導体装置
CN113467181A (zh) * 2021-06-23 2021-10-01 惠科股份有限公司 掩膜版、阵列基板的制造方法及阵列基板

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0227318A (ja) * 1988-07-15 1990-01-30 Seiko Epson Corp 透明電極の平坦化方法
JPH06120201A (ja) * 1992-10-08 1994-04-28 Ibm Japan Ltd 半導体装置のウエット・エッチング方法
JP2002154210A (ja) * 2000-11-20 2002-05-28 Canon Inc インクジェット記録ヘッドの製造方法、インクジェット記録ヘッド、およびインクジェット記録装置
JP2004119728A (ja) * 2002-09-26 2004-04-15 Sanyo Electric Co Ltd 回路装置の製造方法
JP2005257712A (ja) * 2004-03-09 2005-09-22 Hoya Corp グレートーンマスク及びその製造方法
JP2006310570A (ja) * 2005-04-28 2006-11-09 Aoi Electronics Co Ltd 半導体装置
JP2007103450A (ja) * 2005-09-30 2007-04-19 Sumitomo Metal Mining Package Materials Co Ltd 配線基板およびその製造方法
JP2007250813A (ja) * 2006-03-16 2007-09-27 Renesas Technology Corp 半導体装置の製造方法
JP2008091872A (ja) * 2006-09-06 2008-04-17 Hitachi Chem Co Ltd 半導体装置及びその製造方法
JP2008116691A (ja) * 2006-11-06 2008-05-22 Mitsubishi Electric Corp ハーフトーンマスク及びこれを用いたパターン基板の製造方法

Family Cites Families (71)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3514346A (en) * 1965-08-02 1970-05-26 Gen Electric Semiconductive devices having asymmetrically conductive junction
JPS6213028A (ja) * 1985-07-10 1987-01-21 Fujitsu Ltd 半導体装置の製造方法
US6749864B2 (en) * 1986-02-13 2004-06-15 Takeda Chemical Industries, Ltd. Stabilized pharmaceutical composition
CA1275003A (en) * 1986-08-08 1990-10-09 F. David E. Corley Soft edge mask
JPH0645858Y2 (ja) * 1986-11-12 1994-11-24 富士写真フイルム株式会社 測距用受光素子
GB8910854D0 (en) * 1989-05-11 1989-06-28 British Petroleum Co Plc Semiconductor device
JP2968014B2 (ja) * 1990-01-29 1999-10-25 三菱電機株式会社 微小真空管及びその製造方法
US5267884A (en) * 1990-01-29 1993-12-07 Mitsubishi Denki Kabushiki Kaisha Microminiature vacuum tube and production method
US5238862A (en) * 1992-03-18 1993-08-24 Micron Technology, Inc. Method of forming a stacked capacitor with striated electrode
US5300403A (en) * 1992-06-18 1994-04-05 International Business Machines Corporation Line width control in a radiation sensitive polyimide
KR100208441B1 (ko) * 1995-06-15 1999-07-15 김영환 포토마스크의 패턴 구조
US5656403A (en) * 1996-01-30 1997-08-12 United Microelectronics Corporation Method and template for focus control in lithography process
US6133070A (en) * 1996-05-27 2000-10-17 Dai Nippon Printing Co., Ltd. Circuit member for semiconductor device, semiconductor device using the same, and method for manufacturing them
JPH1050885A (ja) * 1996-05-27 1998-02-20 Dainippon Printing Co Ltd 半導体装置用回路部材とそれを用いた半導体装置、及びそれらの製造方法
US5761115A (en) * 1996-05-30 1998-06-02 Axon Technologies Corporation Programmable metallization cell structure and method of making same
US5962173A (en) * 1997-03-27 1999-10-05 Vlsi Technology, Inc. Method for measuring the effectiveness of optical proximity corrections
US5902703A (en) * 1997-03-27 1999-05-11 Vlsi Technology, Inc. Method for measuring dimensional anomalies in photolithographed integrated circuits using overlay metrology, and masks therefor
US5998066A (en) * 1997-05-16 1999-12-07 Aerial Imaging Corporation Gray scale mask and depth pattern transfer technique using inorganic chalcogenide glass
JP3521758B2 (ja) * 1997-10-28 2004-04-19 セイコーエプソン株式会社 半導体装置の製造方法
US7030474B1 (en) * 1998-06-24 2006-04-18 Amkor Technology, Inc. Plastic integrated circuit package and method and leadframe for making the package
US7112474B1 (en) * 1998-06-24 2006-09-26 Amkor Technology, Inc. Method of making an integrated circuit package
US7332375B1 (en) * 1998-06-24 2008-02-19 Amkor Technology, Inc. Method of making an integrated circuit package
US7005326B1 (en) * 1998-06-24 2006-02-28 Amkor Technology, Inc. Method of making an integrated circuit package
US6143981A (en) * 1998-06-24 2000-11-07 Amkor Technology, Inc. Plastic integrated circuit package and method and leadframe for making the package
US7071541B1 (en) * 1998-06-24 2006-07-04 Amkor Technology, Inc. Plastic integrated circuit package and method and leadframe for making the package
US6893900B1 (en) * 1998-06-24 2005-05-17 Amkor Technology, Inc. Method of making an integrated circuit package
JP4065609B2 (ja) * 1998-08-07 2008-03-26 三菱電機株式会社 液晶表示装置
US6114074A (en) * 1999-03-11 2000-09-05 Siemens Aktiengesellschaft Extrusion enhanced mask for improving process window
US6451627B1 (en) * 1999-09-07 2002-09-17 Motorola, Inc. Semiconductor device and process for manufacturing and packaging a semiconductor device
US6420779B1 (en) * 1999-09-14 2002-07-16 St Assembly Test Services Ltd. Leadframe based chip scale package and method of producing the same
KR100346603B1 (ko) * 1999-10-06 2002-07-26 아남반도체 주식회사 기울어진 패턴 프로파일을 얻을 수 있는 마스크 패턴
US6326307B1 (en) * 1999-11-15 2001-12-04 Appllied Materials, Inc. Plasma pretreatment of photoresist in an oxide etch process
JP2001154371A (ja) * 1999-11-30 2001-06-08 Nikon Corp 回路デバイスや表示デバイスの製造方法、及び大型ディスプレー装置
US6827584B2 (en) * 1999-12-28 2004-12-07 Formfactor, Inc. Interconnect for microelectronic structures with enhanced spring characteristics
US6333252B1 (en) * 2000-01-05 2001-12-25 Advanced Semiconductor Engineering, Inc. Low-pin-count chip package and manufacturing method thereof
US6313538B1 (en) * 2000-01-21 2001-11-06 Advanced Micro Devices, Inc. Semiconductor device with partial passivation layer
US6492279B1 (en) * 2000-01-27 2002-12-10 Micron Technology, Inc. Plasma etching methods
JP3626075B2 (ja) 2000-06-20 2005-03-02 九州日立マクセル株式会社 半導体装置の製造方法
US6653193B2 (en) * 2000-12-08 2003-11-25 Micron Technology, Inc. Resistance variable device
JP4068838B2 (ja) * 2001-12-07 2008-03-26 株式会社日立製作所 半導体装置の製造方法
TW552467B (en) * 2002-03-22 2003-09-11 Ind Tech Res Inst Manufacturing method of a diffusive direct reflector using gray-tone exposure
US6841854B2 (en) * 2002-04-01 2005-01-11 Matsushita Electric Industrial Co., Ltd. Semiconductor device
US7363705B2 (en) * 2003-02-04 2008-04-29 Microfabrica, Inc. Method of making a contact
US7175947B2 (en) * 2002-05-17 2007-02-13 Optrex Corporation Light reflective structure, method for producing the same and display
US7160649B2 (en) * 2002-07-11 2007-01-09 Hitachi Via Mechanics, Ltd. Gray level imaging masks, optical imaging apparatus for gray level imaging masks and methods for encoding mask and use of the masks
JP2004118200A (ja) * 2002-09-26 2004-04-15 Samsung Electronics Co Ltd 液晶表示装置用表示板及びその製造方法とこれを利用した液晶表示装置
US6828068B2 (en) * 2003-01-23 2004-12-07 Photronics, Inc. Binary half tone photomasks and microscopic three-dimensional devices and method of fabricating the same
JP4296943B2 (ja) * 2003-01-28 2009-07-15 ソニー株式会社 露光用マスクの製造方法および露光方法ならびに３次元形状の製造方法
US20040224241A1 (en) * 2003-02-03 2004-11-11 Samsung Electronics Co., Ltd. Thin film transistor array panel, manufacturing method thereof, and mask therefor
US6982135B2 (en) * 2003-03-28 2006-01-03 Taiwan Semiconductor Manufacturing Co., Ltd. Pattern compensation for stitching
JP4344224B2 (ja) * 2003-11-21 2009-10-14 浜松ホトニクス株式会社 光学マスクおよびｍｏｐａレーザ装置
US20080108221A1 (en) * 2003-12-31 2008-05-08 Microfabrica Inc. Microprobe Tips and Methods for Making
US20060210886A1 (en) * 2005-03-18 2006-09-21 Matsushita Electric Industrial Co., Ltd. Method for making grayscale photo masks and optical grayscale elements
US7278746B2 (en) * 2005-04-08 2007-10-09 Barco N.V. Motorized blend alignment tool
JP5110821B2 (ja) 2005-08-12 2012-12-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
DE102005040558A1 (de) * 2005-08-26 2007-03-01 Osram Opto Semiconductors Gmbh Verfahren zum Herstellen eines Lumineszenzdiodenchips und Lumineszenzdiodenchip
JP4960249B2 (ja) * 2005-10-04 2012-06-27 株式会社きもと 表面凹凸の作製方法
JP2007129068A (ja) * 2005-11-04 2007-05-24 Toshiba Corp 半導体装置とその製造方法、及びその製造に用いる基板
US8603371B2 (en) * 2006-03-30 2013-12-10 Kimoto Co., Ltd. Method for producing surface convexes and concaves
JP4818005B2 (ja) * 2006-07-14 2011-11-16 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
CN101636671B (zh) * 2007-03-26 2013-07-10 木本股份有限公司 表面凹凸的制作方法
KR100817101B1 (ko) 2007-04-04 2008-03-26 한국과학기술원 폴리머 또는 레지스트 패턴과 이를 이용한 몰드, 금속 박막패턴, 금속 패턴 및 이들의 형성 방법
CN100470785C (zh) * 2007-04-29 2009-03-18 江苏长电科技股份有限公司 改善半导体塑料封装体内元器件分层的有效封装方法
US8236480B2 (en) * 2007-05-24 2012-08-07 The United States of America, as represented by the Secretary of Commere, the National Institute of Standards and Technology Fabrication method of topographically modulated microstructures using pattern homogenization with UV light
JP4551913B2 (ja) * 2007-06-01 2010-09-29 株式会社東芝 半導体装置の製造方法
US20100183853A1 (en) * 2007-06-12 2010-07-22 Takashi Ihara Stripping agent for resist film on/above conductive polymer, method for stripping resist film, and substrate having patterned conductive polymer
KR101264723B1 (ko) * 2007-10-29 2013-05-15 엘지디스플레이 주식회사 노광 장비, 패턴 형성 방법, 채널 형성 방법, 홀 형성방법, 이를 적용한 액정 표시 장치 및 이의 제조 방법
JP2009135417A (ja) * 2007-11-07 2009-06-18 Sumitomo Metal Mining Co Ltd 半導体素子搭載用基板の製造方法
KR20100028367A (ko) * 2008-09-04 2010-03-12 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법
US8614423B2 (en) * 2009-02-02 2013-12-24 Redlen Technologies, Inc. Solid-state radiation detector with improved sensitivity
JP4811520B2 (ja) * 2009-02-20 2011-11-09 住友金属鉱山株式会社 半導体装置用基板の製造方法、半導体装置の製造方法、半導体装置用基板及び半導体装置

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0227318A (ja) * 1988-07-15 1990-01-30 Seiko Epson Corp 透明電極の平坦化方法
JPH06120201A (ja) * 1992-10-08 1994-04-28 Ibm Japan Ltd 半導体装置のウエット・エッチング方法
JP2002154210A (ja) * 2000-11-20 2002-05-28 Canon Inc インクジェット記録ヘッドの製造方法、インクジェット記録ヘッド、およびインクジェット記録装置
JP2004119728A (ja) * 2002-09-26 2004-04-15 Sanyo Electric Co Ltd 回路装置の製造方法
JP2005257712A (ja) * 2004-03-09 2005-09-22 Hoya Corp グレートーンマスク及びその製造方法
JP2006310570A (ja) * 2005-04-28 2006-11-09 Aoi Electronics Co Ltd 半導体装置
JP2007103450A (ja) * 2005-09-30 2007-04-19 Sumitomo Metal Mining Package Materials Co Ltd 配線基板およびその製造方法
JP2007250813A (ja) * 2006-03-16 2007-09-27 Renesas Technology Corp 半導体装置の製造方法
JP2008091872A (ja) * 2006-09-06 2008-04-17 Hitachi Chem Co Ltd 半導体装置及びその製造方法
JP2008116691A (ja) * 2006-11-06 2008-05-22 Mitsubishi Electric Corp ハーフトーンマスク及びこれを用いたパターン基板の製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016171204A (ja) * 2015-03-12 2016-09-23 Ｓｈマテリアル株式会社 半導体素子搭載用基板及びその製造方法
JP2017152588A (ja) * 2016-02-25 2017-08-31 Ｓｈマテリアル株式会社 半導体素子搭載用基板、半導体装置及び光半導体装置、並びにそれらの製造方法
WO2017145923A1 (ja) * 2016-02-25 2017-08-31 Ｓｈマテリアル株式会社 半導体素子搭載用基板、半導体装置及び光半導体装置、並びにそれらの製造方法
TWI636541B (zh) * 2016-02-25 2018-09-21 友立材料股份有限公司 半導體元件搭載用基板、半導體裝置及光半導體裝置、以及該等之製造方法
JP2019012788A (ja) * 2017-06-30 2019-01-24 大口マテリアル株式会社 半導体素子搭載用基板及びその製造方法
WO2019049453A1 (ja) * 2017-09-07 2019-03-14 株式会社ジャパンディスプレイ 蒸着マスク、蒸着マスクの作製方法、および表示装置の製造方法

Also Published As

Publication number Publication date
CN101859701B (zh) 2012-11-28
US9054116B2 (en) 2015-06-09
CN101859701A (zh) 2010-10-13
US20100213620A1 (en) 2010-08-26
TWI420636B (zh) 2013-12-21
TW201032309A (en) 2010-09-01
KR101109795B1 (ko) 2012-02-24
US8188588B2 (en) 2012-05-29
US20120064666A1 (en) 2012-03-15
CN102324417A (zh) 2012-01-18
KR20100095372A (ko) 2010-08-30
CN102324417B (zh) 2014-05-14
KR20110089840A (ko) 2011-08-09
JP4811520B2 (ja) 2011-11-09
US20130309818A1 (en) 2013-11-21
KR101079922B1 (ko) 2011-11-04

Similar Documents

Publication Publication Date Title
JP4811520B2 (ja) 半導体装置用基板の製造方法、半導体装置の製造方法、半導体装置用基板及び半導体装置
JP4880006B2 (ja) 流れ防止用ダムを備えたプリント基板の製造方法
US6153930A (en) Electronic circuit device and method
JP2006196860A (ja) 半導体パッケージ及びその製造方法
JP2010245280A (ja) 配線基板の製造方法及び配線基板
JP2008300691A (ja) 配線基板およびその製造方法
US9565754B2 (en) Solder-mounted board, production method therefor, and semiconductor device
JP2008244186A (ja) 回路基板、半導体装置、及び半田バンプの形成方法
US10818579B2 (en) Lead frame and electronic component device
KR20130030054A (ko) 인쇄회로기판 및 그 제조방법
TW201414386A (zh) 印刷電路基板之製造方法
CN108155170B (zh) 引线框
JP2009135241A (ja) 回路基板、その製造方法、およびそれを用いた半導体装置
JP2010098077A (ja) 回路モジュールの製造方法
WO2006106564A1 (ja) 半導体装置の実装方法および半導体装置
KR101258869B1 (ko) 플립칩 실장을 위한 미세 피치의 금속 범프 제조 방법
JPH11191673A (ja) はんだプリコート方法
JP4212880B2 (ja) 回路基板アセンブリ
JP2006210796A (ja) 回路装置およびその製造方法
JP2006319030A (ja) 回路基板とその製造方法、および半導体装置とその製造方法
JP2009016371A (ja) シールド機能付きモジュールの製造方法
JP2006005158A (ja) 回路基板の製造方法
KR101060791B1 (ko) 솔더 범프 제조방법
JPH09266369A (ja) プリント基板の加工方法並びにプリント基板
JP2012015198A (ja) 配線基板およびその製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110523

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20110531

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110607

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20110614

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110704

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110726

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110808

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 4811520

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140902

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350