KR101079922B1 - 반도체 장치용 기판의 제조방법, 반도체 장치의 제조방법, 반도체 장치용 기판 및 반도체 장치 - Google Patents

반도체 장치용 기판의 제조방법, 반도체 장치의 제조방법, 반도체 장치용 기판 및 반도체 장치 Download PDF

Info

Publication number
KR101079922B1
KR101079922B1 KR1020110073493A KR20110073493A KR101079922B1 KR 101079922 B1 KR101079922 B1 KR 101079922B1 KR 1020110073493 A KR1020110073493 A KR 1020110073493A KR 20110073493 A KR20110073493 A KR 20110073493A KR 101079922 B1 KR101079922 B1 KR 101079922B1
Authority
KR
South Korea
Prior art keywords
substrate
metal layer
semiconductor device
region
resist
Prior art date
Application number
KR1020110073493A
Other languages
English (en)
Other versions
KR20110089840A (ko
Inventor
요이치로 하마다
시게루 호소모미
Original Assignee
스미토모 긴조쿠 고잔 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 스미토모 긴조쿠 고잔 가부시키가이샤 filed Critical 스미토모 긴조쿠 고잔 가부시키가이샤
Publication of KR20110089840A publication Critical patent/KR20110089840A/ko
Application granted granted Critical
Publication of KR101079922B1 publication Critical patent/KR101079922B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48105—Connecting bonding areas at different heights
    • H01L2224/48106—Connecting bonding areas at different heights the connector being orthogonal to a side surface of the semiconductor or solid-state body, e.g. parallel layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01011—Sodium [Na]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/1016—Shape being a cuboid
    • H01L2924/10161—Shape being a cuboid with a rectangular active surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/15738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • H01L2924/15747—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

[과제] 본 발명은 금속층과 봉지수지와의 결합력을 향상시키면서, 상면이 평탄하고, 또한 가로방향의 크기도 균일한 전극을 형성할 수 있고, 미세화에도 충분히 대응할 수 있는 반도체 장치용 기판의 제조방법, 반도체 장치의 제조방법, 반도체 장치용 기판 및 반도체 장치를 제공하는 것을 목적으로 한다.
[해결 수단] 도전성을 갖는 기판 (10) 의 표면에 레지스트층 (21) 을 형성하는 레지스트 형성공정과,
투과영역 (37a) 과 차광영역 (32) 을 갖고, 투과영역과 차광영역과의 사이에, 투과영역보다 투과율이 낮고, 차광영역보다 투과율이 높은 중간 투과영역 (33) 을 갖는 마스크패턴 (31) 을 포함하는 유리마스크 (30) 를 이용하여, 상기 레지스트층을 노광하는 노광공정과,
상기 레지스트층을 현상하고, 상기 기판에 접근함에 따라 개구부 외주가 작아지는 경사부 (25) 를 포함한 측면형상의 레지스트 패턴 (22) 을 상기 기판상에 형성하는 현상공정과,
그 레지스트 패턴을 이용하여 상기 기판의 노출 부분에 도금을 실시하고, 상기 기판에 접근함에 따라 외주가 작아지는 경사부 (44) 를 포함하는 측면형상의 금속층 (40) 을 형성하는 도금공정과,
상기 레지스트 패턴을 제거하는 레지스트 제거공정을 포함하는 것을 특징으로 한다.

Description

반도체 장치용 기판의 제조방법, 반도체 장치의 제조방법, 반도체 장치용 기판 및 반도체 장치{MANUFACTURING METHOD OF SUBSTRATE FOR A SEMICONDUCTOR PACKAGE, MANUFACTURING METHOD OF SEMICONDUCTOR PACKAGE, SUBSTRATE FOR A SEMICONDUCTOR PACKAGE AND SEMICONDUCTOR PACKAGE}
본 발명은 반도체 장치용 기판의 제조방법, 반도체 장치의 제조방법, 반도체 장치용 기판 및 반도체 장치에 관한 것이다.
종래부터, 기판의 도전성을 갖는 일면측에 소정의 패터닝을 실시한 레지스트 패턴층을 형성하고, 레지스트 패턴층을 제외한 기판이 노출한 면에 레지스트 패턴의 두께를 초과하여 도전성 금속을 전착 (電着) 함으로써, 상단부 둘레 가장자리에 돌출된 부분을 갖는 반도체 소자 탑재용의 금속층과 전극층을 독립적으로 나란히 설치하여 형성한 후, 레지스트 패턴층을 제거하고, 금속층상에 반도체 소자를 탑재하고, 반도체 소자상의 전극과 전극층을 본딩 와이어에 의해 전기적으로 접속하고, 반도체 소자의 탑재 부분을 수지로 봉지(封止)한 후, 기판을 제거하여 금속층과 전극층의 각 이면이 노출한 수지 봉지체를 얻도록 한 반도체 장치의 제조방법이 알려져 있다 (예를들어, 특허문헌 1 참조).
이러한 반도체 장치의 제조방법에 의하면, 돌출된 부분이 수지에 파고드는 형상으로 위치하기 때문에, 부착 효과에 의해 금속층, 전극층과 수지와의 결합력이 향상하고, 후공정에서 기판을 분리할 때에, 금속층이나 전극층 등의 중요 부품이 기판측에 들러붙어 분리되지 않고 수지 봉지체의 측면에 남아, 어긋남이나 결락 등을 효과적으로 방지할 수 있거나, 반도체 장치를 전자부품의 기판에 납땜한 후의 접착 강도를 확보할 수 있거나 하는 효과가 있다.
또한, 금속층 및 전극층의 상단부 둘레 가장자리 전체에 걸쳐서 형성되는 특유의 돌출된 형상에 의해, 반도체 장치 이면측에서의 금속층, 전극층 각층과 봉지수지층과의 경계 부분을 통해 진입하는 수분 등의 침입을 저지하고, 내습성이 뛰어난 것으로 할 수 있다.
일본공개특허공보 제2002－9196호
그러나, 상기 서술한 특허문헌 1에 기재된 구성에서는, 레지스트 패턴을 초과하여 전착을 실시하기 때문에, 가로방향으로도 레지스트 패턴에 의한 전착의 제약이 아무것도 없는 상태가 되어 버려, 전류밀도의 분포 등의 영향을 받고 쉽고, 돌출된 부분의 길이를 일정하게 유지하는 것이 곤란하며, 전극층이나 금속층과 수지와의 결합력에 편차가 발생한다는 문제가 있었다. 또한, 상면도 아무런 레지스트 패턴의 제약없이 전착되기 때문에, 상면이 평면이 되지 않고, 본딩 와이어의 접속 불량이 발생하기 쉽다는 문제가 있었다.
최근, 반도체 장치는 소형화가 진행되어, 그에 사용되는 반도체 소자도 소형화되는 경향이 있기 때문에, 반도체 장치용 기판의 전극층도 미세화, 고정밀화가 요구되고 있다.
그런데, 특허문헌 1에 기재된 발명과 같이, 반도체 소자에 대응하여 형성되는 전극층의 크기를 고정밀도로 제어할 수 없으면, 향후의 미세화에 대응할 수 없게 될 우려가 있다는 문제가 있었다. 더욱이, 전극층이나 금속층과 수지가 확실한 부착 효과를 얻기 위해서는, 돌출된 부분의 길이를 5㎛~20㎛의 범위로 할 필요가 있고, 돌출된 부분의 길이를 길게 하는 만큼, 전극층이나 금속층의 두께도 필요해지기 때문에, 반도체 장치의 박형화에도 대응할 수 없게 된다는 문제도 있었다.
그래서, 본 발명은 금속층이나 전극층의 가로방향의 크기가 균일하여 봉지수지와의 결합력이 안정적으로 높고, 전극 상면이 평탄하여 본딩성이 우수하고, 또한 반도체 장치의 소형화나 박형화에도 충분히 대응할 수 있는 반도체 장치용 기판의 제조방법, 반도체 장치의 제조방법, 반도체 장치용 기판 및 반도체 장치를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 제 1 발명에 관련된 반도체 장치용 기판의 제조방법은, 도전성을 갖는 기판의 표면에 레지스트층을 형성하는 레지스트 형성공정과, 투과영역과 차광영역을 갖고, 그 투과영역과 그 차광영역과의 사이에, 그 투과영역보다 투과율이 낮고, 그 차광영역보다 투과율이 높은 중간 투과영역을 갖는 마스크패턴을 포함하는 유리마스크를 이용하여, 상기 레지스트 층을 노광하는 노광공정과, 상기 레지스트 층을 현상하고, 상기 기판에 접근함에 따라 개구부 외주가 작아지는 경사부를 포함한 측면형상의 레지스트 패턴을 상기 기판상에 형성하는 현상공정과, 그 레지스트 패턴을 이용해 상기 기판의 노출 부분에 도금을 실시하고, 상기 기판에 접근함에 따라 외주가 작아지는 경사부를 포함한 측면형상의 금속층을 형성하는 도금공정과, 상기 레지스트 패턴을 제거하는 레지스트 제거공정을 포함하는 것을 특징으로 한다.
이로써, 기판측에 접근함에 따라 외주가 작아지는 경사부를 포함한 측면형상을 갖는 금속층을 형성할 수 있고, 수지의 봉지후에 기판을 박리한 경우에도, 봉지수지가 금속층의 경사부를 하방에서 고정하고 있는 것과 같은 형태가 되고, 그 후의 반도체 제조프로세스에 있어서 충분한 강도를 유지할 수 있는 반도체 장치용 기판으로 할 수 있다.
제 2 발명은, 제 1 발명에 관련된 반도체 장치용 기판의 제조방법에 있어서, 상기 마스크패턴의 상기 중간 투과영역은, 상기 투과영역과 같은 투과율을 갖는 투과부와, 상기 차광영역과 같은 투과율을 갖는 차광부가 혼합되어 구성되어 있는 것을 특징으로 한다.
이로써, 투과부와 차광부의 비율을 조정하여, 마스크패턴의 형상에 의해 투과율의 조정을 실시할 수 있고, 특수한 마스크 가공을 실시하지 않고, 공정수를 증가시키지 않고 중간 투과영역의 투과율을 조정할 수 있다.
제 3 발명은, 제 2 발명에 관련된 반도체 장치용 기판의 제조방법에 있어서, 상기 중간 투과영역은 상기 차광부의 영역안에 부분적으로 상기 투과부를 포함하는 것을 특징으로 한다.
이로써, 개구의 크기나 수에 의해 중간 투과영역의 투과율을 조정할 수 있고, 간소한 구성이면서도 유연하게 투과율 조정을 실시할 수 있다.
제 4 발명은, 제 2 발명에 관련된 반도체 장치용 기판의 제조방법에 있어서, 상기 중간 투과영역은 상기 투과부의 영역과 상기 차광부의 영역을 구분하는 지그재그 형상의 경계선을 포함하는 것을 특징으로 한다.
이로써, 중간 투과영역의 투과율을 완전히 마스크로 덮여 있는 차광영역보다도 크게 할 수 있고, 간소한 마스크 형상으로 투과율의 조정을 실시할 수 있다.
제 5 발명은, 제 4 발명에 관련된 반도체 장치용 기판의 제조방법에 있어서, 상기 레지스트 패턴은 상면의 상기 개구부 외주가 상기 경계선과 대략 동일한 지그재그 형상을 갖고, 하면의 상기 기판에 접근함에 따라 지그재그의 크기가 작아지는 측면형상인 것을 특징으로 한다.
이로써, 상부에서는 지그재그 형상을 형성하여 금속층과 봉지수지의 접촉 면적을 늘림에 의해 결합력을 높이는 구성으로 함과 동시에, 기판측에서는 지그재그 형상이 작아져, 하면을 외부단자로서 사용하는데 적합한 형상의 금속층을 형성할 수 있다.
제 6 발명은, 제 1 발명 내지 제 5 발명 중의 어느 하나의 발명에 관련된 반도체 장치용 기판의 제조방법에 있어서, 상기 도금공정은 상기 레지스트 패턴의 두께 이하로 상기 금속층을 형성하는 것을 특징으로 한다.
이로써, 금속층의 상면을 평탄면으로 함과 동시에, 가로방향의 크기도 균일화할 수 있고, 반도체 소자 및 반도체 소자의 단자 간격의 미세화에도 충분히 대응할 수 있다.
제 7 발명은, 제 1 발명 내지 제 6 발명 중의 어느 하나의 발명에 관련된 반도체 장치용 기판의 제조방법에 있어서, 상기 금속층은 와이어 본딩이 되는 전극 또는 반도체 소자가 탑재되는 영역인 것을 특징으로 한다.
이로써, 강도를 담보할 수 있는 형상을 갖는 금속층을 반도체 소자 탑재용의 기판의 전극 또는 반도체 소자 탑재영역으로서 활용할 수 있고, 강도가 높은 형상을 갖는 금속층을 유효하게 활용할 수 있다.
제 8 발명은, 제 1 발명 내지 제 7 발명 중의 어느 하나의 발명에 관련된 반도체 장치용 기판의 제조방법에 있어서, 상기 현상공정과 상기 도금공정의 사이에, 상기 레지스트 패턴을 노광하는 레지스트 패턴 안정화 공정을 더 포함하는 것을 특징으로 한다.
이로써, 마스크패턴의 중간 투과영역에서 노광된 레지스트 패턴의 측면의 경화도가 불충분한 경우에도, 충분히 레지스트 패턴을 경화시키고, 레지스트 패턴을 안정시킨 후에 도금공정을 실시할 수 있다.
제 9 발명에 관련된 반도체 장치의 제조방법은, 제 1 발명 내지 제 8 발명 중의 어느 하나의 발명에 관련된 반도체 장치용 기판의 제조방법에 의해 제조된 반도체 장치용 기판에 반도체 소자를 탑재하는 공정과, 상기 반도체 장치용 기판의 금속층을 전극으로 하고, 상기 반도체 소자의 단자와 상기 전극을 와이어 본딩에 의해 접속하는 공정과, 상기 반도체 장치용 기판에 탑재된 상기 반도체 소자를 수지로 봉지하는 공정과, 상기 반도체 장치용 기판을 제거하는 공정을 포함하는 것을 특징으로 한다.
이로써, 반도체 장치용 기판을 제거하는 공정에 있어서, 금속층이 봉지수지로부터 빠져 기판을 제거할 수 없는 우려를 저감시켜 수율좋게 반도체 장치를 제조할 수 있다.
또한, 반도체 장치를 전자부품의 기판에 납땜한 후의 접착 강도를 확보할 수 있다. 더욱이, 반도체 장치 이면측으로부터의 금속층, 전극층 각층과 봉지수지층과의 경계 부분을 통하여 진입하는 수분의 침입을 저지하고, 내습성이 뛰어나게 할 수 있다.
제 10 발명에 관련된 반도체 장치용 기판은, 기판 상에, 금속층의 전극 및 반도체 소자 탑재영역을 갖는 반도체 장치용 기판으로서, 상기 전극 및/또는 상기 반도체 소자 탑재영역은, 상면이 지그재그 형상을 갖고, 측면이 상기 기판측에 접근함에 따라 외주가 작아져 내측으로 깎여지는 경사부를 포함함과 동시에, 지그재그의 크기가 작아지는 형상을 갖는 것을 특징으로 한다.
이로써, 상면은 지그재그 형상으로 주위의 봉지수지와 접촉 면적을 증가시킬 수 있는 형상이며, 하면은 외주가 작아지는 경사에 의해, 수지 봉지가 전극 및/또는 반도체 소자 탑재영역을 하방으로부터 비스듬히 상방으로 고정하는 형상이 되어, 수지와 전극 및/또는 반도체 탑재영역의 결합력을 높일 수 있다.
제 11 발명은, 제 10 발명에 관련된 반도체 장치용 기판에 있어서, 상기 전극 및/또는 상기 반도체 소자 탑재영역의 상면은 평탄면인 것을 특징으로 한다.
이로써, 반도체 소자 탑재의 접착 강도를 높이거나, 와이어 본딩에 의한 반도체 소자의 단자와 전극과의 접속을 용이하고 강고하게 할 수 있다.
제 12 발명에 관련된 반도체 장치는, 상면이 와이어 본딩용의 전극으로서 이용되고 하면이 외부단자로서 사용되는 전극용 금속층과, 반도체 소자가 탑재되는 반도체 소자 탑재용 금속층과, 그 반도체 소자 탑재용 금속층에 탑재되고 단자가 상기 전극에 와이어 본딩으로 접속된 반도체 소자를 수지로 봉지한 반도체 장치로서, 상기 전극용 금속층 및/또는 상기 반도체 소자 탑재용 금속층은, 상면이 지그재그 형상을 갖고, 측면이 하면 측에 접근함에 따라 외주가 작아져 내측으로 깎여지는 경사부를 포함함과 동시에, 지그재그의 크기가 작아지는 형상을 갖는 것을 특징으로 한다.
이로써, 지그재그 형상으로 수지와 금속층의 결합력을 강고하게 유지할 수 있음과 동시에, 하방으로 감에 따라 금속층이 작아지므로, 수지로부터 금속층이 빠지는 것을 방지할 수 있다. 또한, 반도체 장치의 이면측으로부터의 금속층, 전극층 각층과 봉지수지층과의 경계 부분을 통해 진입하는 수분의 침입을 저지하고, 내습성이 뛰어난 것으로 할 수 있다.
제 13 발명은, 제 12 발명에 관련된 반도체 장치에 있어서, 상기 전극용 금속층 및/또는 상기 반도체 소자용 금속층의 상면은 평탄면인 것을 특징으로 한다.
이로써, 와이어 본딩 및 반도체 소자의 탑재를 평탄면에 의해 용이하게 실시할 수가 있음과 동시에, 와이어 본딩 및 반도체 소자의 밀착력을 높일 수 있다.
본 발명에 의하면, 반도체 장치용 기판상의 금속층을 봉지수지와의 밀착력이 높아지는 형상으로 할 수 있다.
도 1은 실시예 1에 관련된 반도체 장치 (100) 의 제품 완성도의 일례이다. 도 1(A)는 실시예 1에 관련된 반도체 장치 (100) 의 측면 투시도의 일례이다. 도 1(B)는 실시예 1에 관련된 반도체 장치 (100) 의 하면 투시도의 일례이다.
도 2는 실시예 1에 관련된 반도체 장치용 기판 (50) 의 부분 구성의 일례를 나타낸 측면도이다. 도 2(A)는 금속층 (40) 의 형상의 일례를 나타내는 측면도이다. 도 2(B)는 금속층 (40) 의 제조방법에 관련된 도금공정의 일례를 나타낸 도면이다.
도 3은 실시예 1에 관련된 반도체 장치용 기판 (50) 의 제조방법의 일례를 나타낸 도면이다. 도 3(A)는 기판을 나타낸 도면이다. 도 3(B)는 레지스트 형성공정을 나타낸 도면이다. 도 3(C)는 노광공정을 나타낸 도면이다. 도 3(D)는 현상공정을 나타낸 도면이다. 도 3(E)는 레지스트 패턴 안정화 공정을 도면이다. 도 3(F)는 도금공정을 나타낸 도면이다. 도 3(G)는 레지스트 제거공정을 나타낸 도면이다.
도 4는 유리마스크 (30) 과 레지스트 패턴 (22) 의 관계예의 설명도이다.
도 5는 실시예 1에 관련된 노광공정에 있어서 마스크패턴 (31) 의 형상의 일례를 나타낸 도면이다. 도 5(A)는 마스크패턴 (31) 의 상면도의 일례를 나타낸 도면이다. 도 5(B)는 도 5(A)의 마스크패턴 (31) 을 이용해 형성된 레지스트 패턴 (22) 의 일례를 나타낸 도면이다.
도 6은 레지스트 패턴 (22) 을 이용해 형성한 금속층 (40) 의 일례를 나타낸 도면이다. 도 6(A)는 상면 (41) 의 일례를 나타낸 도면이다. 도 6(B)는 측면 (43) 의 일례를 나타낸 도면이다. 도 6(C)는 하면 (42) 의 일례를 나타낸 도면이다. 도 6(D)는 금속층 (40) 의 상하를 반전시킨 입체 형상의 일례를 나타낸 도면이다.
도 7은 실시예 1에 관련된 반도체용 기판의 제조방법에 있어서의 마스크패턴의 일례를 나타낸 도면이다.
도 8은 제 1 변형예에 관련된 마스크패턴 (31a) 을 나타낸 도면이다.
도 9는 제 2 변형예에 관련된 마스크패턴 (31b) 을 나타낸 도면이다.
도 10은 제 3 변형예에 관련된 마스크패턴 (31c) 을 나타낸 도면이다.
도 11은 실시예 1에 관련된 반도체 장치 (100) 의 제조방법의 일례를 나타낸 도면이다. 도 11(A)는 반도체 소자 탑재 공정을 나타낸 도면이다. 도 11(B)는 와이어 본딩 공정을 나타낸 도면이다. 도 11(C)는 수지 봉지 공정을 나타낸 도면이다. 도 11(D)는 기판 박리 공정을 나타낸 도면이다. 도 11(E)는 분할 공정을 나타낸 도면이다.
도 12는 실시예 2에 관련된 반도체 장치용 기판 (50a) 의 부분 구성의 일례를 나타낸 도면이다. 도 12(A)는 금속층 (40a) 의 부분 확대도의 일례이다. 도 12(B)는 도금공정의 일례를 나타낸 도면이다.
도 13은 실시예 2의 반도체 장치용 기판 (50a) 의 제조방법에 있어서의 마스크패턴 (31d) 의 형상의 일례와, 레지스트 패턴 (22a) 의 일례를 나타낸 도면이다. 도 13(A)은 마스크패턴 (31d) 의 일례를 나타낸 도면이다. 도 13(B)는 레지스트 패턴 (22a) 의 일례를 나타낸 도면이다.
도 14는 금속층 (40a) 의 형상의 일례를 나타낸 도면이다. 도 14(A)는 금속층 (40a) 의 상면도이다. 도 14(B)는 금속층 (40a) 의 측면도이다. 도 14(C)는 금속층 (40a) 의 하면도이다. 도 14(D)는 금속층 (40a) 의 상하를 반전시킨 입체 사시도이다.
이하, 도면을 참조하여, 본 발명을 실시하기 위한 형태에 대해 설명한다.
<실시예 1>
도 1은 본 발명을 적용한 실시예 1에 관련된 반도체 장치 (100) 의 제품 완성도의 일례이다. 도 1(A)는 실시예 1에 관련된 반도체 장치 (100) 의 측면 투시도의 일례이며, 도 1(B)는 실시예 1에 관련된 반도체 장치 (100) 의 하면 투시도의 일례이다.
도 1(A)에 있어서, 실시예 1에 관련된 반도체 장치 (100) 는 금속층 (40)과, 반도체 소자 (60) 와, 본딩 와이어 (70) 와, 봉지수지 (80) 를 갖는다.
금속층 (40) 은 금속재료로 형성된 층이며, 상면 (41) 과, 하면 (42) 과, 측면 (43) 을 갖는다. 금속층 (40) 은 예를들어, 도금 등에 의해 형성되어도 된다.
금속층 (40) 은 반도체 소자 탑재영역 (45) 과 전극 (46) 을 갖는다. 반도체 소자 탑재영역 (45) 은 반도체 소자 (60) 를 탑재하기 위한 영역이며, 반도체 소자 (60) 의 단자 (61) (도 1(B) 참조) 를 갖지 않는 면이 반도체 소자 탑재영역 (45) 의 상면 (41) 에 접착되고, 반도체 소자 (60) 가 탑재된다. 반도체 소자 (60) 의 단자에는, 본딩 와이어 (70) 의 일단이 접속된다. 전극 (46) 은 반도체 소자 (60) 의 단자와의 전기적 접속이 이루어지는 금속층이며, 상면 (41) 에 본딩 와이어 (70) 의 타단이 접속된다. 전극 (46) 의 하면 (42) 은 노출하여 외부 접속단자 (47) 가 되고, 외부 배선과의 접속이 가능하도록 구성되어 있다.
금속층 (40) 의 측면형상은, 상면 (41) 의 폭이 가장 크고, 하면 (42) 으로 접근함에 따라 폭이 작아져, 내측으로 깎여지는 것과 같은 경사부 (44) 를 포함한 측면 (43) 을 가진 형상으로 되어 있다. 이와 같이 하면 (42) 으로 접근함에 따라 폭이 작아지는 경사부 (44) 를 포함한 측면 (43) 의 형상을 갖는 것에 의해, 봉지수지 (80) 가 하방에서 금속층 (40) 을 감싸는 것 같은 형상이 되어, 금속층 (40) 이 하방으로 빠지는 현상을 방지할 수 있고, 내습성도 향상시킬 수 있다. 또한, 이 점의 상세한 것에 대하여는 후술한다.
반도체 소자 (60) 는 반도체 칩 위에 소정의 전자회로 등이 탑재된 집적 회로 (Integrated Circuit) 로서 패키지화된 소자이다. 반도체 소자 (60) 는 내부의 전자회로 등을 동작시키기 위해서, 입출력용의 단자 (61) 를 복수 구비하지만, 단자 (61) 의 간격은 매우 좁기 때문에, 도 1에 나타낸 바와 같이, 반도체 소자 (60) 의 단자를 반도체 장치 (100) 의 전극 (45) 과 본딩 와이어 (70) 로 전기적으로 접속하고, 전극 (46) 의 하면 (42) 을 외부 접속단자 (47) 로서 사용하는 것에 의해, 외부 회로와의 접속을 용이하게 한다. 또한, 본딩 와이어 (70) 는 반도체 소자 (60) 와 전극 (45) 과의 접속용 배선이고, 여러가지의 배선용 금속이 적용되어도 된다.
봉지수지 (80) 는 반도체 소자 (60) 및 본딩 와이어 (70) 를 고정시킴과 함께, 내부에 먼지나 수분 등의 침입을 방지하기 위한 수단이다. 봉지수지 (80) 는 공간의 간극을 모두 충전하여 채우는 것이 가능하기 때문에, 금속층 (40) 의 하방의 좁아진 경사부 (44) 의 부분에도 충전되고, 굳어졌을 때에는, 금속층 (40) 의 상면 (41) 측이 봉지수지 (80) 에 걸리는 상태가 되어, 금속층 (40) 이 하방으로 빠지는 것을 방지할 수 있다. 또한, 금속층 (40) 의 하방이 좁아지는 것에 의해, 금속층 (40) 이 수직인 경우와 비교하여, 금속층 (40) 과 수지층과의 경계의 길이가 길어짐에 의해 수분의 침입을 방지할 수 있기 때문에, 내습성이 향상되는 효과도 있다.
도 1(B)에 있어서, 실시예 1에 관련된 반도체 장치 (100) 의 하면 투시도가 나타나 있다. 반도체 장치 (100) 의 하면은, 전극 (46) 의 하면 (42) 인 외부단자 (47) 가 노출하고 있음과 함께, 반도체 소자 탑재용 금속층 (45) 의 하면도 노출하고 있다.
또한, 도 1(B)에 있어서, 반도체 소자 (60) 의 단자 (61) 와 전극 (46) 의 상면 (41) 이, 본딩 와이어 (70) 에 접속되어 있는 것이 나타나 있다. 이와 같이, 반도체 장치 (100) 는 반도체 소자 (60) 의 작은 단자 (61) 를 반도체 장치 (100) 의 내부에서 전극 (46) 과 접속하고, 큰 외부단자 (47) 를 외부로 노출시켜 반도체 장치 (100) 로서 구성함에 따라, 반도체 소자 (60) 의 취급을 용이하게 하고 있다.
또한, 도 1(A)에 있어서는, 도 1(B)의 AA단면도가 나타나 있지만, BB단면 또는 CC단면도에 있어서도, 전극 (45) 및 반도체 탑재 소자 영역 (46) 은 상면 (41) 보다 하면 (42) 이 폭이 작고, 내측으로 깎여지는 것 같은 (테이퍼 형상의) 경사부 (44) 를 갖는 측면 (43) 의 형상을 가져도 된다. 즉, 반도체 소자 영역 (45) 및 전극 (46) 은, 도 1(B)에 나타낸 가로방향뿐만 아니라, 세로방향에 관하여도 경사부 (44) 를 포함한 측면형상을 가져도 된다. 이하, 본 실시예의 설명에 있어서, 가로폭의 측면을 예를들어 설명하지만, 세로방향의 길이측에서 본 측면에 대해도, 동일하게 생각해도 좋은 것으로 한다. 또한, 폭이 작아진 경우에는, 외주가 작아지고, 세로방향의 길이가 작아졌을 경우에도, 외주는 작아지므로, 가로폭과 세로 길이의 일방 또는 쌍방을 포함하여, 이후, 외주로 표현하는 경우도 있는 것으로 한다. 또한, 폭 또는 길이라고 하는 표현은, 외주라고 바꾸어 표현해도 좋은 것으로 한다.
도 2는 본 발명을 적용한 실시예 1에 관련된 반도체 장치용 기판 (50) 의 부분 구성의 일례를 나타낸 측면도이다.
도 2(A)는 도 1의 반도체 장치 (100) 에 있어서 설명한 금속층 (40) 의 형상의 일례를 나타낸 측면도이다. 도 2(A) 에 있어서, 금속층 (40) 의 상면 (41) 의 폭보다도 하면 (42) 의 폭이 작은 형상이 되고, 측면 (43) 은 중간 높이부터 하방의 하면 (42) 부근에서 경사부 (44) 를 갖고, 내측으로 들어가 깍여져 가는, 좁아지는 형상 (테이퍼 형상) 으로 되어 있다. 금속층 (40) 을 이와 같은 형상으로 함으로써, 도 1에 있어서 설명한 바와 같은 봉지수지 (80) 가 충전되었을 때에, 봉지수지 (80) 는 금속층 (40) 의 측면 (43) 을 측면으로부터 뿐만이 아니라, 하방으로부터 상방을 향해 경사부 (44) 를 개재하여 누르는 상태가 된다. 따라서, 금속층 (40) 은 하방으로부터 힘이 가해졌을 경우에도, 하방으로 빠지는 것을 방지할 수 있는 형상으로 되어 있다. 또한, 금속층 (40) 의 하방이 좁아지는 것에 의해, 금속층 (40) 이 수직인 경우와 비교하여, 금속층 (40) 과 수지층과의 경계의 길이가 길어지는 것에 의해, 수분의 침입을 방지할 수 있기 때문에, 내습성이 향상되는 효과도 있다.
도 2(B)는 금속층 (40) 을 갖는 반도체 장치용 기판 (50) 의 제조방법의 일공정인 도금공정의 일례를 나타낸 도면이다. 도 2(B)에 있어서, 도전성의 기판 (10) 위에, 도 2(A)에 나타낸 금속층 (40) 이 주위가 레지스트 패턴 (22) 으로 둘러싸여 형성되어 있다.
이와 같이, 도 1에 나타낸 반도체 장치 (100) 는, 처음에는, 반도체 장치용 기판 (50) 을 이용하여 제조된다. 그리고, 최종적으로, 기판 (10) 을 제거함으로써, 도 1에 나타낸 바와 같이, 금속층 (40) 의 하면 (42) 이 노출한 상태가 된다. 기판 (10) 의 제거 방법은, 봉지수지 (80) 로부터 기판 (10) 을 강제적으로 잡아당겨 박리 제거하는 방법 외에, 봉지수지 (80) 에 대한 영향이 없는 용제에 의해 기판 (10) 을 용해 제거하는 방법이어도 된다. 기판 (10) 을 박리 제거하는 경우에는, 박리 제거 단계에 있어서, 기판 (10) 과 접착하고 있는 금속층 (40) 에는 하방으로 끌려가는 힘이 작용하지만, 도 2(B)에 나타낸 하방으로 감에 따라 폭 및 외주가 작아지는 경사부 (44) 를 갖는 형상으로 함으로써, 금속층 (40) 과 기판 (10) 과의 전착 영역의 주변의 경사부 (44) 와 기판 (10) 과의 사이의 부분에 봉지수지 (80) 가 개재되고, 금속층 (40) 을 하방으로부터 누르는 것과 같이 고정시킬 수 있다.
이와 같은 형상을 갖는 금속층 (40) 은, 도 2(B) 에 나타내는 바와 같이, 예를들어, 레지스트 패턴 (22) 을 이용하여 도금에 의해 형성할 수 있다. 즉, 도 2(B)에는, 금속층 (40) 의 주위를 둘러싸는 레지스트 패턴 (22) 이 나타나 있지만, 레지스트 패턴 (22) 을, 레지스트 패턴 (22) 끼리의 사이에, 도 2(B)에 나타낸 바와 같은 내측 하방으로 간극 폭이 좁아지는 구덩이가 형성되는 형상으로 형성한다. 그리고, 기판 (10) 이 노출한 곳에, 레지스트 패턴 (22) 에 의해 형성된 구덩이를 메우는 것과 같이 도금함으로써, 내측으로 깎여지는 경사부 (44) 를 갖는 측면형상의 금속층 (40) 을 형성할 수 있다. 금속층 (40) 의 측면형상은, 도 2(B) 에 나타내는 바와 같이, 레지스트 패턴 (22) 에 의해 완전한 컨트롤이 가능하고, 더욱이 레지스트 패턴 (22) 이하의 두께로 도금을 실시하는 것에 의해, 상면 (41) 을 평탄하게 형성할 수 있다. 또한, 레지스트 패턴 (22) 를 초과하는 높이로 도금을 실시하지 않기 때문에, 금속층 (40) 을 얇게 구성하는 것이 가능하여, 반도체 장치 (100) 의 박형화에 기여할 수 있다.
이와 같이, 실시예 1에 관련된 반도체 장치용 기판 (50) 은 레지스트 패턴 (22) 을 이용하여 형상이 컨트롤 된 금속층 (40) 을 형성함으로써 제조된다. 이하, 실시예 1에 관련된 반도체 장치용 기판 (50) 의 구체적인 제조방법에 대해 더욱 상세하게 설명한다.
도 3은 본 발명을 적용한 실시예 1에 관련된 반도체 장치용 기판 (50) 의 제조방법의 일례를 나타낸 도면이다.
도 3(A)는 기판 (10) 을 나타낸 도면이다. 기판 (10) 은 도전성을 갖는 기판이기만 하면, 금속을 포함한 여러가지의 재료를 이용하여 구성할 수 있다. 기판 (10) 은 예를들어, 금속인 스테인리스나 Cu를 이용해 구성해도 된다. 또한, 기판의 두께도, 용도에 따라 여러가지의 두께의 기판 (10) 을 사용할 수 있다. 예를들어, 판두께 0.18〔mm〕의 스테인리스제 기판 (10) 을 이용해도 된다.
도 3(B)는 기판 (10) 의 양면에 레지스트층 (21) 을 형성하는 레지스트 형성공정을 나타낸 도면이다. 레지스트층 (21) 에는, 용도에 따라 여러가지 레지스트를 이용해도 되지만, 예를들어, 감광성 드라이 필름 레지스트를 적용해도 된다. 또한, 레지스트층 (21) 의 두께도, 용도에 따라 적절히 설정해도 되지만, 예를들어, 기판 (10) 의 상면측은 두께 75〔㎛〕, 하면측은 두께 25〔㎛〕정도이어도 된다. 또한, 레지스트는, 예를들어, 빛이나 전자에 의해 노광을 실시하는데 사용되는 포토레지스트가 이용되어도 된다.
도 3(C)는 레지스트층 (21) 에 노광을 실시하는 노광공정을 나타낸 도면이다. 노광공정에 있어서는, 소정의 마스크패턴 (31) 을 형성한 유리마스크 (30) 를 이용하여, 유리마스크 (30) 로 레지스트층 (21) 의 위를 덮고 광을 조사하고, 레지스트층 (21) 상에 마스크패턴 (31) 을 전사한다. 또한, 레지스트는 노광되면 용해성이 저하되고 경화하여, 현상액에 대해 노광 부분이 남는 네거티브형의 레지스트가 이용되어도 되고, 노광되면 용해성이 증대하여, 현상액에 대해 노광 부분이 용해하는 포지티브형의 레지스트가 이용되어도 된다. 도 3에 있어서는, 네거티브형의 레지스트를 사용한 예를들어 설명한다.
도 3(C)에 있어서, 상면의 레지스트층 (21) 에는 레지스트 패턴을 형성하고, 하면의 레지스트층 (21) 에는 레지스트 패턴을 형성하지 않는 것에서, 상면에 대해서는 패턴이 형성된 유리마스크 (30) 를 이용해 노광이 행하여지고, 하면에 대해서는 유리마스크 (30) 를 개재하지 않고 직접 노광이 행하여진다. 또한, 포지티브형 레지스트를 사용한 경우에는, 하면으로부터 노광은 실시하지 않고, 또한 유리마스크 (30) 의 패턴을 네거티브형 레지스트와 반대로 하여, 상면으로부터의 노광을 실시하면 된다.
유리마스크 (30) 에는 소정의 마스크패턴 (31) 이 형성되어 있다. 유리마스크 (30) 에는 예를들어, 유리기판 (37) 상에 차광막을 사용한 차광부 (38) 가 형성됨으로써 마스크패턴 (31) 이 형성된다. 마스크패턴 (31) 은 레지스트층 (21) 을 남기는 영역에는 유리기판 (37) 이 노출하고, 레지스트층 (21) 을 남기지 않는 영역에는 차광부 (38) 를 갖는 패턴으로서 형성된다. 또한, 도 3(C)에 있어서 사용하는 유리마스크 (10) 의 마스크패턴 (31) 의 구체적인 구성의 상세한 것에 대하여는 후술한다.
여기서, 상면의 노광 에너지량은 네거티브형 레지스트의 정격 노광 에너지량의 70% ~ 85%의 양으로 노광하는 것이 바람직하다. 상기 서술한 바와 같이, 유리마스크 (30) 의 마스크패턴 (31) 의 상세한 것에 관하여는 후술하지만, 도 2(B)에서 설명한 바와 같은 측면형상의 구덩이를 갖는 레지스트 패턴 (22) 을 형성하기 위하여, 본 실시예에서는, 유리마스크 (30) 의 차광부 (38) 와 유리기판 (37) 의 노출부와의 경계영역에 있어서, 특정 형상이 형성된 마스크패턴 (31) 을 이용한다. 이 경계영역의 마스크패턴 (31) 은 경계영역의 투과율을 조정하는 목적으로 형성되어 있지만, 정격 노광 에너지량으로 노광하면, 특정 형상이 그대로 레지스트층 (21) 에 전사되어 버릴 염려가 있다. 따라서, 유리마스크 (30) 가, 차광부 (38) 와 유리기판 (37) 과의 경계영역에 있어서 양자의 중간 투과율이 되고, 원하는 레지스트 패턴 (22) 을 형성하기 위하여는, 정격 노광 에너지량보다도 적은 노광 에너지량으로 노광을 실시하는 것이 바람직하다.
도 3(D)는 레지스트층 (21) 에 레지스트 패턴 (22) 을 형성하는 현상공정을 나타낸 도면이다. 현상공정에 있어서는, 노광 후의 레지스트층 (21) 으로 덮인 기판 (10) 을 현상액에 침지하고, 레지스트층 (21) 의 불필요한 부분을 제거하고, 레지스트 패턴 (22) 를 형성한다. 현상액은 여러가지의 현상액이 용도에 따라 이용되어도 되지만, 예를들어, 탄산나트륨 용액이 이용되어도 된다.
현상시에는, 레지스트 패턴 형성면을 하면을 향하여 현상액에 침지하고, 현상액을 노즐 등으로 하방에서 레지스트 패턴 형성면을 향하여 분사하고, 하방으로부터 현상액의 분출을 레지스트 형성면에 충돌시키도록 해도 된다. 이러한 현상액의 공급을 실시함에 의해, 레지스트 패턴 형성면에 대한 현상액의 체류를 막는 것이 가능하고, 과현상에 의한 레지스트 패턴 형성불량을 방지하는 것이 가능하다. 또한, 이 경우, 상면에 위치하는 것은 레지스트 패턴이 형성되어 있지 않은 비레지스트 패턴 형성면이기 때문에, 현상에 의한 레지스트 패턴 (21) 의 제거는 실시하지 않고, 또한 표면이 평탄하기 때문에, 현상 종료후에도 용이하게 현상액을 제거하여 신속하게 건조시킬 수 있다.
일반적인 레지스트의 현상시간은, 재료 표면을 육안으로 관찰하여, 레지스트의 남은 부분이 완전히 없어지는 시간을 최소 현상시간 (t0) 으로 하고, 실제의 현상시간을 (t1) 으로 한 경우, 현상시간계수 (K) 를 K=t1/t0로 나타낼 수 있다. 일반적으로는, 기판 (10) 이 구리 (Cu) 인 경우에는 현상 계수 (K)=1.5 ~ 2.0, 스테인레스의 경우에는 현상시간계수 (K)=1.2 ~ 1.6이 되도록 실제의 현상시간 (t1(초)) 이 정해진다. 구리의 현상시간계수 (K) 가 1.5 이상으로 비교적 크게 되어있는 것은, 현상 장치의 사양 및 조건 등의 편차를 고려하고, 레지스트의 불필요한 부분을 완전히 제거하기 위하여 안전율을 고려했기 때문이다. 또한, 스테인레스의 현상시간계수가 구리의 현상시간계수보다도 작은 것은, 스테인레스의 경우 밀착성이 구리의 경우보다도 열등하기 때문이다.
그러나, 본 실시예에 관련된 반도체 장치용 기판의 제조방법에 있어서는, 현상시간이 너무 길어도, 혹은 너무 짧아도 레지스트 패턴 (22) 의 형성 불량률이 높아지기 때문에, 기판 (10) 이 구리제의 경우에는 현상시간계수 (K)=1.10 ~ 1.30, 스테인레스의 경우에는 현상시간계수 (K)=1.03 ~ 1.09의 범위가 되도록, 실제의 현상시간 (t1(초)) 을 정하는 것이 바람직하다. 이것은, 상기 서술한 바와 같이, 유리기판 (30) 의 차광부 (38) 와 유리기판 (37) 의 노출부와의 경계영역이 차광부 (38) 와 유리기판 (37) 의 노출부의 양자의 투과율의 중간 투과율이 되어, 그 조건으로 노광이 실시되기 때문에, 경계영역의 레지스트층 (21) 의 경화도도 양자의 중간 값이 되기 때문이다. 즉, 상기 서술한 일반적인 현상 계수 (K) 에서는, 경계영역이 과현상 되고, 레지스트 패턴 (22) 의 형성 불량률이 증가해 버린다. 그래서, 본 실시예에 관련된 반도체 장치용 기판의 제조방법에 있어서는, 현상시간계수 (K) 가 1보다는 크고, 또한 일반적인 현상공정에 있어서의 현상 계수 (K) 의 범위의 하한치보다도 작은 범위로 되도록 설정하는 것이 바람직하다.
현상공정에 의해, 기판 (10) 의 상면에는 레지스트 패턴 (22) 이 형성되고, 레지스트 패턴 (22) 이 남은 부분과 기판 (10) 이 노출한 부분이 혼재한다. 기판 (10) 의 하면은 레지스트층 (21) 에 덮인 채로 있다.
형성된 레지스트 패턴 (22) 은 그 측면 (24) 이 하방 외측 방향으로 넓어지는 경사부 (25) 를 가진 형상이 된다. 즉, 레지스트 패턴 (22) 의 상면 (23) 과 기판 (10) 에 접촉한 하면은 같은 형상이 아니고, 하면이 가로방향으로 확대된 형상이 된다. 이것은 도 2(B)에 있어서 설명한 레지스트 패턴 (22) 의 형상과 합치하는 것이다. 따라서, 실시예 1에 관련된 반도체 장치용 기판 (50) 의 제조방법에 있어서, 현상공정에서는, 산과 같이, 산기슭이 가로방향 외측으로 넓어진 형상의 측면 (24) 을 갖는 레지스트 패턴 (22) 이 형성된다.
도 3(E)는 레지스트 패턴 안정화 공정을 나타내는 도면이다. 레지스트 패턴 안정화 공정은, 레지스트 패턴 (22) 의 형성후, 레지스트 패턴 (22) 을 보다 안정화시키기 위하여, 필요에 따라 실시되는 공정이다. 레지스트 패턴 안정화 공정에 있어서는, 레지스트 패턴 (22) 이 형성된 후, 레지스트 패턴 (22) 형성면에 대하여 재차 노광을 실시하고, 중간 경화도를 갖는 측면 (24) 을 충분히 경화시킨다. 이로써, 레지스트 패턴 (22) 의 경사부 (25) 를 포함하는 측면 (24) 의 형상이 안정되고, 형상이 고정된 레지스트 패턴 (22) 을 이용하여, 이 이후의 공정을 실시할 수 있다. 또한, 레지스트 패턴 (22) 이 형성되어 있지 않은 면은, 이미 레지스트층 (21) 이 충분히 경화하고 있기 때문에, 노광을 실시할 필요가 없다.
또한, 레지스트 패턴 안정화 공정에 있어서 노광 에너지량은 80mJ/㎠~120mJ/㎠의 범위에 있는 것이 바람직하다. 이로써, 마스크패턴 (31) 의 차광부 (38) 와 유리기판 (37) 의 노출부의 경계영역에서 노광되어 있던 레지스트층 (21) 을 완전히 경화시키고, 레지스트 패턴 (22) 의 측면 (24) 의 형상을 확실히 안정화할 수 있다.
또한, 레지스트 패턴 안정화 공정은, 현상후에 실시하는 노광공정이기 때문에, 현상후 노광공정이라고 불러도 된다, 또한, 레지스트 패턴 안정화 공정은, 현상후의 레지스트 패턴 (22) 의 상태, 프로세스의 비용이나 요구사양에 따라 필요에 따라서 실시되어도 된다.
도 3(F)는 도금공정을 나타낸 도면이다. 도금공정에 있어서는, 도전성을 갖는 기판 (10) 이 노출한 부분에, 레지스트 패턴 (22) 의 형상에 따라, 금속재료를 채워 금속층 (40) 을 형성하는 처리가 실시된다. 도금은 도금액에 레지스트 패턴 (22) 이 형성된 기판 (10) 을 침지하고, 기판 (10) 을 캐소드에 접속하여, 애노드를 대향시켜 전기 도금을 실시하도록 처리가 실시되어도 된다. 도금에 사용되는 금속재료는, 예를들어 금 등의 1 종류도 되지만, 복수 종류가 이용되어도 된다. 이 경우, 예를들어, 도금액을 바꾸어 도금을 복수회 실시하고, 복수 종류의 금속재료가 적층된 도금을 실시하도록 해도 된다. 예를들어, 기판 (10) 측으로부터, 금 (Au) 도금을 0.1〔㎛〕의 막두께로 최초로 실시하고, 다음 니켈 (Ni) 도금을 50〔㎛〕의 막두께로 적층해 실시하고, 마지막으로 재차 금 도금을 0.3〔㎛〕의 막두께로 적층해 실시하는 것과 같이 해도 된다. 이로써, 각 금속재료의 장점을 적절히 이용할 수 있고, 고품질의 도금을 실시할 수 있다.
도금은 레지스트 패턴 (22) 의 형상에 따라 금속재료가 기판 (10) 의 노출 부분에 전착하여 가기 때문에, 레지스트 패턴 (22) 의 형상대로, 상면 (41) 의 외주가 하면 (42) 보다 크고, 측면 (42) 이 하면 (42) 으로부터 상면 (43) 으로 확대해 가는 경사부 (44) 를 포함한 컵 형상의 측면형상의 금속층 (40) 이 형성된다. 이로써, 본 실시예에 관련된 반도체 장치용 기판 (50) 에 의해 반도체 장치 (100) 를 제조한 경우에, 봉지수지 (80) 가 금속층 (40) 의 하방을 감싸는 것에 의해, 금속층 (40) 에 하방으로부터의 힘이 작용하여도, 경사진 측면 (43) 을 고정 또는 상방으로 힘을 가하는 것에 의해, 하방으로부터의 힘에 대항할 수 있다.
도금에 의한 금속층의 두께는 레지스트 패턴 (22) 의 두께 이하로 하는 것이 바람직하다. 이로써, 금속층 (40) 의 상면 (41) 을 평탄면으로 형성할 수 있음과 동시에, 각 반도체 소자 탑재영역 (45) 및 전극 (46) 의 상면 형상 및 크기를 균일하게 할 수 있다. 이로써, 반도체 소자 (60) 를 반도체 소자 탑재영역 (45) 에 탑재하거나, 전극 (46) 에 와이어 본딩을 실시할 때에도, 확실한 접착 또는 접속을 실시할 수 있음과 동시에, 각 반도체 장치용 기판 (50) 의 제품 편차를 저감시킬 수 있다.
즉, 종래기술과 같이, 레지스트 패턴 (22) 의 두께를 초과하도록 하여 도금을 실시하면, 레지스트 패턴 (22) 으로부터 금속이 흘러넘쳐 옆으로 퍼지는 상태가 되므로, 상면 (41) 을 제어할 수 없게 되어 버린다. 또한, 각 금속층 (40) 에 있어서의 옆으로 퍼지는 길이는, 각 금속층 (40) 에서 상이하므로, 반도체 소자 탑재영역 (45) 이나 전극 (46) 의 크기가 불균일하게 된다. 이 점, 본 실시예에 관련된 반도체 장치용 기판 (50) 의 제조방법에 의하면, 반도체 소자 탑재영역 (45) 및 전극 (46) 의 상면 (41) 이 평탄하고, 형상 및 크기를 균일하게 할 수 있다. 또한, 반도체 소자 탑재영역 (45) 및 전극 (46) 은 레지스트 패턴 (22) 의 두께 이하가 되므로, 종래기술과 비교하여 높이를 얇게 구성할 수 있다.
도 3(G)는 레지스트 패턴 (22) 을 제거한 레지스트 제거공정을 나타낸 도면이다. 레지스트 제거공정은 사용된 레지스트를 박리하는데에 적절한 박리액이 사용되어, 박리액에 도금이 종료된 기판 (10) 을 침지함으로써 처리가 실시되어도 된다. 예를들어, 도 3(B)에 있어서 설명한 드라이 필름 레지스트가 레지스트층 (21) 으로서 이용되고 있는 경우에는, 박리액은 예를들어 5〔%〕가성 소다가 이용되어도 된다.
레지스트 제거공정에 있어서, 레지스트 패턴 (22) 이 제거되어, 도전성을 갖는 기판 (10) 상에 반도체 소자 탑재영역 (45) 과 전극 (46) 을 포함한 금속층 (40) 이 형성된 반도체 장치용 기판 (50) 이 완성된다. 각 반도체 소자 탑재영역 (45) 및 전극 (46) 은, 하면 (42) 보다도 상면 (41) 이 크고, 그에 따라, 하면 (42) 으로부터 상면 (41) 으로 외주가 확대하는 경사부 (44) 를 포함한 측면 (43) 을 가지고 있고, 본 실시예에 관련된 반도체 장치용 기판 (50) 에 의해 반도체 장치 (100) 를 제조한 경우에는, 봉지수지 (80) 가 금속층 (40) 의 하방을 감싸는 것에 의해, 하방으로의 힘에 저항할 수 있는 경사면을 갖고, 하방으로 빠지기 어려운 형상으로 되어 있다. 또한, 각 반도체 소자 탑재영역 (45) 및 전극 (46) 은 크기 및 높이가 균일하고, 상면 (41) 이 평탄면을 갖는 금속층 (40) 으로서 구성되어, 배선이 미세화된 경우에도 충분히 대응할 수 있는 고정밀도의 반도체 장치용 기판 (50) 으로 되어 있다.
다음으로, 도 4 내지 도 10을 이용하여, 도 3(C)에 있어서 설명한 본 실시예에 관련된 반도체 장치용 기판 (50) 의 제조방법의 노광공정에 대하여 더욱 상세하게 설명한다.
도 4는 노광공정에서 사용되는 유리마스크 (30) 로 형성되는 레지스트 패턴 (22) 의 관계의 일례를 설명하기 위한 도면이다. 도 4에 있어서, 노광에 사용되는 유리마스크 (30) 는 투과율이 0〔%〕, 100〔%〕의 영역 외에, 30〔%〕라고 하는 중간 투과율을 갖는 유리마스크 (30) 가 나타나 있다.
투과율이 100〔%〕인 영역은 유리기판 (37) 이 노출하고 있는 투과영역이며, 노광에 의해 조사된 광은 100〔%〕레지스트층 (21) 에 조사된다. 투과율 100〔%〕의 투과영역에 있어서, 광경화성의 포토레지스트는 100〔%〕투과하여 조사되는 광에 의해 완전히 경화한다. 또한 반대로, 투과율이 0〔%〕의 영역은 노광에 의한 빛을 차단하여 통과시키지 않는 차광영역이며, 차광막 등에 의한 차광부 (38) 가 유리기판 (37) 상에 형성되어 있는 영역이다. 투과율 0〔%〕의 차광영역은 레지스트층 (21) 이 미경화되기 때문에, 현상공정에서 제거되어 기판 (10) 이 노출하게 된다.
한편, 투과율이 30〔%〕의 중간 투과영역에서는, 도 4에 나타내는 바와 같이, 레지스트층 (21) 이 일부만 경화한다. 그리고, 투과율이 30〔%〕의 영역은, 투과율이 0〔%〕의 영역과, 투과율이 100〔%〕의 영역과의 사이에 끼워지도록 배치되어 있으므로, 쌍방의 영역의 투과율의 영향을 받아, 완전한 30〔%〕의 계단 형상이 되는 것이 아니라, 도 4에 나타내는 바와 같이, 투과율 0〔%〕의 영역으로부터, 투과율 100〔%〕의 영역과의 사이에서, 서서히 경화하는 부분이 증가해 가는 것과 같은, 경사부 (25) 를 갖는 형상이 된다. 이와 같은 형상을 갖는 레지스트층 (21) 의 레지스트 패턴 (22) 을 형성하고, 레지스트 패턴 (22) 에 금속재료를 충전하는 것 같은 도금을 실시하는 것에 의해, 상면 (41) 보다도 하면 (42) 이 폭 또는 외주의 길이가 작고, 상면 (41) 의 폭과 하면 (42) 의 폭을 연결하는 것 같은 경사부 (44) 를 갖는 측면 (43) 을 갖는 금속층 (40) 을 형성할 수 있다.
이와 같이, 유리마스크 (30) 의 투과율을 0〔%〕과 100〔%〕의 사이의 중간의 투과율로 설정함으로써, 도 4에 나타낸 바와 같은, 외측 하방으로 넓어지는 것 같은 레지스트 패턴 (22) 을 형성할 수 있다. 또한, 0〔%〕과 100〔%〕의 사이의 중간의 투과율의 크기는 30〔%〕이외에도, 용도에 따라 여러가지의 투과율로 설정될 수 있는 것은 말할 것도 없다.
또한, 이와 같은 0〔%〕와 100〔%〕와의 사이의 중간 투과율은 여러가지의 방법에 의해 실현될 수 있지만, 예를들어, 차광막의 투과율을 색이나 재질에 의해 조정하거나, 유리마스크 (30) 의 유리기판 (37) 에 스모크 부분을 만들거나 (tinting) 함으로써 실현할 수 있다.
다음으로, 도 5 내지 도 10을 이용하여, 0〔%〕과 100〔%〕과의 사이의 중간 투과율을 마스크패턴 (31) 에 의해 실현하는 방법에 대해 설명한다. 위에서 설명한 차광막의 색이나 재질, 유리기판 (37) 의 스모크 등에 의한 투과율의 조정은 가공이 복잡하게 되어 곤란해지는 경우도 생각할 수 있다. 그래서, 본 실시예에 관련된 반도체 장치용 기판 (50) 의 제조방법에 있어서는, 차광부 (38) 나 유리기판 (37) 의 재질은 일정하게 하면서, 마스크패턴 (31) 의 형상에 의해 위에서 설명한 투과율이나 레지스트 패턴 (22) 을 실현할 수 있는 가공이 용이한 제조방법에 대해 더욱 상세히 설명한다.
도 5는 실시예 1에 관련된 반도체 장치용 기판 (50) 의 제조방법의 노광공정에 사용되는 유리마스크 (30) 의 마스크패턴 (31) 의 형상의 일례를 나타낸 도면이다. 도 5(A)는 실시예 1에 관련된 유리마스크 (30) 의 마스크패턴 (31) 의 상면도의 일례를 나타낸 도면이다.
도 5(A)에 있어서, 마스크패턴 (31) 은 투과영역 (37a) 과 중간 투과영역 (33) 과 차광영역 (32) 을 갖는다. 투과영역 (37a) 은 유리기판 (37) 이 노출하여 광을 투과하는 영역이다. 네거티브형 레지스트층 (21) 을 이용해 레지스트 패턴 (22) 을 형성하는 경우에는, 마스크패턴 (31) 은 대부분이 레지스트층 (21) 을 남기는 투과영역 (37a) 으로 구성되고, 개구부를 형성하고자 하는 위치에, 차광영역 (32) 및 중간 투과영역이 형성된다. 그리고, 마스크패턴 (31) 은 투과영역 (37a) 와 차광영역 (32) 과의 사이에, 중간 투과영역 (33) 을 갖는 구성으로 되어 있다.
차광영역 (32) 은 차광부 (38) 로 완전히 유리기판 (37) 이 덮인 영역이며, 차광부 (38) 로 형성된 사각형과 같이 된다. 한편, 중간 투과영역 (33) 은 투과영역 (37a) 과의 경계 부근의 영역이며, 차광부 (38) 로 구성된 영역안에 복수의 투과부 (34) 가 부분적으로 형성되고, 차광부 (38) 와 투과부 (34) 가 혼재한 구성으로 되어 있다. 이로써, 중간 투과영역 (33) 에 있어서는, 빛을 부분적으로 통과 시킬 수 있다. 이와 같이, 예를들어, 마스크패턴 (31) 의 전체 가운데, 마스크패턴 (31) 의 중간 투과영역 (33) 의 투과율이 차광영역 (32) 보다도 높아지도록 부분적으로 투과부 (34) 를 형성함에 따라, 투과율의 조정을 실시해도 된다. 미크로적으로 보면, 차광부 (38) 가 형성되어 있는 부분은 투과율이 0〔%〕이고, 유리기판 (37) 이 노출되어 있는 부분은 투과율이 100〔%〕이지만, 도 4에 있어서 설명한 바와 같이, 중간 투과영역 (33) 은 투과율이 0〔%〕인 차광영역 (32) 과 투과율이 100〔%〕인 마스크패턴 (31) 의 주위의 유리기판 (37) 이 노출하고 있는 투과영역 (37a) 의 사이에 배치되어 있으므로, 양측의 투과율의 영향을 받아 중간 투과영역 (33) 의 레지스트층 (21) 은 경사를 갖는 같은 형상으로 변화된다. 따라서, 복잡한 유리기판 (37) 이나 차광부 (38) 의 재질 자체의 조정을 실시하지 않아도, 투과영역 (37a) 과 같은 재료로 형성된 투과부 (34) 와 차광영역 (32) 과 같은 재료로 형성된 차광부 (38) 를 혼재시킨 구성으로 함으로써, 투과영역 (37a) 보다 투과율이 낮고 차광영역 (38) 보다 투과율이 높은 중간 투과영역 (33) 을 형성할 수 있다. 그리고, 이와 같은 마스크패턴 (31) 을 갖는 유리마스크 (30) 를 이용해, 도 4에 나타낸 바와 같이, 경사부 (25) 를 갖고 외측 하방으로 넓어지는 것 같은 레지스트 패턴 (22) 을 형성할 수 있다.
도 5(B)는 도 5(A)에 나타낸 형상의 마스크패턴 (31) 을 갖는 유리마스크 (30) 를 이용해, 노광공정을 실시하는 것에 의해 형성된 레지스트 패턴 (22) 의 일례를 나타낸 도면이다. 도 5(B)에 있어서, 개구부를 형성하고 있는 레지스트 패턴 (22) 의 전체는, 도 5(A)의 형상의 마스크패턴 (31) 을 갖는 유리마스크 (30) 에 의해 형성된 레지스트 패턴 (22) 을 나타내고 있다. 마스크패턴 (31) 의 유리기판 (37) 이 노출한 부분에 대응하여, 평탄한 상면 (23) 을 갖는 레지스트 패턴 (22) 이 남아 있어, 마스크패턴 (31) 의 중간 투과영역 (33) 에 대응하는 외주 부분의 하방은, 개구부의 내측 하방으로 넓어져, 개구부의 외주가 작아지는 것과 같은 경사부 (25) 가 있는 측면 (24) 을 갖고 있는 것을 알 수 있다. 그리고, 마스크패턴 (31) 의 차광영역 (32) 에 대응하는 부분은 기판 (10) 이 노출하고 있다.
이와 같이, 마스크패턴 (31) 의 중간 투과영역 (33) 에 복수의 투과부 (34) 를 부분적으로 형성하는 것에 의해, 차광부 (38) 와 투과부 (34) 를 혼재시킨 중간 투과영역 (33) 으로 하고, 경사부 (25) 를 포함하는 측면 (24) 을 갖는 레지스트 패턴 (22) 을 형성하도록 해도 된다. 중간 투과영역 (33) 은 차광부 (38) 가 전혀 형성되어 있지 않은 투과율 100〔%〕의 투과영역 (37a) 과, 차광부 (38) 가 완전히 전체면을 덮도록 형성되어 있는 차광영역 (32) 과의 사이에 배치되어 있으므로, 양자의 투과율의 영향으로부터, 간소한 구성으로 경사부 (25) 를 갖는 측면 (24) 을 형성할 수 있다. 또한, 측면 (24) 은 개구부를 형성하고 있는 레지스트 패턴 (22) 의 내측 하방으로 넓어져, 외주가 작아지는 경사부 (25) 를 갖고 있지만, 레지스트 (20) 가 남아 있는 쪽의 레지스트 패턴 (22) 으로부터 보면, 경사부 (25) 는 하방 외측으로 넓어지고, 외주가 커지는 형상으로 되어 있으므로, 지금까지의 설명과 어떤 모순이 되는 것은 아니다.
도 6은 도 5(B)에 나타낸 레지스트 패턴 (22) 을 이용해 도금에 의해 형성한 금속층 (40) 의 일례를 나타낸 도면이다. 도 6(A)은 금속층 (40) 의 상면 (41) 의 일례를 나타낸 도면이며, 도 6(B)는 금속층 (40) 의 측면 (43) 의 단면의 일례를 나타낸 도면이며, 도 6(C)는 금속층 (40) 의 하면 (42) 의 일례를 나타낸 도면이다. 또한, 도 6(D)는 금속층 (40) 의 상하를 반전시킨 입체 형상의 일례를 나타낸 도면이다.
도 6(A)~(C)에 나타내는 바와 같이, 도금에 의해 형성된 금속층 (40) 은 상면 (41) 이 하면 (42) 보다도 외주 길이 또는 기판 (10) 에 평행한 면의 단면적이 크도록 구성되어 있다. 그리고, 측면 (43) 은 중간보다도 하측의 부분이 기판 (10) 또는 하면 (42) 에 접근함에 따라, 외주 길이 또는 기판 (10) 에 평행한 면의 단면적이 작아지는 것 같은 경사부 (44) 를 포함하도록 구성되어 있다. 이로써, 본 발명의 반도체 장치용 기판에 의해 반도체 장치를 제조한 경우에는, 봉지수지 (80) 가 금속층 (40) 의 하방을 감싸는 것에 의해, 하방에 힘이 가해져도 하면 (42) 부근에 형성된 경사부 (44) 에 의해, 하방으로의 이동을 막는 힘이 금속층 (40) 에 작용하여 금속층 (40) 이 빠지기 어렵게 할 수 있다.
또한, 도 6(D)에는 금속층 (40) 의 상하를 반전시킨 입체 사시도가 나타나 있지만, 하면 (이 도면에서는 상면, 42) 부근의 측면 (43) 에 있는 경사부 (44) 를 봉지수지가 감싸는 것에 의해, 금속층 (40) 이 상방으로 끌려가도, 이것에 대항하는 힘이 금속층 (40) 에 작용하는 구성으로 되어 있는 것을 알 수 있다.
다음으로, 도 7 내지 도 10을 이용하여, 실시예 1에 관련된 반도체용 기판 (50) 의 제조방법의 유리마스크 (30) 의 마스크패턴 (31) 의 여러가지의 형태의 예에 대해 설명한다.
도 7은 지금까지 설명한 실시예 1에 관련된 반도체용 기판 (50) 의 제조방법의 유리마스크 (30) 의 마스크패턴 (31) 과 동일한 형상의 마스크패턴의 예를 나타낸 확대도이다. 도 7에 있어서, 마스크패턴 (31) 은 유리기판 (37) 이 노출하고 있는 투과영역 (37a) 과, 차광막으로 전면적으로 유리기판 (37) 이 덮인 차광영역 (32) 과의 사이에, 중간 투과영역 (33) 을 가지고 있다. 또한, 마스크패턴 (31) 의 중간 투과영역 (33) 은 차광부 (38) 의 영역안에 부분적으로 형성된 부분 투과부 (34) 를 갖는다. 도 7에 있어서, 중간 투과영역 (33) 의 가로폭이 60〔㎛〕일 때에, 부분 투과부 (34) 는, 1변이 20〔㎛〕의 정방형으로, 중심이 중간 투과영역 (33) 의 가로방향의 중점을 통과하도록 형성되어 있다. 또한, 투과부 (34) 의 세로방향의 인접 피치는 40〔㎛〕로 형성되어 있다. 이와 같이, 예를들어, 중간 투과영역 (33) 의 1/3 정도의 폭을 갖는 부분 투과부 (34) 를 형성하도록 해도 된다. 부분 투과부 (34) 보다 외측의 차광막 부분이 20〔㎛〕이고, 부분 투과부 (34) 가 동일하게 20〔㎛〕이므로, 중간 투과영역 (33) 전체의 투과율은 적절히 조정된다.
도 8은 제 1 변형예에 관련된 마스크패턴 (31a) 을 나타낸 도면이다. 도 8에서 부분 투과부 (34a) 의 배치는 도 7에 관련된 마스크패턴 (31) 과 같지만, 부분 투과부 (34) 의 크기가 상이한 마스크패턴 (31a) 의 일례를 나타내고 있다. 도 8에 있어서, 60〔㎛〕의 폭을 갖는 중간 투과영역 (33a) 의 중점에 부분 투과부 (34a) 의 중심이 일치하도록 배치되어 있고, 또한 세로방향에 있어서, 인접하는 부분 투과부 (34a) 의 피치는 40〔㎛〕이다. 따라서, 도 8의 마스크패턴 (31a) 에 있어서의 부분 투과부 (34a) 의 배치 관계는 도 7의 마스크패턴 (31) 과 같다. 그러나, 도 8에 있어서는, 부분 투과부 (34a) 의 한 변은 10〔㎛〕이며, 도 7의 부분 투과부 (34) 의 절반으로 되어 있다. 이와 같이, 부분 투과부 (34, 34a) 의 크기는, 용도에 따라 적절한 크기로 할 수 있다.
도 9는 제 2 변형예에 관련된 마스크패턴 (31b) 을 나타낸 도면이다. 도 9는 도 7에 관련된 마스크패턴 (31) 및 도 8에 관련된 마스크패턴 (31a) 과는 상이한 부분 투과부 (34b, 35b) 의 패턴을 갖는 마스크패턴 (31b) 의 일례를 나타내고 있다. 도 9에 관련된 마스크패턴 (31b) 은 중간 투과영역 (33b) 의 차광부 (38) 의 영역안에, 대소가 상이한 크기의 부분 투과부 (34b, 35b) 를 갖는 점에서, 도 7 또는 도 8에 관련된 마스크패턴 (31, 31a) 과 상이하다.
도 9에 있어서, 중간 투과영역 (33b) 의 크기는 폭이 60〔㎛〕로 도 7 및 도 8과 같지만, 투과영역 (37a) 과의 경계선으로부터 22.5〔㎛〕의 위치에 1변이 15〔㎛〕의 정방형의 제 1 부분 투과부 (34b) 가 세로방향으로 40〔㎛〕의 피치로 배치되어 있다. 또한, 외주 단부로부터 가로방향으로 55.5〔㎛〕의 위치에, 1변이 5〔㎛〕의 제 2 부분 투과부 (35b) 이 인접하는 제 1 부분 투과부 (34b) 끼리의 중점의 위치에, 역시 세로방향의 피치가 40〔㎛〕로 배치되어 있다. 즉, 1변의 길이가 큰 쪽의 제 1 부분 투과부 (34b) 가 중간 투과영역 (33b) 의 투과영역 (37a) 쪽에 배치되고, 1변의 길이가 작은 쪽의 제 2 부분 투과부 (35b) 이 중간 투과영역 (33b) 의 차광영역 (32) 쪽에, 세로방향으로는 서로 교대로 배치되어 있다.
이와 같이, 복수 종류의 부분 투과부 (34b, 35b) 를 중간 투과영역 (33b)의 차광부 (38) 의 영역안에 부분적으로 설치하여 마스크패턴 (31b) 을 구성해도 된다. 중간 투과영역 (33b) 의 투과영역 (37a) 측과 차광영역 (32) 측에 부분 투과부 (34b, 35b) 를 설치하고, 투과율을 미세하게 조정함으로써, 레지스트 패턴 (22) 의 측면 (24) 의 경사를 고정밀도로 조정하는 것이 가능해진다.
도 10은 제 3 변형예에 관련된 마스크패턴 (31c) 을 나타낸 도면이다. 제 3 변형예에 관련된 마스크패턴 (31c) 은 차광부 (38) 의 영역안에 복수 종류의 부분 투과부 (34c, 35c) 를 갖는 점에서는, 제 2 변형예에 관련된 마스크패턴 (31b) 과 같지만, 부분 투과부 (34c, 35c) 의 배치 패턴이 제 2 변형예에 관련된 마스크패턴 (31b) 과 상이하다.
도 10에 있어서, 중간 투과영역 (33c) 은, 지금까지 설명한 마스크패턴 (31, 31a, 31b) 과 마찬가지로 60〔㎛〕의 폭을 갖는다. 또한, 1변의 길이가 큰 제 1 부분 투과부 (34c) 의 1변의 길이가 15〔㎛〕, 1변의 길이가 작은 제 2 부분 투과부 (35c) 의 1변의 길이가 5〔㎛〕이며, 세로방향으로는 서로 교대로 배치되도록, 각각 피치 40〔㎛〕로 배치되어 있는 점도, 도 9에 관련된 마스크패턴 (31b) 과 같다.
그러나, 도 10에 있어서는, 1변의 길이가 작은 제 2 부분 투과부 (35c)가 중간 투과영역 (33c) 과 투과영역 (37a) 과의 경계선으로부터 7.5〔㎛〕의 투과영역 (37a) 쪽에 배치되고, 1변의 길이가 큰 제 1 부분 투과부 (34c) 가 중간 투과영역과 투과영역 (37a) 과의 경계선으로부터 37.5〔㎛〕의 차광영역 (32) 쪽에 배치되어 있는 점에서, 도 9의 제 2 변형예에 관련된 마스크패턴 (31b) 과 상이하다.
이와 같이, 중간 투과영역 (33b, 33c) 에 있어서, 차광부 (38) 의 영역안에 복수 종류의 부분 투과부 (34b, 35b, 34c, 35c) 가 형성되어 있는 경우에 있어서도, 용도에 따라, 그들의 배치를 적절히 변경해도 된다.
지금까지 도 7 내지 도 10에 있어서 설명한 바와 같이, 레지스트 패턴 (22) 의 상면 (23) 과 기판면 (10) 을 연결하는 측면 (24) 은 유리마스크 (30) 의 마스크패턴 (31, 31a~31c) 의 설정에 의해, 여러가지의 경사 폭, 경사 각도를 갖도록 조정할 수 있고, 용도에 따라 여러가지의 형상의 금속층 (40) 을 형성할 수 있다.
다음으로, 도 11을 이용하여, 실시예 1에 관련된 반도체 장치용 기판 (50) 을 이용하여, 반도체 장치 (100) 를 제조하는 반도체 장치 (100) 의 제조방법의 일례에 대해 설명한다. 도 11은 실시예 1에 관련된 반도체 장치 (100) 의 제조방법의 일례를 나타낸 도면이다.
도 11(A)는 반도체 소자 (60) 를 반도체 장치용 기판 (50) 에 탑재하는 반도체 소자 탑재 공정을 나타낸 도면이다. 반도체 소자 탑재 공정에 있어서는, 도전성의 기판 (10) 위에 형성된 금속층 (40) 의 반도체 소자 탑재영역 (45) 의 위에 반도체 소자 (60) 가 탑재된다. 반도체 소자 (60) 는 단자 (61) 를 상방으로 하여, 패키지 부분을 반도체 소자 탑재영역 (45) 에 접착하도록 탑재해도 된다. 이 때, 본 실시예에 관련된 반도체 장치용 기판 (50) 을 사용하는 것에 의해, 평탄면을 갖는 반도체 소자 탑재영역 (50) 상에 반도체 소자 (60) 를 탑재할 수 있으므로, 반도체 소자 탑재 공정을 용이하고 확실하게 실시할 수 있다.
도 11(B)는 반도체 소자 (60) 의 단자 (61) 를 금속층 (40) 의 전극 (46)에 와이어 본딩에 의해 접속하는 와이어 본딩 공정을 나타낸 도면이다. 와이어 본딩 공정에 있어서는, 반도체 소자 (60) 의 단자 (61) 와 전극 (46) 을 본딩 와이어 (70) 를 이용해 접속한다. 이 때, 본 실시예에 관련된 반도체 장치용 기판 (50) 을 사용함에 따라, 상면 (41) 이 평탄면인 전극 (46) 에 와이어 본딩을 실시하므로, 본딩 와이어 (70) 의 전극 (46) 에 대한 접속을 용이하게 실시할 수 있다. 또한, 전극 (46) 은 크기 및 형상이 균일하기 때문에, 반도체 소자 (60) 의 단자 (61) 의 간격이 좁은 경우에도, 인접하는 전극 (46) 에 대한 단락 등을 발생시키지 않기 때문에, 반도체 소자 (60) 의 미세화에 확실하게 대응할 수 있다.
도 11(C)는 반도체 소자 (60) 등을 봉지수지 (80) 로 봉지하는 수지 봉지 공정을 나타낸 도면이다. 수지 봉지 공정에 있어서는, 기판 (10) 상의 반도체 소자 (60), 본딩 와이어 (70), 반도체 소자 영역 (45) 및 전극 (46) 을 상면으로부터 봉지수지 (80) 로 봉지하여, 외부의 먼지 등으로부터 보호한다. 수지 봉지 공정에 있어서는, 상기 서술한 모든 부품을 덮도록 기판 (10) 상의 공간에 봉지수지 (80) 가 충전되기 때문에, 기판 (10) 상의 반도체 소자 영역 (45) 및 전극 (46) 의 하부도 모두 봉지수지 (80) 가 충전되어 고정된다.
도 11(D)는 기판 (10) 을 제거하는 기판 제거공정을 나타낸 도면이다. 기판 제거공정에 있어서는, 기판 (10) 을 하방으로부터 잡아 당겨 박리하는 기판 제거 방법과, 기판 (10) 을 용제에 의해 용해하여 제거하는 기판 제거 방법이 있다.
기판 (10) 을 박리하여 제거하는 경우에는, 하방으로부터 기판 (10) 을 박리하기 때문에, 도금에 의해 기판 (10) 에 전착되어 있는 반도체 소자 탑재영역 (45) 및 전극 (46) 을 포함한 금속층 (40) 에는 하방으로 끌어당기는 힘이 작용한다. 여기서, 반도체 소자 탑재영역 (45) 및/또는 전극 (46) 을 포함한 금속층 (40) 의 형상이 상면 (41) 과 하면 (42) 이 같은 크기로, 측면 (43) 이 연직방향과 평행한 면을 형성하고 있으면, 기판 (10) 이 하방으로 잡아 당겨져 박리될 때, 금속층 (40) 이 봉지수지 (80) 로부터 빠져나갈 우려가 있다. 그러나, 본 실시예에 관련된 반도체 장치용 기판 (50) 에 있어서는, 금속층 (40) 의 측면 (43) 이 하면 (42) 으로 접근함에 따라 작아지는 경사부 (44) 를 갖는 측면형상이기 때문에, 봉지수지 (80) 가 금속층 (40) 의 하방으로의 힘에 대항해 작용하여 기판 (10) 만을 금속층 (40) 및 봉지수지 (80) 로부터 박리 제거할 수 있다.
한편, 기판을 용해 제거하는 경우에는, 봉지수지 (80) 에 영향이 없는 용제를 이용하여 기판 (10) 을 용제에 침지시켜, 기판 (10) 을 용해 제거한다. 이 경우에 있어서도, 본 실시예에 관련된 반도체 장치용 기판 (50) 에 있어서는, 금속층 (40) 과 봉지수지 (80) 와의 경계 길이가 길게 구성되어 있으므로, 수분의 침입을 억제 할 수 있다. 이로써, 내습성을 향상시킬 수 있기 때문에 반도체 장치 (100) 의 신뢰성이 향상된다.
또한, 봉지수지 (80) 가 금속층 (40) 의 하방으로의 힘에 대항해 작용하는 것에 의해, 본 실시예에 관련된 반도체 장치 (100) 를 전자부품의 기판에 납땜한 후의 접착 강도를 확보할 수 있다.
도 11(E)는 각 반도체 소자 (60) 마다 반도체 장치 (100) 를 분할하는 분할 공정을 나타낸 도면이다. 분할 공정에 있어서는, 봉지수지 (80) 를 연직방향으로 절단하여, 하면에 반도체 소자 탑재영역 (45) 과 전극 (46) 의 하면인 외부단자 (47) 가 노출한 반도체 장치 (100) 가 완성된다.
이와 같이, 본 실시예에 관련된 반도체 장치 (100) 의 제조방법에 의하면, 기판 (10) 측에 접근하는 만큼, 폭이나 외주 길이가 작아지는 금속층 (40) 을 갖는 반도체 장치용 기판 (50) 을 이용해 반도체 장치 (100) 를 제조하므로, 기판 (10) 의 박리를 확실하게 실시할 수 있어, 수율 좋게 반도체 장치 (100) 를 제조할 수 있다. 또한, 금속층 (40) 은 상면 (41) 이 평탄면이기 때문에, 반도체 소자 (60) 의 탑재나 와이어 본딩을 용이하고 확실하게 실시할 수 있다. 더욱이, 금속층 (40) 은 높이가 낮고 나아가 형상 및 크기가 균일하므로, 반도체 소자 (60) 의 미세화에도 충분히 대응할 수 있다.
<실시예 2>
도 12는 본 발명을 적용한 실시예 2에 관련된 반도체 장치용 기판 (50a)의 부분 구성의 일례를 나타낸 도면이다. 도 12(A)는 금속층 (40a) 의 부분의 확대도의 일례이며, 도 12(B)는 실시예 2에 관련된 반도체 장치용 기판 (50a) 의 제조방법의 도금공정의 일례를 나타낸 도면이다.
도 12(A)에 있어서, 금속층 (40a) 의 측면 (43a) 은, 실시예 1에 관련된 반도체 장치용 기판 (50a) 의 금속층 (40) 과 마찬가지로, 상면 (41a) 의 폭이 하면 (42a) 의 폭보다 크고, 측면 (43a) 의 하면 (42a) 부근의 부분은, 하면 (42a) 에 접근함에 따라, 외주가 작아져 가는 경사부 (44a) 를 포함한 형상을 하고 있다. 따라서, 실시예 1에 관련된 반도체 장치용 기판 (50) 의 금속층 (40) 과 마찬가지로, 금속층 (40a) 이 하방으로 빠지기 어려운 형상으로 되어 있다.
그러나, 도 12(A)에 있어서, 금속층 (40a) 의 상면도 및 하면도를 참조하면, 상면 (41a) 의 외주단은 톱니형상으로 되어 있고, 지그재그 형상 (48) 을 가지고 있다. 한편, 하면 (42a) 은 실시예 1에 관련된 반도체 장치용 기판 (50a) 의 금속층 (40) 의 하면 (42) 과 마찬가지로 모서리가 둥근 정방형의 형상을 하고 있다. 이와 같이, 금속층 (40a) 은 상면 (41a) 의 외주단을 톱니와 같이 지그재그 형상 (48) 으로 형성해도 된다. 지그재그 형상 (48) 으로 형성함으로써, 금속층 (40) 이 수지 봉지되었을 때에, 봉지수지 (80) 와의 접촉 면적을 증대시킬 수 있어, 결합력을 증대시킬 수 있다. 또한, 반도체 장치용 기판 (50a) 이 반도체 장치 (100) 로서 구성된 때에는, 금속층 (40a) 의 상면 (41a) 은 수지 봉지되어 은폐되므로, 외관 형상의 요청은 없고, 기능적으로 우수한 형상이면 여러가지의 형상을 취할 수 있는 자유도가 있다. 한편, 하면 (42a) 은 반도체 장치 (100) 로서 구성된 때에는, 반도체 장치 (100) 의 하면으로부터 노출하여 외부단자 (47) 가 되므로, 지그재그 형상 (48) 이 아닌, 직선인 외주단 형상을 갖는 것이 바람직하다. 실시예 2에 관련된 반도체 장치용 기판 (50a) 의 금속층 (40a) 의 하면 (42a) 은 그러한 요청에 따른 형상으로 되어 있다.
이와 같이, 실시예 2에 관련된 반도체 장치용 기판 (50a) 의 금속층 (40a)은, 측면 (43a) 이 실시예 1에 있어서 설명한 하방으로 빠지기 어려운 형상을 가지면서, 형상의 자유도가 높은 상면 (41a) 은 밀착력을 높이는 지그재그 형상으로 구성되어, 외부단자 (47) 로서의 역할을 하는 하면 (42a) 은 직선적인 외주단을 갖는 대략 정방형으로 구성되어 있다. 이로써, 금속층 (40a) 의 하방 빠짐의 방지 효과를 한층 더 높일 수가 있다.
도 12(B) 에 있어서, 실시예 2에 관련된 반도체 장치용 기판 (50a) 의 제조방법의 도금공정의 일례가 나타나 있지만, 도금공정은 실시예 1과 마찬가지로 레지스트 패턴 (22a) 을 기판 (10) 상에 형성하고 나서 실시한다. 따라서, 레지스트 패턴 (22a) 을 상면 단부가 톱니형상의 지그재그 형상이 되도록 형성함으로써, 도 12(A)에 나타낸 것과 같은 금속층 (40a) 의 형상을 실현할 수 있다.
도 13은 실시예 2에 관련된 반도체 장치용 기판 (50a) 의 제조방법의 노광공정에 사용되는 유리마스크 (30) 의 마스크패턴 (31d) 의 형상의 일례와, 레지스트 패턴 (22a) 의 일례를 나타낸 도면이다.
도 13(A)는 실시예 2에 관련된 반도체 장치용 기판 (50a) 의 제조방법의 노광공정에 사용되는 유리마스크 (30) 의 마스크패턴 (31d) 의 일례를 나타낸 도면이다. 도 13(A) 에 있어서, 마스크패턴 (31d) 은 투과영역 (37a) 과, 중간 투과영역 (33d) 과, 차광영역 (32d) 을 갖는다. 마스크패턴 (31d) 은 예를들어, 유리기판 (37) 상에 소정 위치에 소정 형상의 차광막에 의해 차광부 (38) 가 형성됨으로써 구성된다. 투과영역 (37a) 은 유리기판이 노출한 영역이다. 또한, 차광영역 (32d) 은 실시예 1에 관련된 마스크패턴 (31) 과 마찬가지로, 전부 차광부 (38) 가 형성된 대략 정방형의 영역으로 되어 있다. 그리고, 마스크패턴 (31d) 은 투과영역 (37a) 과 차광영역 (32d) 의 사이에, 중간 투과영역 (33d) 을 가지고 있다. 이러한 점은 실시예 1의 마스크패턴 (31) 과 마찬가지이다.
한편, 중간 투과영역 (33d) 의 형상은, 톱니형상의 지그재그 형상 (36) 의 경계선을 투과부 (39) 의 영역과 차광부 (38) 의 영역과의 경계로서 포함한 형상으로 되어 있다. 이와 같이, 중간 투과영역 (33d) 의 투과부 (39) 의 영역과 차광부 (38) 의 영역을 구분하는 경계선을 지그재그 형상 (36) 으로 함으로써, 상면이 지그재그 형상 (36) 을 갖는 레지스트 패턴 (22a) 을 형성할 수 있다. 또한, 이와 같은 형상의 마스크패턴 (31d) 을 사용하면, 레지스트 패턴 (22a) 의 하방까지 같은 형상의 지그재그 형상 (36) 이 형성되는 것처럼도 생각할 수 있다. 그러나, 중간 투과영역 (33d) 은 투과율이 0〔%〕의 차광영역 (32d) 과, 투과율이 100〔%〕의 투과영역 (37a) 과의 사이에 존재하므로, 실시예 1에 있어서 설명한 것과 마찬가지로, 양자의 투과율의 영향을 받아 중간 투과영역 (33d) 의 투과율은, 0〔%〕과 100〔%〕의 사이가 되어, 차광영역 (32d) 보다도 높고 투과영역 (37a) 보다도 낮아진다. 따라서, 레지스트 (20) 의 하방으로 감에 따라, 마스크패턴 (31d) 의 영향이 약해져, 중간적인 투과율의 영역을 중간 투과영역 (33d) 으로서 설치하고 있는 것과 마찬가지의 상태에 가까워져 가고, 기판 (10) 에 접근함에 따라, 지그재그 형상 (36) 이 작아진다. 즉, 이 경우에는, 중간 투과영역 (33d) 에 있어서, 지그재그 형상 (36) 의 외주단을 갖는 차광부 (38) 와 이것과 서로 맞물리는 지그재그 형상의 투과부를 혼재해 가지고 있게 된다.
도 13(B)는 마스크패턴 (31d) 을 갖는 유리마스크 (30) 로 노광공정을 실시하고, 현상공정으로 형성된 레지스트 패턴 (22a) 의 일례를 나타낸 도면이다. 도 13(B)에 있어서, 레지스트 패턴 (22a) 의 상면 (23a) 은 마스크패턴 (31d) 의 지그재그 형상 (36) 이 대략 동일하게 전사되어 형성되어 있지만, 측면 (24a) 은 하면의 기판 (10) 에 접근함에 따라, 지그재그 형상 (36) 이 작아지고 있다. 그리고, 측면 (24a) 의 기판 (10) 부근에서는, 구덩이의 내측 하방으로 넓어지고, 외주가 작아지는 경사부 (25a) 를 가지고 있다. 이 경사부 (25a) 의 존재에 의해, 금속층 (40a) 에 경사부 (44a) 를 형성할 수 있고, 봉지수지 (80) 에서 봉지된 후에 상방향으로 힘을 작용시킬 수 있는 형상이 된다.
도 14는 도 13에 있어서 설명한 레지스트 패턴 (22a) 을 이용해 도금공정을 실시함에 의해 형성된 금속층 (40a) 의 형상의 일례를 나타낸 도면이다. 도 14(A)는 금속층 (40a) 의 상면도이며, 도 14(B)는 금속층 (40a) 의 측면도이다. 또한, 도 14(C) 는 금속층 (40a) 의 하면도이며, 도 14(D) 는 금속층 (40a) 의 상하를 반전시킨 입체 사시도이다.
도 14(A)에 나타내는 바와 같이, 금속층 (40a) 의 상면 (41a) 의 외주단은 톱니형상의 지그재그 형상 (48) 으로 되어 있어, 측면 (43a) 의 봉지수지 (80) 와의 접촉 면적을 늘릴 수 있고, 결합력을 높일 수 있는 구조로 되어 있다. 또한, 도 14(C)에 나타내는 바와 같이, 금속층 (40a) 의 하면 (42a) 은 상면 (41a) 보다도 면적이 작고 대략 정방형의 형상을 하고 있고, 외부단자 (47) 로서 일반적으로 사용되는 형상으로 되어 있다.
그리고, 도 14(B)에 나타내는 바와 같이, 금속층 (40a) 의 단면 형상은, 하면 (42a) 부근에, 하면 (42a) 으로 접근함에 따라 기판 (10) 에 평행한 면의 단면적이 작아져 가는 경사부 (44a) 가 형성되어 있고, 상면 (41a) 의 지그재그 형상 (48) 도 하면 (42a) 으로 접근함에 따라 작아지고 있다. 경사부 (44a) 는 봉지수지 (80) 에 의해 봉지된 후에는, 하방향으로 끌려가는 힘도 받아, 상방향으로 힘을 작용시키는 것이 가능한 형상으로 되어 있으므로, 반도체 장치 (100) 의 제조 공정의 기판 박리 공정에 있어서도, 금속층 (40a) 이 하방으로 빠지는 것을 방지할 수 있는 구성으로 되어 있다. 또한, 상면 (41a) 은 평탄면을 가지고 있고, 반도체 소자 (60) 의 탑재나 와이어 본딩에 적절한 형상으로 되어 있다. 더욱이, 가로방향으로의 돌출된 부분도 없고, 높이도 레지스트 패턴 (22a) 이하이므로, 반도체 장치용 기판 (50a) 의 전극층의 미세화, 고정밀화에 충분히 대응 가능한 형상으로 되어 있다.
도 14(D)는 상하를 반전시킨 금속층 (40a) 의 입체 사시도이지만, 외부단자 (47) 가 되는 하면 (42a) 은 평탄면을 갖고, 하면 (42a) 부근의 측면 (43a) 에 형성된 경사부 (44a) 를 봉지수지 (80) 가 감싸는 구조에 의해, 상방향으로 힘이 작용해도, 하방향으로 힘을 부여하여 금속층 (40a) 의 이동을 방지할 수 있는 형상으로 되어 있다.
또한, 실시예 2에 관련된 반도체 장치용 기판 (50a) 의 제조방법은, 노광공정에 있어서의 유리마스크 (30) 의 마스크패턴 (31d) 이 상이한 점 이외에는, 실시예 1에 있어서 설명한 반도체 장치용 기판 (50) 의 제조방법과 동일한 내용이므로, 그 설명을 생략한다.
또한, 실시예 2에 관련된 반도체 장치용 기판 (50a) 을 이용해 제조한 반도체 장치 (100) 및 반도체 장치 (100) 의 제조방법에 대하여도, 실시예 1에 있어서의 설명과 마찬가지이므로 그 설명을 생략한다.
이상, 본 발명의 바람직한 실시예에 대해 상세하게 설명했지만, 본 발명은 상기 서술한 실시예로 제한되는 것은 아니고, 본 발명의 범위를 벗어나지 않고, 상기 서술한 실시예에 여러가지의 변형 및 치환을 더할 수가 있다.
특히, 실시예 1과 실시예 2는 적절히 조합하는 것이 가능하고, 실시예 1에 있어서 설명한 내용은 실시예 2에도 적용할 수 있다.
또한, 실시예 1 및 실시예 2의 노광공정에 있어서, 네거티브형의 레지스트 (20) 를 이용해 레지스트 패턴 (22) 을 형성하는 노광공정의 예를들어 설명했기 때문에, 마스크패턴 (31, 31a~31d) 의 구성은 네거티브형 마스크패턴 (31, 31a~31d) 에 관한 구성으로 되어 있지만, 포지티브형 마스크패턴에도 본 발명의 반도체 장치용 기판의 제조방법, 반도체 장치의 제조방법, 반도체 장치용 기판 및 반도체 장치를 적용할 수 있다. 포지티브형 레지스트 (20) 에 대응하는 유리마스크 (30) 를 사용하는 경우에는, 본 실시예에 있어서 설명한 마스크패턴 (31, 31a~31d) 의 투과영역 (37a) 과 차광영역 (32, 32d) 과의 배치 관계를 반대로 하여, 그에 따라, 중간 투과영역 (33, 33a~33d) 의 투과부 (34, 34a~34c, 39) 및 차광부 (38) 의 배치 관계를 마찬가지로 반대로 하면, 실시예 1 및 실시예 2의 내용을 그대로 적용할 수 있다.
본 출원은 2009년 2월 20일에 출원된 일본특허출원 제2009-038563호 및 2010년 1월 5일에 출원된 일본특허출원 제2010-000305호를 기초로 하여 우선권주장을 하는 것이며, 그 내용은 여기에 참조로서 원용된다.
본 발명은 IC 등의 반도체 소자를 탑재하고, 반도체 장치를 제조하기 위한 반도체 장치용 기판 및 반도체 장치에 이용할 수 있다.
10 기판
21 레지스트층
22, 22a 레지스트 패턴
23, 41 상면
24, 43 측면
25, 44 경사부
30 유리마스크
31, 31a, 31b, 31c, 31d 마스크패턴
32, 32d 차광영역
33, 33a, 33b, 33c, 33d 중간 투과영역
34, 34a, 34b, 34c, 35b, 35c 부분 투과부
36, 48 지그재그 형상
37 유리기판
37a 투과영역
38 차광부
39 투과부
40, 40a 금속층
45 반도체 소자 탑재영역
46 전극
47 외부단자
50, 50a 반도체 장치용 기판
60 반도체 소자
61 단자
70 본딩 와이어
80 봉지수지
100 반도체 장치

Claims (4)

  1. 기판상에, 금속층의 전극 및 반도체 소자 탑재영역을 갖는 반도체 장치용 기판으로서,
    상기 전극 및/또는 상기 반도체 소자 탑재영역은 상면이 지그재그 형상을 갖고, 측면이 상기 기판측에 접근함에 따라 외주가 작아져 내측으로 깎여지는 경사부를 포함함과 동시에, 지그재그의 크기가 작아지는 형상을 갖는 것을 특징으로 하는 반도체 장치용 기판.
  2. 제 1 항에 있어서,
    상기 전극 및/또는 상기 반도체 소자 탑재영역의 상기 상면은 평탄면인 것을 특징으로 하는 반도체 장치용 기판.
  3. 상면이 와이어 본딩용의 전극으로서 이용되고 하면이 외부단자로서 이용되는 전극용 금속층과, 반도체 소자가 탑재되는 반도체 소자 탑재용 금속층과, 그 반도체 소자 탑재용 금속층에 탑재되고 단자가 상기 전극에 와이어 본딩으로 접속된 반도체 소자를 수지로 봉지한 반도체 장치로서,
    상기 전극용 금속층 및/또는 상기 반도체 소자 탑재용 금속층은 상면이 지그재그 형상을 갖고, 측면이 하면측에 접근함에 따라 외주가 작아져 내측으로 깎여지는 경사부를 포함함과 동시에 지그재그의 크기가 작아지는 형상을 갖는 것을 특징으로 하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 전극용 금속층 및/또는 상기 반도체 소자용 금속층의 상면은 평탄면인 것을 특징으로 하는 반도체 장치.
KR1020110073493A 2009-02-20 2011-07-25 반도체 장치용 기판의 제조방법, 반도체 장치의 제조방법, 반도체 장치용 기판 및 반도체 장치 KR101079922B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2009038563 2009-02-20
JPJP-P-2009-038563 2009-02-20
JPJP-P-2010-000305 2010-01-05
JP2010000305A JP4811520B2 (ja) 2009-02-20 2010-01-05 半導体装置用基板の製造方法、半導体装置の製造方法、半導体装置用基板及び半導体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020100012295A Division KR101109795B1 (ko) 2009-02-20 2010-02-10 반도체 장치용 기판의 제조방법, 반도체 장치의 제조방법, 반도체 장치용 기판 및 반도체 장치

Publications (2)

Publication Number Publication Date
KR20110089840A KR20110089840A (ko) 2011-08-09
KR101079922B1 true KR101079922B1 (ko) 2011-11-04

Family

ID=42630266

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020100012295A KR101109795B1 (ko) 2009-02-20 2010-02-10 반도체 장치용 기판의 제조방법, 반도체 장치의 제조방법, 반도체 장치용 기판 및 반도체 장치
KR1020110073493A KR101079922B1 (ko) 2009-02-20 2011-07-25 반도체 장치용 기판의 제조방법, 반도체 장치의 제조방법, 반도체 장치용 기판 및 반도체 장치

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020100012295A KR101109795B1 (ko) 2009-02-20 2010-02-10 반도체 장치용 기판의 제조방법, 반도체 장치의 제조방법, 반도체 장치용 기판 및 반도체 장치

Country Status (5)

Country Link
US (3) US8188588B2 (ko)
JP (1) JP4811520B2 (ko)
KR (2) KR101109795B1 (ko)
CN (2) CN102324417B (ko)
TW (1) TWI420636B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101364247B1 (ko) 2012-11-26 2014-02-17 주식회사 세미콘라이트 반도체 발광소자를 제조하는 방법

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4811520B2 (ja) * 2009-02-20 2011-11-09 住友金属鉱山株式会社 半導体装置用基板の製造方法、半導体装置の製造方法、半導体装置用基板及び半導体装置
CN102522382A (zh) * 2012-01-11 2012-06-27 日月光半导体制造股份有限公司 芯片构装
KR101986879B1 (ko) * 2014-04-25 2019-06-07 미쓰비시덴키 가부시키가이샤 반도체 장치의 제조 방법
JP6387278B2 (ja) * 2014-09-30 2018-09-05 太陽誘電株式会社 回路モジュール及びその製造方法
JP6369691B2 (ja) * 2015-03-12 2018-08-08 大口マテリアル株式会社 半導体素子搭載用基板及びその製造方法
CN108140703B (zh) * 2015-10-27 2020-07-24 创光科学株式会社 氮化物半导体紫外线发光装置及其制造方法
JP6524533B2 (ja) * 2016-02-25 2019-06-05 大口マテリアル株式会社 半導体素子搭載用基板、半導体装置及び光半導体装置、並びにそれらの製造方法
CN106521584B (zh) * 2016-11-30 2018-08-14 华侨大学 一种基于屏蔽层化学取消设备的手动工具分段电镀方法
JP6867080B2 (ja) * 2017-06-30 2021-04-28 大口マテリアル株式会社 半導体素子搭載用基板及びその製造方法
JP6863846B2 (ja) * 2017-07-19 2021-04-21 大口マテリアル株式会社 半導体素子搭載用基板及びその製造方法
JP2019044253A (ja) * 2017-09-07 2019-03-22 株式会社ジャパンディスプレイ 蒸着マスク、蒸着マスクの作製方法、および表示装置の製造方法
JP7005469B2 (ja) * 2018-11-07 2022-02-04 三菱電機株式会社 半導体装置
JP7365871B2 (ja) 2019-11-26 2023-10-20 エイブリック株式会社 半導体装置とその製造方法
CN113467181A (zh) * 2021-06-23 2021-10-01 惠科股份有限公司 掩膜版、阵列基板的制造方法及阵列基板

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006310570A (ja) 2005-04-28 2006-11-09 Aoi Electronics Co Ltd 半導体装置
JP2007103450A (ja) 2005-09-30 2007-04-19 Sumitomo Metal Mining Package Materials Co Ltd 配線基板およびその製造方法

Family Cites Families (79)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3514346A (en) * 1965-08-02 1970-05-26 Gen Electric Semiconductive devices having asymmetrically conductive junction
JPS6213028A (ja) * 1985-07-10 1987-01-21 Fujitsu Ltd 半導体装置の製造方法
US6749864B2 (en) * 1986-02-13 2004-06-15 Takeda Chemical Industries, Ltd. Stabilized pharmaceutical composition
CA1275003A (en) * 1986-08-08 1990-10-09 F. David E. Corley Soft edge mask
JPH0645858Y2 (ja) * 1986-11-12 1994-11-24 富士写真フイルム株式会社 測距用受光素子
JPH0227318A (ja) * 1988-07-15 1990-01-30 Seiko Epson Corp 透明電極の平坦化方法
GB8910854D0 (en) * 1989-05-11 1989-06-28 British Petroleum Co Plc Semiconductor device
US5267884A (en) * 1990-01-29 1993-12-07 Mitsubishi Denki Kabushiki Kaisha Microminiature vacuum tube and production method
JP2968014B2 (ja) * 1990-01-29 1999-10-25 三菱電機株式会社 微小真空管及びその製造方法
US5238862A (en) * 1992-03-18 1993-08-24 Micron Technology, Inc. Method of forming a stacked capacitor with striated electrode
US5300403A (en) * 1992-06-18 1994-04-05 International Business Machines Corporation Line width control in a radiation sensitive polyimide
JP2548873B2 (ja) * 1992-10-08 1996-10-30 日本アイ・ビー・エム株式会社 半導体装置のウエット・エッチング方法
KR100208441B1 (ko) * 1995-06-15 1999-07-15 김영환 포토마스크의 패턴 구조
US5656403A (en) * 1996-01-30 1997-08-12 United Microelectronics Corporation Method and template for focus control in lithography process
JPH1050885A (ja) * 1996-05-27 1998-02-20 Dainippon Printing Co Ltd 半導体装置用回路部材とそれを用いた半導体装置、及びそれらの製造方法
EP0844663B1 (en) * 1996-05-27 2006-03-29 Dai Nippon Printing Co., Ltd. Method for manufacturing a circuit member for a semiconductor device
US5761115A (en) * 1996-05-30 1998-06-02 Axon Technologies Corporation Programmable metallization cell structure and method of making same
US5962173A (en) * 1997-03-27 1999-10-05 Vlsi Technology, Inc. Method for measuring the effectiveness of optical proximity corrections
US5902703A (en) * 1997-03-27 1999-05-11 Vlsi Technology, Inc. Method for measuring dimensional anomalies in photolithographed integrated circuits using overlay metrology, and masks therefor
US5998066A (en) * 1997-05-16 1999-12-07 Aerial Imaging Corporation Gray scale mask and depth pattern transfer technique using inorganic chalcogenide glass
JP3521758B2 (ja) * 1997-10-28 2004-04-19 セイコーエプソン株式会社 半導体装置の製造方法
US6893900B1 (en) * 1998-06-24 2005-05-17 Amkor Technology, Inc. Method of making an integrated circuit package
US7332375B1 (en) * 1998-06-24 2008-02-19 Amkor Technology, Inc. Method of making an integrated circuit package
US7030474B1 (en) * 1998-06-24 2006-04-18 Amkor Technology, Inc. Plastic integrated circuit package and method and leadframe for making the package
US7071541B1 (en) * 1998-06-24 2006-07-04 Amkor Technology, Inc. Plastic integrated circuit package and method and leadframe for making the package
US7005326B1 (en) * 1998-06-24 2006-02-28 Amkor Technology, Inc. Method of making an integrated circuit package
US7112474B1 (en) * 1998-06-24 2006-09-26 Amkor Technology, Inc. Method of making an integrated circuit package
US6143981A (en) * 1998-06-24 2000-11-07 Amkor Technology, Inc. Plastic integrated circuit package and method and leadframe for making the package
JP4065609B2 (ja) * 1998-08-07 2008-03-26 三菱電機株式会社 液晶表示装置
US6114074A (en) * 1999-03-11 2000-09-05 Siemens Aktiengesellschaft Extrusion enhanced mask for improving process window
US6451627B1 (en) * 1999-09-07 2002-09-17 Motorola, Inc. Semiconductor device and process for manufacturing and packaging a semiconductor device
US6420779B1 (en) * 1999-09-14 2002-07-16 St Assembly Test Services Ltd. Leadframe based chip scale package and method of producing the same
KR100346603B1 (ko) * 1999-10-06 2002-07-26 아남반도체 주식회사 기울어진 패턴 프로파일을 얻을 수 있는 마스크 패턴
US6326307B1 (en) * 1999-11-15 2001-12-04 Appllied Materials, Inc. Plasma pretreatment of photoresist in an oxide etch process
JP2001154371A (ja) * 1999-11-30 2001-06-08 Nikon Corp 回路デバイスや表示デバイスの製造方法、及び大型ディスプレー装置
US6827584B2 (en) * 1999-12-28 2004-12-07 Formfactor, Inc. Interconnect for microelectronic structures with enhanced spring characteristics
US6333252B1 (en) * 2000-01-05 2001-12-25 Advanced Semiconductor Engineering, Inc. Low-pin-count chip package and manufacturing method thereof
US6313538B1 (en) * 2000-01-21 2001-11-06 Advanced Micro Devices, Inc. Semiconductor device with partial passivation layer
US6492279B1 (en) * 2000-01-27 2002-12-10 Micron Technology, Inc. Plasma etching methods
JP3626075B2 (ja) 2000-06-20 2005-03-02 九州日立マクセル株式会社 半導体装置の製造方法
JP2002154210A (ja) * 2000-11-20 2002-05-28 Canon Inc インクジェット記録ヘッドの製造方法、インクジェット記録ヘッド、およびインクジェット記録装置
US6653193B2 (en) * 2000-12-08 2003-11-25 Micron Technology, Inc. Resistance variable device
JP4068838B2 (ja) * 2001-12-07 2008-03-26 株式会社日立製作所 半導体装置の製造方法
TW552467B (en) * 2002-03-22 2003-09-11 Ind Tech Res Inst Manufacturing method of a diffusive direct reflector using gray-tone exposure
US6841854B2 (en) * 2002-04-01 2005-01-11 Matsushita Electric Industrial Co., Ltd. Semiconductor device
US7363705B2 (en) * 2003-02-04 2008-04-29 Microfabrica, Inc. Method of making a contact
KR100863164B1 (ko) * 2002-05-17 2008-10-13 옵트렉스 가부시키가이샤 광반사성 구조체, 그 제조방법 및 표시장치
US7160649B2 (en) * 2002-07-11 2007-01-09 Hitachi Via Mechanics, Ltd. Gray level imaging masks, optical imaging apparatus for gray level imaging masks and methods for encoding mask and use of the masks
JP4052915B2 (ja) * 2002-09-26 2008-02-27 三洋電機株式会社 回路装置の製造方法
TW200411260A (en) * 2002-09-26 2004-07-01 Samsung Electronics Co Ltd Liquid crystal display, panel therefor, and manufacturing method thereof
US6828068B2 (en) * 2003-01-23 2004-12-07 Photronics, Inc. Binary half tone photomasks and microscopic three-dimensional devices and method of fabricating the same
JP4296943B2 (ja) * 2003-01-28 2009-07-15 ソニー株式会社 露光用マスクの製造方法および露光方法ならびに３次元形状の製造方法
JP2004241774A (ja) * 2003-02-03 2004-08-26 Samsung Electronics Co Ltd 薄膜トランジスタ表示板及びその製造方法とそのためのマスク
US6982135B2 (en) * 2003-03-28 2006-01-03 Taiwan Semiconductor Manufacturing Co., Ltd. Pattern compensation for stitching
JP4344224B2 (ja) * 2003-11-21 2009-10-14 浜松ホトニクス株式会社 光学マスクおよびｍｏｐａレーザ装置
US20080108221A1 (en) * 2003-12-31 2008-05-08 Microfabrica Inc. Microprobe Tips and Methods for Making
JP4521694B2 (ja) * 2004-03-09 2010-08-11 Ｈｏｙａ株式会社 グレートーンマスク及び薄膜トランジスタの製造方法
US20060210886A1 (en) * 2005-03-18 2006-09-21 Matsushita Electric Industrial Co., Ltd. Method for making grayscale photo masks and optical grayscale elements
US7278746B2 (en) * 2005-04-08 2007-10-09 Barco N.V. Motorized blend alignment tool
JP5110821B2 (ja) 2005-08-12 2012-12-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
DE102005040558A1 (de) * 2005-08-26 2007-03-01 Osram Opto Semiconductors Gmbh Verfahren zum Herstellen eines Lumineszenzdiodenchips und Lumineszenzdiodenchip
CN101283313B (zh) * 2005-10-04 2011-03-16 木本股份有限公司 表面凹凸的制作方法
JP2007129068A (ja) * 2005-11-04 2007-05-24 Toshiba Corp 半導体装置とその製造方法、及びその製造に用いる基板
JP4839107B2 (ja) * 2006-03-16 2011-12-21 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR101328818B1 (ko) * 2006-03-30 2013-11-13 키모토 컴파니 리미티드 표면요철의 제작방법
JP4818005B2 (ja) * 2006-07-14 2011-11-16 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
JP2008091872A (ja) * 2006-09-06 2008-04-17 Hitachi Chem Co Ltd 半導体装置及びその製造方法
JP4896671B2 (ja) * 2006-11-06 2012-03-14 三菱電機株式会社 ハーフトーンマスク及びこれを用いたパターン基板の製造方法
CN101636671B (zh) * 2007-03-26 2013-07-10 木本股份有限公司 表面凹凸的制作方法
KR100817101B1 (ko) 2007-04-04 2008-03-26 한국과학기술원 폴리머 또는 레지스트 패턴과 이를 이용한 몰드, 금속 박막패턴, 금속 패턴 및 이들의 형성 방법
CN100470785C (zh) * 2007-04-29 2009-03-18 江苏长电科技股份有限公司 改善半导体塑料封装体内元器件分层的有效封装方法
US8236480B2 (en) * 2007-05-24 2012-08-07 The United States of America, as represented by the Secretary of Commere, the National Institute of Standards and Technology Fabrication method of topographically modulated microstructures using pattern homogenization with UV light
JP4551913B2 (ja) * 2007-06-01 2010-09-29 株式会社東芝 半導体装置の製造方法
US20100183853A1 (en) * 2007-06-12 2010-07-22 Takashi Ihara Stripping agent for resist film on/above conductive polymer, method for stripping resist film, and substrate having patterned conductive polymer
KR101264723B1 (ko) * 2007-10-29 2013-05-15 엘지디스플레이 주식회사 노광 장비, 패턴 형성 방법, 채널 형성 방법, 홀 형성방법, 이를 적용한 액정 표시 장치 및 이의 제조 방법
JP2009135417A (ja) * 2007-11-07 2009-06-18 Sumitomo Metal Mining Co Ltd 半導体素子搭載用基板の製造方法
KR20100028367A (ko) * 2008-09-04 2010-03-12 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법
US8614423B2 (en) * 2009-02-02 2013-12-24 Redlen Technologies, Inc. Solid-state radiation detector with improved sensitivity
JP4811520B2 (ja) * 2009-02-20 2011-11-09 住友金属鉱山株式会社 半導体装置用基板の製造方法、半導体装置の製造方法、半導体装置用基板及び半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006310570A (ja) 2005-04-28 2006-11-09 Aoi Electronics Co Ltd 半導体装置
JP2007103450A (ja) 2005-09-30 2007-04-19 Sumitomo Metal Mining Package Materials Co Ltd 配線基板およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101364247B1 (ko) 2012-11-26 2014-02-17 주식회사 세미콘라이트 반도체 발광소자를 제조하는 방법

Also Published As

Publication number Publication date
US9054116B2 (en) 2015-06-09
KR101109795B1 (ko) 2012-02-24
US20130309818A1 (en) 2013-11-21
TWI420636B (zh) 2013-12-21
US8188588B2 (en) 2012-05-29
CN101859701B (zh) 2012-11-28
CN101859701A (zh) 2010-10-13
US20120064666A1 (en) 2012-03-15
TW201032309A (en) 2010-09-01
US20100213620A1 (en) 2010-08-26
CN102324417B (zh) 2014-05-14
CN102324417A (zh) 2012-01-18
JP2010219497A (ja) 2010-09-30
KR20100095372A (ko) 2010-08-30
JP4811520B2 (ja) 2011-11-09
KR20110089840A (ko) 2011-08-09

Similar Documents

Publication Publication Date Title
KR101079922B1 (ko) 반도체 장치용 기판의 제조방법, 반도체 장치의 제조방법, 반도체 장치용 기판 및 반도체 장치
JP6057190B2 (ja) 半導体要素又はパッケージの製造方法
US7973397B2 (en) Package substrate having embedded semiconductor chip and fabrication method thereof
KR100780829B1 (ko) 반도체 장치용 테이프 캐리어 및 그것을 이용한 반도체 장치
JP4880006B2 (ja) 流れ防止用ダムを備えたプリント基板の製造方法
US8685794B2 (en) Lead frame land grid array with routing connector trace under unit
KR100927268B1 (ko) 반도체 장치의 제조 방법, 반도체 장치, 및 배선 기판
US8664750B2 (en) Semiconductor substrate, package and device
US8129829B2 (en) Package substrate having embedded photosensitive semiconductor chip and fabrication method thereof
US20060022316A1 (en) Semiconductor package with flip chip on leadless leadframe
KR20020069288A (ko) 봉합재 범람 방지홈이 형성된 테이프 배선기판을 이용한반도체 패키지 및 그의 제조 방법
KR20020000012A (ko) 슬릿이 형성된 칩 스케일 패키지 제조 방법
JP6676854B2 (ja) リードフレーム、並びにリードフレーム及び半導体装置の製造方法
JP2002026046A (ja) 電子部品装置、電子部品装置用基板およびそれらの製造方法
CN108155170B (zh) 引线框
KR101324223B1 (ko) 리드 프레임의 제조방법
KR101209473B1 (ko) 반도체 패키지 제조용 기판 및 그 제조 방법
KR101095527B1 (ko) 리드 프레임 및 그 제조 방법
JP2024082630A (ja) リードフレーム及びリードフレームの製造方法
JPH09266369A (ja) プリント基板の加工方法並びにプリント基板
KR20100081528A (ko) 리드 프레임 제조 방법 및 반도체 패키지 제조 방법
JPH0794651A (ja) 半導体装置の製造方法
JP2005243669A (ja) 半導体装置およびその製造方法
JPH088357A (ja) 電子部品および電子部品の製造方法

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20141007

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20151001

Year of fee payment: 5