JP4052915B2 - 回路装置の製造方法 - Google Patents

回路装置の製造方法 Download PDF

Info

Publication number
JP4052915B2
JP4052915B2 JP2002281887A JP2002281887A JP4052915B2 JP 4052915 B2 JP4052915 B2 JP 4052915B2 JP 2002281887 A JP2002281887 A JP 2002281887A JP 2002281887 A JP2002281887 A JP 2002281887A JP 4052915 B2 JP4052915 B2 JP 4052915B2
Authority
JP
Japan
Prior art keywords
conductive film
conductive
wiring layer
layer
sealing resin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2002281887A
Other languages
English (en)
Other versions
JP2004119728A (ja
Inventor
優助 五十嵐
秀樹 水原
則明 坂本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP2002281887A priority Critical patent/JP4052915B2/ja
Priority to TW092122214A priority patent/TWI224388B/zh
Priority to US10/664,333 priority patent/US6949470B2/en
Priority to KR1020030064688A priority patent/KR100639736B1/ko
Priority to CNB031603327A priority patent/CN1254859C/zh
Publication of JP2004119728A publication Critical patent/JP2004119728A/ja
Application granted granted Critical
Publication of JP4052915B2 publication Critical patent/JP4052915B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/20—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
    • H05K3/205—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern using a pattern electroplated or electroformed on a metallic carrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H01L21/566—Release layers for moulds, e.g. release layers, layers against residue during moulding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H05K1/186—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or connecting to patterned circuits before or during embedding
    • H05K1/187—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or connecting to patterned circuits before or during embedding the patterned circuits being prefabricated circuits, which are not yet attached to a permanent insulating substrate, e.g. on a temporary carrier
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/098—Special shape of the cross-section of conductors, e.g. very thick plated conductors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/06—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
    • H05K3/061—Etching masks
    • H05K3/062—Etching masks consisting of metals or alloys or metallic inorganic compounds
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/108—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by semi-additive methods; masks therefor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H05K3/284—Applying non-metallic protective coatings for encapsulating mounted components
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49146—Assembling to base an electrical component, e.g., capacitor, etc. with encapsulating, e.g., potting, etc.
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49156—Manufacturing circuit on or in base with selective destruction of conductive paths
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49169—Assembling electrical component directly to terminal or elongated conductor
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49169—Assembling electrical component directly to terminal or elongated conductor
    • Y10T29/49171—Assembling electrical component directly to terminal or elongated conductor with encapsulating

Description

【０００１】
【発明の属する技術分野】
本発明は、回路装置の製造方法に関し、特にアンカー効果を有する周辺が逆傾斜面を有する導電配線層を用いた薄型の回路装置の製造方法に関するものである。
【０００２】
【従来の技術】
近年、ＩＣパッケージは携帯機器や小型・高密度実装機器への採用が進み、従来のＩＣパッケージとその実装概念が大きく変わろうとしている。例えば特開２０００−１３３６７８号公報に述べられている。これは、絶縁樹脂シートの一例としてフレキシブルシートであるポリイミド樹脂シートを採用した半導体装置に関する技術である。
【０００３】
図１０〜図１２は、フレキシブルシート５０をインターポーザー基板として採用するものである。尚、各図の上に示す図面は、平面図、下に示す図面は、Ａ−Ａ線の断面図である。
【０００４】
まず図１０に示すフレキシブルシート５０の上には、接着剤を介して銅箔パターン５１が貼り合わされて用意されている。この銅箔パターン５１は、実装される半導体素子がトランジスタ、ＩＣにより、そのパターンが異なるが、一般には、ボンディングパッド５１Ａ、アイランド５１Ｂが形成されている。また符号５２は、フレキシブルシート５０の裏面から電極を取り出すための開口部であり、前記銅箔パターン５１が露出している。
【０００５】
続いて、このフレキシブルシート５０は、ダイボンダーに搬送され、図１１の如く、半導体素子５３が実装される。その後、このフレキシブルシート５０は、ワイヤーボンダーに搬送され、ボンディングパッド５１Ａと半導体素子５３のパッドが金属細線５４で電気的に接続されている。
【０００６】
最後に、図１２（Ａ）の如く、フレキシブルシート５０の表面に封止樹脂５５が設けられて封止される。ここでは、ボンディングパッド５１Ａ、アイランド５１Ｂ、半導体素子５３および金属細線５４を被覆するようにトランスファーモールドされる。
【０００７】
その後、図１２（Ｂ）に示すように、半田や半田ボール等の接続手段５６が設けられ、半田リフロー炉を通過することで開口部５２を介してボンディングパッド５１Ａと融着した球状の半田５６が形成される。しかもフレキシブルシート５０には、半導体素子５３がマトリックス状に形成されるため、図１２の様にダイシングされ、個々に分離される。
【０００８】
また図１２（Ｃ）に示す断面図は、フレキシブルシート５０の両面に電極として５１Ａと５１Ｄが形成されているものである。このフレキシブルシート５０は、一般に、両面がパターニングされてメーカーから供給されている。
【０００９】
【特許文献１】
米国特許第５９７６９１２号明細書（第２３欄第４行目〜第２４欄第９行目、図２２ａ〜図２２ｇ）
【００１０】
【発明が解決しようとする課題】
上述したフレキシブルシート５０を用いた半導体装置は周知の金属フレームを用いないので、極めて小型で薄型のパッケージ構造を実現できる利点を有するが、実質的にフレキシブルシート５０の表面に設けた１層の銅箔パターン５１のみで配線を行うものである。これはフレキシブルシートが柔らかいために導電膜のパターン形成前後で歪みが発生し、積層する層間の位置ズレが大きく多層配線構造には適さない問題点があった。
【００１１】
シートの歪みを抑えるために支持強度を向上するためには、フレキシブルシート５０を約２００μｍと十分に厚くする必要があり、薄型化に逆行することになる。
【００１２】
更に製造方法においては、前述した製造装置、例えばダイボンター、ワイヤーボンダー、トランスファーモールド装置、リフロー炉等に於いて、フレキシブルシート５０が搬送されて、ステージまたはテーブルと言われる部分に装着される。
【００１３】
しかしフレキシブルシート５０のベースとなる絶縁樹脂の厚みは５０μｍ程度と薄くすると、表面に形成される銅箔パターン５１の厚みも９〜３５μｍと薄い場合、図１３に示すように反ったりして搬送性が非常に悪く、また前述したステージやテーブルへの装着性が悪い欠点があった。これは、絶縁樹脂自身が非常に薄いために依る反り、銅箔パターン５１と絶縁樹脂との熱膨張係数との差による反りが考えられる。
【００１４】
また開口部５２の部分は、モールドの際に上から加圧されるため、ボンディングパッド５１Ａの周辺を上に反らせる力が働き、ボンディングパッド５１Ａの接着性を悪化させることもあった。
【００１５】
またフレキシブルシート５０を構成する樹脂材料自身にフレキシブル性が無かったり、熱伝導性を高めるためにフィラーを混入すると堅くなる。この状態でワイヤーボンダーでボンディングするとボンディング部分にクラックが入る場合がある。またトランスファーモールドの際も、金型が当接する部分でクラックが入る場合がある。これは図１３に示すように反りがあるとより顕著に現れる。
【００１６】
今まで説明したフレキシブルシート５０は、裏面に電極が形成されないものであったが、図１２（Ｃ）に示すように、フレキシブルシート５０の裏面にも電極５１Ｄが形成される場合もある。この時、電極５１Ｄが前記製造装置と当接したり、この製造装置間の搬送手段の搬送面と当接するため、電極５１Ｄの裏面に損傷が発生する問題があった。この損傷が入ったままで電極として成るため、後に熱が加わったりすることにより電極５１Ｄ自身にクラックが入る問題点やマザーボードへの半田接続時に半田濡れ性が低下する問題点もあった。
【００１７】
また、トランスファーモールドの際、フレキシブルシート５０および銅箔パターン５１と絶縁樹脂の接着性が弱く十分な封止構造を実現できない問題点も発生する。
【００１８】
【課題を解決するための手段】
本発明は、第１に、第１の導電膜と該第１の導電膜の一主面を被覆する第２の導電膜とが積層された基板を準備する工程と、前記第２の導電膜上に所望のパターンで且つ開口部に傾斜する斜面を有するホトレジスト層で被覆する工程と、前記ホトレジスト層の開口部に選択的に導電配線層を形成し、該導電配線層の周囲に逆傾斜面を設ける工程と、前記導電配線層をマスクとして前記第２の導電膜を除去する工程と、前記第１の導電膜上に半導体素子を固着し、前記半導体素子の電極と所定の前記導電配線層とを電気的に接続する工程と、前記半導体素子を封止樹脂層で被覆し、前記導電配線層の前記逆傾斜面で前記封止樹脂層にアンカー効果を生じさせる工程と、前記第１の導電膜を除去して前記封止樹脂層および前記導電配線層の裏面にある前記第２の導電膜を露出させる工程とを具備することを特徴とする。特に、ホトレジスト層の開口部周囲の斜面を利用して導電配線層の周囲に逆傾斜面を形成し、封止樹脂層のアンカー効果を持たせる点に特徴を有する。
【００１９】
本発明は、第２に、前記第２の導電膜は銀の電気メッキにより形成されることを特徴とする。
【００２０】
本発明は、第３に、前記ホトレジスト層は現像後に加熱処理して前記開口部に傾斜面を形成することを特徴とする。
【００２２】
本発明は、第４に、前記導電配線層は前記第１の導電膜を電極として銅の電気メッキにより前記開口部に形成されることを特徴とする。
【００２６】
本発明は、第５に、残された前記第２の導電膜にろう材を付着して外部電極を形成することを特徴とする。
【００２７】
【発明の実施の形態】
本発明の回路装置の製造方法について、図１〜図９を参照して説明する。
【００２８】
本発明の回路装置の製造方法は、第１の導電膜１１と該第１の導電膜１１の一主面を被覆する第２の導電膜１２とが積層された基板１０を準備する工程と、前記第２の導電膜１２上に所望のパターンで且つ開口部１３に傾斜する斜面１３Ｓを有するホトレジスト層ＰＲで被覆する工程と、前記ホトレジスト層ＰＲの開口部１３に選択的に導電配線層１４を形成し、該導電配線層１４の周囲に逆傾斜面１４Ｒを設ける工程と、前記導電配線層１４をマスクとして前記第２の導電膜１２を除去する工程と、前記第１の導電膜１１上に半導体素子１７を固着し、前記半導体素子１７の電極と所定の前記導電配線層１４とを電気的に接続する工程と、前記半導体素子１７を封止樹脂層２１で被覆し、前記導電配線層１４の前記逆傾斜面１４Ｒで前記封止樹脂層２１にアンカー効果を生じさせる工程と、前記第１の導電膜１１を除去して前記封止樹脂層２１および前記導電配線層１４の裏面にある前記第２の導電膜１２を露出させる工程とから構成されている。このような各工程を以下に説明する。
【００２９】
本発明の第１の工程は、図１に示すように、第１の導電膜１１と該第１の導電膜１１の一主面を被覆する第２の導電膜１２とが積層された基板１０を準備することにある。
【００３０】
積層板１０の表面は、実質全域に第１の導電膜１１が形成され、その表面に第２の導電膜１２が形成されるものである。第１の導電膜１１は、好ましくは、Ｃｕを主材料とするもの、または公知のリードフレームの材料から成る。第１の導電膜１１および第２の導電膜１２は、メッキ法、蒸着法またはスパッタ法で形成されたり、圧延法やメッキ法により形成された金属箔が貼着されても良い。なお、第１の導電膜１１としてはＡｌ、Ｆｅ、Ｆｅ−Ｎｉ、公知のリードフレーム材等でも良い。
【００３１】
第２の導電膜１２の材料は、第１の導電膜１１を除去する際に使用されるエッチング液に、エッチングされない材料が採用される。また、第２の導電膜１２裏面には半田等から成る外部電極２４が形成されるので、外部電極２４の付着性も考慮される。具体的に、第２の導電膜１２の材料としては金、銀、パラジュームから成る導電材料を採用することができる。
【００３２】
第１の導電膜１１の厚さは、全体を機械的に支持するために厚く形成され、その厚さは３５〜１５０μｍ程度である。第２の導電膜１２は、第１の導電膜１１をエッチングする際にバリヤ層として機能し、その厚さは２〜２０μｍ程度に形成される。従って、第１の導電膜１１を厚く形成することにより、積層板１０の平坦性を維持でき、後の工程の作業性を向上させることができる。
【００３３】
更には、第１の導電膜１１は、色々な工程を経るために傷が入ってしまう。しかし第１の導電膜１１は後の工程で除去するため、完成品である回路装置に傷が残ってしまうのを防止することができる。また平坦性を維持しながら封止樹脂を硬化できるので、パッケージの裏面も平坦にでき、積層板１０の裏面に形成される外部電極もフラットに配置できる。よって、実装基板上の電極と積層板１０裏面の電極とを当接でき、半田不良を防止することができる。
【００３４】
次に上記した積層板１０の具体的な製造方法について述べる。積層板１０は、電気メッキによる積層または圧延接合により製造することができる。電気メッキにより積層板１０を製造する場合は、先ず第１の導電膜１１を用意する。そして、第１の導電膜１１の裏面に電極を設けて、電界メッキ法により第２の導電膜１２を積層させる。圧延により積層板を製造する場合は、板状に用意された第１の導電膜１１および第２の導電膜１２を、ロール等により圧力を加えて接合させる。
【００３５】
本発明の第２の工程は、図２に示すように、第２の導電膜１２上に所望のパターンで且つ開口部１３に傾斜する斜面１３Ｓを有するホトレジスト層ＰＲで被覆することにある。
【００３６】
本工程では図１に示すように第２の導電膜１２上をホトレジスト層ＰＲで被覆した後に所望の配線パターンの形状に開口部１３を形成するために露光現像を行い、開口部１３に対応する部分のホトレジスト層ＰＲを現像液で除去する。
【００３７】
次に、図２に示すようにホトレジスト層ＰＲの開口部１３に傾斜面１３Ｓを形成する。第１の方法は現像後のホトレジスト層ＰＲを１２０〜１８０℃程度に加熱処理して上方に傾斜した傾斜面１３Ｓを形成する。第２の方法はホトレジスト層ＰＲとしてポジ型のホトレジスト材料使用することにより、解像度が悪いために現像すると上方に広がって傾斜する傾斜面１３Ｓが形成される。
【００３８】
本発明の第３の工程は、図３および図４に示すように、ホトレジスト層ＰＲの開口部１３に選択的に導電配線層１４を形成し、導電配線層１４の周囲に逆傾斜面１４Ｒを設けることにある。
【００３９】
第１の導電膜１１を共通電極としてホトレジスト層ＰＲの開口部１３に選択的に銅の電解メッキして導電配線層１４を形成する。この際にホトレジスト層ＰＲがマスクとして働き、開口部１３の露出した第２の導電膜１２上に導電配線層１４が所望のパターンに形成される。この導電配線層１４はホトレジスト層ＰＲの開口部１３を埋め込むように約２０μｍの厚みに形成され、導電配線層１４のホトレジスト層ＰＲと当接する周辺には逆傾斜面１４Ｒが開口部１３の傾斜面１３Ｓと逆傾斜で形成される。また導電配線層１４は、ここではＣｕを採用したが、Ａｕ、Ａｇ、Ｐｄ等を採用しても良い。
【００４０】
更に、図４に示すように、導電配線層１４上に選択的に第３の導電膜１５より成るパッド１５Ａを形成する。導電配線層１４のパッドを形成する領域を除いてホトレジスト層ＰＲで被覆し、ニッケルの下地メッキを施した後に金あるいは銀の電解メッキを行いパッド１５Ａを形成する。なお、この際に第１の導電膜１１の裏面はホトレジスト層ＰＲあるいはオーバーコート樹脂で被覆してパッドの形成を防止する。
【００４１】
本発明の第４の工程は、図５に示すように、導電配線層１４をマスクとして第２の導電膜１２を除去することにある。
【００４２】
本工程では、ホトレジスト層ＰＲを除去し、導電配線層１４をマスクとして第２の導電膜１２を選択的にエッチング除去する。ここで用いるエッチング液は第２の導電膜１２をエッチングし、導電配線層１４をエッチングされないものを用いる。すなわち、導電配線層１４がＣｕを主体とする材料から形成され、第２の導電膜１２が銀である場合は、ヨウ素系のエッチング液を使用することにより第２の導電膜１２のみを除去することができる。なお、パッド１５Ａを銀で形成する場合はこのエッチングで除去されるので、ホトレジスト層（図示せず）で被覆して保護する必要がある。
【００４３】
ここで残された第２の導電膜１２は外部電極２４として供する。
【００４４】
本発明の第５の工程は、図６に示すように、第１の導電膜１１上に半導体素子１７を固着し、半導体素子１７の電極と所定の導電配線層１４とを電気的に接続することにある。
【００４５】
半導体素子１７はベアチップのまま第１の導電膜１１上に絶縁性接着樹脂１８でダイボンドされる。
【００４６】
また、半導体素子１７の各電極パッドは周辺に設けた導電配線層１４の所定の場所に設けたパッド１５Ａにボンディングワイヤー１９で接続されている。半導体素子１７はフェイスダウンで実装されても良い。この場合、半導体素子１７の各電極パッド表面に半田ボールやバンプが設けられ、積層板１０の表面には半田ボールの位置に対応した部分に導電配線層１４から成るボンディングパッドと同様の電極が設けられる。
【００４７】
ワイヤーボンデインクの時の積層板１０を用いるメリットについて述べる。一般にＡｕ線のワイヤーボンディングの際は、２００℃〜３００℃に加熱される。この時、第１の導電膜１１が薄いと、積層板１０が反り、この状態でボンディングヘッドを介して積層板１０が加圧されると、積層板１０に傷が発生する可能性がある。しかし、第１の導電膜１１自体が厚く形成されることでこれらの問題を解決することができる。
【００４８】
本発明の第６の工程は、図７に示すように、半導体素子１７を封止樹脂層２１で被覆し、導電配線層１４の逆傾斜面１４Ｒで封止樹脂層２１にアンカー効果を生じさせることにある。
【００４９】
積層板１０は、モールド装置にセットされて樹脂モールドを行う。モールド方法としては、トランスファーモールド、インジェクションモールド、塗布、ディピング等でも可能である。しかし、量産性を考慮すると、トランスファーモールド、インジェクションモールドが適している。
【００５０】
本工程では、封止樹脂層２１でモールドを行う際に第１の導電膜１１の表面に形成される導電配線層１４の逆傾斜面１４Ｒに封止樹脂層２１が充填され、封止樹脂層２１と導電配線層１４との結合がアンカー効果で強くなる利点が有る。
【００５１】
また本工程では、モールドキャビティーの下金型に積層板１０はフラットで当接される必要があるが、厚い第１の導電膜１１がこの働きをする。しかもモールドキャビティーから取り出した後も、封止樹脂層２１の収縮が完全に完了するまで、第１の導電膜１１によってパッケージの平坦性を維持している。すなわち、本工程までの積層板１０の機械的支持の役割は第１の導電膜１１により担われている。
【００５２】
本発明の第７の工程は、図８に示す如く、第１の導電膜１１を除去して封止樹脂層２１および導電配線層１４の裏面にある第２の導電膜１２を露出させることにある。
【００５３】
本工程では、第１の導電膜１１をマスクなしで全面が除去されるようにエッチングする。このエッチングは、塩化第２鉄または塩化第２銅を用いたケミカルエッチングで良く、第１の導電膜１１は全面的に除去される。このように第１の導電膜１１は全面的に除去することにより残された第２の導電膜１２は封止樹脂層２１から露出する。上述したように、第２の導電膜１２は第１の導電膜１１をエッチングする溶液にはエッチングされない材料から形成されているので、本工程に於いては第２の導電膜１２はエッチングされない。
【００５４】
本工程の特徴は、第１の導電膜１１をエッチングにより除去する際に、マスクを用いなくても封止樹脂層２１および第２の導電膜１２がバリヤ層として働き、封止樹脂層２１および第２の導電膜１２から成る裏面が平坦に形成されることにある。第１の導電膜１１はエッチングにより全面的に除去されるので、エッチングの最終段階では、第２の導電膜１２もエッチング液に接触する。上述したように、第２の導電膜１２は、Ｃｕから成る第１の導電膜１１をエッチングする塩化第２鉄および塩化第２銅にはエッチングされない材料から成る。従って、第２の導電膜の下面でエッチングはストップするので、第２の導電膜１２はエッチングのバリヤ層として機能している。なお、本工程以後では、封止樹脂層２１により全体が機械的に支持されている。
【００５５】
本発明の最終の工程は、図９に示すように、ランド グリッド アレイ（Land Grid Arrey）構造あるいはボール グリッド アレイ(Ball Grid Arrey)構造を形成することにある。
【００５６】
ランド グリッド アレイ構造の場合は、第１の導電膜１１を全面除去した前工程から外部電極２４となる部分を除いて第２の導電膜１２をオーバーコート樹脂２３で覆い、封止樹脂層２１およびオーバーコート樹脂２３をダイシングしてそれらを個々の回路装置に分離する。
【００５７】
ボール グリッド アレイ構造の場合は、第２の導電膜１２は外部電極２４を形成する部分を露出して溶剤で溶かしたエポキシ樹脂等をスクリーン印刷してオーバーコート樹脂２３で大部分を被覆する。次に、半田クリームのスクリーン印刷及び半田のリフローによりこの露出部分に突出した外部電極２４Ｂを形成する。続いて、積層板１０には回路装置が多数マトリックス状に形成されているので、封止樹脂層２１およびオーバーコート樹脂２３をダイシングしてそれらを個々の回路装置に分離する。
【００５８】
本工程に於いては、封止樹脂層２１およびオーバーコート樹脂２３をダイシングすることにより、個々の回路装置に分離できるので、ダイシングを行うダイサーの摩耗を減少させることができる。
【００５９】
【発明の効果】
本発明によれば、導電配線層を形成する工程に於いて、ホトレジスト層の傾斜面を利用して導電配線層に逆傾斜面を形成することにより、導電配線層と封止樹脂層とのアンカー効果を強くでき、封止樹脂層と導電配線層との食い込みが強くなり良好な封止状態を実現できる利点がある。
【００６０】
また、導電配線層をマスクとして第２の導電膜をオーバーエッチングすることで第２の導電膜の周囲に窪んだアンカー部をセルフアラインで形成でき、後の封止樹脂層で被覆する際にこのアンカー部を充填するので封止樹脂層と導電パターン層との食い込みを更に強くできる利点がある。
【００６１】
更に、第２の導電膜は第１の導電膜を全面除去する際に封止樹脂層とともにエッチングのバリア層として働くのでノーマスクでの第１の導電膜の除去を可能に出来る利点がある。
【００６２】
更に、第２の導電膜は封止樹脂層と平坦な裏面を形成するので、ランド グリッド アレイ構造でもボール グリッド アレイ構造でも採用でき、残された第３の導電膜自体が外部電極の全部あるいは一部を構成できる利点がある。
【図面の簡単な説明】
【図１】 本発明の回路装置の製造方法を説明する断面図である。
【図２】 本発明の回路装置の製造方法を説明する断面図である。
【図３】 本発明の回路装置の製造方法を説明する断面図である。
【図４】 本発明の回路装置の製造方法を説明する断面図である。
【図５】 本発明の回路装置の製造方法を説明する断面図である。
【図６】 本発明の回路装置の製造方法を説明する断面図である。
【図７】 本発明の回路装置の製造方法を説明する断面図である。
【図８】 本発明の回路装置の製造方法を説明する断面図である。
【図９】 本発明の回路装置の製造方法を説明する断面図である。
【図１０】 従来の半導体装置の製造方法を説明する図である。
【図１１】 従来の半導体装置の製造方法を説明する図である。
【図１２】 従来の半導体装置の製造方法を説明する図である。
【図１３】 従来のフレキシブルシートを説明する図である。
【符号の説明】
１０ 積層板
１１ 第１の導電膜
１２ 第２の導電膜
１４Ｒ 逆傾斜面
１６ アンカー部
１７ 半導体素子
１９ ボンディングワイヤ
２１ 封止樹脂層
２３ オーバーコート樹脂
２４ 外部電極

Claims (5)

  1. 第１の導電膜と該第１の導電膜の一主面を被覆する第２の導電膜とが積層された基板を準備する工程と、
    前記第２の導電膜上に所望のパターンで且つ開口部に傾斜する斜面を有するホトレジスト層で被覆する工程と、
    前記ホトレジスト層の開口部に選択的に導電配線層を形成し、該導電配線層の周囲に逆傾斜面を設ける工程と、
    前記導電配線層をマスクとして前記第２の導電膜を除去する工程と、
    前記第１の導電膜上に半導体素子を固着し、前記半導体素子の電極と所定の前記導電配線層とを電気的に接続する工程と、
    前記半導体素子を封止樹脂層で被覆し、前記導電配線層の前記逆傾斜面で前記封止樹脂層にアンカー効果を生じさせる工程と、
    前記第１の導電膜を除去して前記封止樹脂層および前記導電配線層の裏面にある前記第２の導電膜を露出させる工程とを具備することを特徴とする回路装置の製造方法。
  2. 前記基板を準備する工程は、
    前記第１の導電膜を用意した後、前記第１の導電膜の一主面に金、銀またはパラジウムより成る第２の導電膜を電気メッキにより形成されることを特徴とする請求項１記載の回路装置の製造方法。
  3. 前記ホトレジスト層で被覆する工程は、
    前記ホトレジスト層を現像後に加熱処理して前記開口部に傾斜面を形成することを特徴とする請求項１記載の回路装置の製造方法。
  4. 前記ホトレジスト層の開口部に選択的に導電配線層を形成する工程は、
    前記第１の導電膜を電極とし、前記ホトレジスト層からなる前記開口部に、銅を電気メッキにより形成することを特徴とする請求項１記載の回路装置の製造方法。
  5. 前記第１の導電膜を除去して前記封止樹脂層および前記導電配線層の裏面にある前記第２の導電膜を露出させた工程の後、
    前記露出された前記第２の導電膜にろう材を付着して外部電極を形成することを特徴とする請求項１記載の回路装置の製造方法。
JP2002281887A 2002-09-26 2002-09-26 回路装置の製造方法 Expired - Fee Related JP4052915B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2002281887A JP4052915B2 (ja) 2002-09-26 2002-09-26 回路装置の製造方法
TW092122214A TWI224388B (en) 2002-09-26 2003-08-13 Electric circuit device and method for making the same
US10/664,333 US6949470B2 (en) 2002-09-26 2003-09-17 Method for manufacturing circuit devices
KR1020030064688A KR100639736B1 (ko) 2002-09-26 2003-09-18 회로 장치의 제조 방법
CNB031603327A CN1254859C (zh) 2002-09-26 2003-09-26 电路装置的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002281887A JP4052915B2 (ja) 2002-09-26 2002-09-26 回路装置の製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2007186075A Division JP2007266643A (ja) 2007-07-17 2007-07-17 回路装置の製造方法

Publications (2)

Publication Number Publication Date
JP2004119728A JP2004119728A (ja) 2004-04-15
JP4052915B2 true JP4052915B2 (ja) 2008-02-27

Family

ID=32276217

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002281887A Expired - Fee Related JP4052915B2 (ja) 2002-09-26 2002-09-26 回路装置の製造方法

Country Status (5)

Country Link
US (1) US6949470B2 (ja)
JP (1) JP4052915B2 (ja)
KR (1) KR100639736B1 (ja)
CN (1) CN1254859C (ja)
TW (1) TWI224388B (ja)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004119729A (ja) * 2002-09-26 2004-04-15 Sanyo Electric Co Ltd 回路装置の製造方法
JP4086607B2 (ja) 2002-09-26 2008-05-14 三洋電機株式会社 回路装置の製造方法
JP2004119727A (ja) * 2002-09-26 2004-04-15 Sanyo Electric Co Ltd 回路装置の製造方法
JP2004119726A (ja) * 2002-09-26 2004-04-15 Sanyo Electric Co Ltd 回路装置の製造方法
JP4115228B2 (ja) * 2002-09-27 2008-07-09 三洋電機株式会社 回路装置の製造方法
US6992376B2 (en) * 2003-07-17 2006-01-31 Intel Corporation Electronic package having a folded package substrate
JP3886513B2 (ja) * 2004-02-02 2007-02-28 松下電器産業株式会社 フィルム基板およびその製造方法
FI117814B (fi) * 2004-06-15 2007-02-28 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
US7358119B2 (en) * 2005-01-12 2008-04-15 Asat Ltd. Thin array plastic package without die attach pad and process for fabricating the same
FI122128B (fi) * 2005-06-16 2011-08-31 Imbera Electronics Oy Menetelmä piirilevyrakenteen valmistamiseksi
FI119714B (fi) 2005-06-16 2009-02-13 Imbera Electronics Oy Piirilevyrakenne ja menetelmä piirilevyrakenteen valmistamiseksi
US7556984B2 (en) * 2005-06-17 2009-07-07 Boardtek Electronics Corp. Package structure of chip and the package method thereof
US20070216033A1 (en) * 2006-03-20 2007-09-20 Corisis David J Carrierless chip package for integrated circuit devices, and methods of making same
US8051557B2 (en) * 2006-03-31 2011-11-08 Princo Corp. Substrate with multi-layer interconnection structure and method of manufacturing the same
JP5629969B2 (ja) * 2008-09-29 2014-11-26 凸版印刷株式会社 リードフレーム型基板の製造方法と半導体装置の製造方法
US7830024B2 (en) * 2008-10-02 2010-11-09 Advanced Semiconductor Engineering, Inc. Package and fabricating method thereof
JP4811520B2 (ja) * 2009-02-20 2011-11-09 住友金属鉱山株式会社 半導体装置用基板の製造方法、半導体装置の製造方法、半導体装置用基板及び半導体装置
JP5672652B2 (ja) * 2009-03-17 2015-02-18 凸版印刷株式会社 半導体素子用基板の製造方法および半導体装置
US9177832B2 (en) * 2011-09-16 2015-11-03 Stats Chippac, Ltd. Semiconductor device and method of forming a reconfigured stackable wafer level package with vertical interconnect
JP5979495B2 (ja) * 2013-03-19 2016-08-24 Ｓｈマテリアル株式会社 半導体素子搭載用基板の製造方法
CN104157583B (zh) * 2014-08-28 2017-01-25 山东华芯半导体有限公司 一种芯片封装方法及模具
CN104283524B (zh) * 2014-10-22 2017-07-14 应达利电子股份有限公司 一种压电石英晶体谐振器及其制作方法
JP6524533B2 (ja) * 2016-02-25 2019-06-05 大口マテリアル株式会社 半導体素子搭載用基板、半導体装置及び光半導体装置、並びにそれらの製造方法
JP6615654B2 (ja) * 2016-03-14 2019-12-04 大口マテリアル株式会社 半導体素子搭載用基板、半導体装置、半導体素子搭載用基板の製造方法、及び半導体装置の製造方法
TWI668821B (zh) * 2016-10-25 2019-08-11 日商Ｔｄｋ股份有限公司 電子零件模組及其製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5258649A (en) * 1989-05-20 1993-11-02 Hitachi, Ltd. Semiconductor device and electronic apparatus using semiconductor device
US5135606A (en) * 1989-12-08 1992-08-04 Canon Kabushiki Kaisha Process for preparing electrical connecting member
EP0844663B1 (en) * 1996-05-27 2006-03-29 Dai Nippon Printing Co., Ltd. Method for manufacturing a circuit member for a semiconductor device
JP4086607B2 (ja) 2002-09-26 2008-05-14 三洋電機株式会社 回路装置の製造方法
JP2004119727A (ja) 2002-09-26 2004-04-15 Sanyo Electric Co Ltd 回路装置の製造方法
JP2004119726A (ja) 2002-09-26 2004-04-15 Sanyo Electric Co Ltd 回路装置の製造方法
JP2004119729A (ja) 2002-09-26 2004-04-15 Sanyo Electric Co Ltd 回路装置の製造方法
JP4115228B2 (ja) 2002-09-27 2008-07-09 三洋電機株式会社 回路装置の製造方法

Also Published As

Publication number Publication date
CN1254859C (zh) 2006-05-03
US6949470B2 (en) 2005-09-27
KR100639736B1 (ko) 2006-10-30
TWI224388B (en) 2004-11-21
JP2004119728A (ja) 2004-04-15
TW200406900A (en) 2004-05-01
CN1497690A (zh) 2004-05-19
US20040097086A1 (en) 2004-05-20
KR20040030300A (ko) 2004-04-09

Similar Documents

Publication Publication Date Title
JP4052915B2 (ja) 回路装置の製造方法
JP2894254B2 (ja) 半導体パッケージの製造方法
KR100622514B1 (ko) 회로 장치의 제조 방법
JP2007115774A (ja) 半導体装置の製造方法
US7030033B2 (en) Method for manufacturing circuit devices
US6936927B2 (en) Circuit device having a multi-layer conductive path
KR100658022B1 (ko) 회로 장치의 제조 방법
US6883231B2 (en) Method for fabricating a circuit device
JP2003007918A (ja) 回路装置の製造方法
JP2003007916A (ja) 回路装置の製造方法
US20040198050A1 (en) Method for fabricating a circuit device
KR100639737B1 (ko) 회로 장치의 제조 방법
JP4073294B2 (ja) 回路装置の製造方法
JP2002076166A (ja) 樹脂封止型半導体装置及びその製造方法
JP2007266643A (ja) 回路装置の製造方法
JP3685724B2 (ja) 回路装置
JPH10242367A (ja) 半導体装置およびその製造方法
JP2666569B2 (ja) 半導体搭載用リード付き基板の製造法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050926

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070413

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070515

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070717

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070828

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070926

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20071106

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20071204

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101214

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101214

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101214

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111214

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121214

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131214

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees