JP2004119726A - 回路装置の製造方法 - Google Patents

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conductive film
etching
conductive
pattern layer
sealing resin
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JP2002281885A
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English (en)
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Yuusuke Igarashi
五十嵐 優助
Hideki Mizuhara
水原 秀樹
Noriaki Sakamoto
坂本 則明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kanto Sanyo Semiconductors Co Ltd
Sanyo Electric Co Ltd
Original Assignee
Kanto Sanyo Semiconductors Co Ltd
Sanyo Electric Co Ltd
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Abstract

【課題】従来、導電パターンを持ったフレキシブルシートを支持基板として採用し、この上に半導体素子を実装し、全体をモールドした半導体装置が開発されている。この場合多層配線構造が形成できない問題や製造工程での絶縁樹脂シートの反りが顕著である問題を発生させる。
【解決手段】第1の導電膜11と第2の導電膜12が第3の導電膜13を介して積層された積層板10を用いる。第1の導電膜11をエッチングすることにより導電パターン層11Aを形成した後に、導電パターン層11Aをマスクとして第3の導電膜13をオーバーエッチングしてアンカー部15を作り、アンカー部15に封止樹脂層22を食い込ませて封止樹脂層22と導電パターン層11Aの結合を強くする。
【選択図】 図7

Description

【0001】
【発明の属する技術分野】
本発明は、回路装置の製造方法に関し、特にエッチングの工程に於いてバリヤ層となる第3の導電膜を介して積層された2枚の導電膜を用いた薄型の回路装置の製造方法に関するものである。
【0002】
【従来の技術】
近年、ICパッケージは携帯機器や小型・高密度実装機器への採用が進み、従来のICパッケージとその実装概念が大きく変わろうとしている。例えば特開2000−133678号公報に述べられている。これは、絶縁樹脂シートの一例としてフレキシブルシートであるポリイミド樹脂シートを採用した半導体装置に関する技術である。
【0003】
図15〜図17は、フレキシブルシート50をインターポーザー基板として採用するものである。尚、各図の上に示す図面は、平面図、下に示す図面は、A−A線の断面図である。
【0004】
まず図15に示すフレキシブルシート50の上には、接着剤を介して銅箔パターン51が貼り合わされて用意されている。この銅箔パターン51は、実装される半導体素子がトランジスタ、ICにより、そのパターンが異なるが、一般には、ボンディングパッド51A、アイランド51Bが形成されている。また符号52は、フレキシブルシート50の裏面から電極を取り出すための開口部であり、前記銅箔パターン51が露出している。
【0005】
続いて、このフレキシブルシート50は、ダイボンダーに搬送され、図16の如く、半導体素子53が実装される。その後、このフレキシブルシート50は、ワイヤーボンダーに搬送され、ボンディングパッド51Aと半導体素子53のパッドが金属細線54で電気的に接続されている。
【0006】
最後に、図17(A)の如く、フレキシブルシート50の表面に封止樹脂55が設けられて封止される。ここでは、ボンディングパッド51A、アイランド51B、半導体素子53および金属細線54を被覆するようにトランスファーモールドされる。
【0007】
その後、図17(B)に示すように、半田や半田ボール等の接続手段56が設けられ、半田リフロー炉を通過することで開口部52を介してボンディングパッド51Aと融着した球状の半田56が形成される。しかもフレキシブルシート50には、半導体素子53がマトリックス状に形成されるため、図16の様にダイシングされ、個々に分離される。
【0008】
また図17(C)に示す断面図は、フレキシブルシート50の両面に電極として51Aと51Dが形成されているものである。このフレキシブルシート50は、一般に、両面がパターニングされてメーカーから供給されている。
【0009】
【特許文献1】
米国特許第5976912号明細書(第23欄第4行目〜第24欄第9行目、図22a〜図22g)
【0010】
【発明が解決しようとする課題】
上述したフレキシブルシート50を用いた半導体装置は周知の金属フレームを用いないので、極めて小型で薄型のパッケージ構造を実現できる利点を有するが、実質的にフレキシブルシート50の表面に設けた1層の銅箔パターン51のみで配線を行うものである。これはフレキシブルシートが柔らかいために導電膜のパターン形成前後で歪みが発生し、積層する層間の位置ス゛レが大きく多層配線構造には適さない問題点があった。
【0011】
シートの歪みを抑えるために支持強度を向上するためには、フレキシブルシート50を約200μmと十分に厚くする必要があり、薄型化に逆行することになる。
【0012】
更に製造方法においては、前述した製造装置、例えばダイボンター、ワイヤーボンダー、トランスファーモールド装置、リフロー炉等に於いて、フレキシブルシート50が搬送されて、ステージまたはテーブルと言われる部分に装着される。
【0013】
しかしフレキシブルシート50のベースとなる絶縁樹脂の厚みは50μm程度と薄くすると、表面に形成される銅箔パターン51の厚みも9〜35μmと薄い場合、図18に示すように反ったりして搬送性が非常に悪く、また前述したステージやテーブルへの装着性が悪い欠点があった。これは、絶縁樹脂自身が非常に薄いために依る反り、銅箔パターン51と絶縁樹脂との熱膨張係数との差による反りが考えられる。
【0014】
また開口部52の部分は、モールドの際に上から加圧されるため、ボンディングパッド51Aの周辺を上に反らせる力が働き、ボンディングパッド51Aの接着性を悪化させることもあった。
【0015】
またフレキシブルシート50を構成する樹脂材料自身にフレキシブル性が無かったり、熱伝導性を高めるためにフィラーを混入すると堅くなる。この状態でワイヤーボンダーでボンディングするとボンディング部分にクラックが入る場合がある。またトランスファーモールドの際も、金型が当接する部分でクラックが入る場合がある。これは図18に示すように反りがあるとより顕著に現れる。
【0016】
今まで説明したフレキシブルシート50は、裏面に電極が形成されないものであったが、図17(C)に示すように、フレキシブルシート50の裏面にも電極51Dが形成される場合もある。この時、電極51Dが前記製造装置と当接したり、この製造装置間の搬送手段の搬送面と当接するため、電極51Dの裏面に損傷が発生する問題があった。この損傷が入ったままで電極として成るため、後に熱が加わったりすることにより電極51D自身にクラックが入る問題点やマザーボードへの半田接続時に半田濡れ性が低下する問題点もあった。
【0017】
また、トランスファーモールドの際、フレキシブルシート50および銅箔パターン51と絶縁樹脂の接着性が弱く十分な封止構造を実現できない問題点も発生する。
【0018】
本発明者は斯かる問題点を解決するために、薄い第1の導電膜と厚い第2の導電膜を、第3の導電膜を介して積層させた積層板を用いることを提案した。
【0019】
【課題を解決するための手段】
本発明は、第1に、第1の導電膜と第2の導電膜が第3の導電膜を介して積層された積層板を準備する工程と、前記第1の導電膜を所望のパターンにエッチングすることにより導電パターン層を形成する工程と、前記導電パターン層をマスクとして用いて前記第3の導電膜を除去し、前記第3の導電膜が前記導電パターン層よりも内側に窪んだアンカー部を形成する工程と、前記導電パターン層上に半導体素子を固着する工程と、前記半導体素子の電極と所定の前記導電パターン層とを電気的に接続する工程と、前記半導体素子を封止樹脂層で被覆し、前記アンカー部に前記封止樹脂層を充填する工程と、前記第2の導電膜を除去して前記封止樹脂層および前記第3の導電膜を裏面に露出させる工程とを具備することを特徴とする。特に、第3の導電膜を前記導電パターン層をマスクとして除去してアンカー部を形成し、封止樹脂層のアンカー効果を持たせる点に特徴を有する。
【0020】
本発明は、第2に、前記第1の導電膜をエッチングする際に前記第3の導電膜をエッチングのストッパーとして用いることを特徴とする。
【0021】
本発明は、第3に、前記エッチングを行う溶液として、塩化第2銅または塩化第2鉄が含まれた溶液を使用することを特徴とする。
【0022】
本発明は、第4に、前記導電パターン層をマスクとして前記第3の導電膜をオーバーエッチングして前記アンカー部を形成することを特徴とする。
【0023】
本発明は、第5に、前記エッチング溶液はヨウ素系の溶液であることを特徴とする。
【0024】
本発明は、第6に、前記導電パターン層をマスクとして前記第3の導電膜を電界剥離し、オーバー剥離して前記アンカー部を形成することを特徴とする。
【0025】
本発明は、第7に、前記第2の導電膜を全面エッチングして残された前記第3の導電膜および前記アンカー部の前記封止樹脂層を露出することを特徴とする。
【0026】
本発明は、第8に、残された前記第3の導電膜にろう材を付着して裏面にボール状の外部電極を形成することを特徴とする。
【0027】
本発明は、第9に、第1の導電膜と第2の導電膜が第3の導電膜を介して積層された積層板を準備する工程と、前記第1の導電膜上に選択的に第4の導電膜より成るパッドを形成する工程と、前記第1の導電膜を所望のパターンにエッチングすることにより導電パターン層を形成する工程と、前記導電パターン層をマスクとして用いて前記第3の導電膜を除去し、前記第3の導電膜が前記導電パターン層よりも内側に窪んだアンカー部を形成する工程と、前記導電パターン層上に半導体素子を固着する工程と、前記半導体素子の電極と所定の前記導電パターン層の前記パッドとを電気的に接続する工程と、前記半導体素子を封止樹脂層で被覆し、前記アンカー部に前記封止樹脂層を充填する工程と、前記第2の導電膜を除去して前記封止樹脂層および前記第3の導電膜を裏面に露出させる工程とを具備することを特徴とする。特に、前記導電パターン層に選択的にパッドと外部電極とを設ける点に特徴を有する。
【0028】
本発明は、第10に、前記第1の導電膜をエッチングする際に前記第3の導電膜をエッチングのストッパーとして用いることを特徴とする。
【0029】
本発明は、第11に、前記エッチングを行う溶液として、塩化第2銅または塩化第2鉄が含まれた溶液を使用することを特徴とする。
【0030】
本発明は、第12に、前記導電パターン層をマスクとして前記第3の導電膜をオーバーエッチングして前記アンカー部を形成することを特徴とする。
【0031】
本発明は、第13に、前記エッチング溶液はヨウ素系の溶液であることを特徴とする。
【0032】
本発明は、第14に、前記導電パターン層をマスクとして前記第3の導電膜を電界剥離し、オーバー剥離して前記アンカー部を形成することを特徴とする。
【0033】
本発明は、第15に、前記第2の導電膜を全面エッチングして残された前記第3の導電膜および前記アンカー部の前記封止樹脂層を露出することを特徴とする。
【0034】
本発明は、第16に、残された前記第3の導電膜にろう材を付着して裏面にボール状外部電極を形成することを特徴とする。
【0035】
【発明の実施の形態】
本発明の回路装置の製造方法について、図1〜図14を参照して説明する。
【0036】
本発明の回路装置の製造方法は、第1の導電膜11と第2の導電膜12が第3の導電膜13を介して積層された積層板10を準備する工程と、前記第1の導電膜11上に選択的に第4の導電膜14より成るパッド14Aを形成する工程と、前記第1の導電膜11を所望のパターンにエッチングすることにより導電パターン層11Aを形成する工程と、前記導電パターン層11Aをマスクとして用いて前記第3の導電膜13を除去し、前記第3の導電膜13が前記導電パターン層11Aよりも内側に窪んだアンカー部15を形成する工程と、前記導電パターン層11A上に半導体素子19を固着し、前記半導体素子19の電極と所定の前記導電パターン層11Aの前記パッド14Aとを電気的に接続する工程と、前記半導体素子19を封止樹脂層22で被覆し、前記アンカー部15に前記封止樹脂層22を充填する工程と、前記第2の導電膜12を除去して前記封止樹脂層22および前記第3の導電膜13を裏面に露出させる工程とから構成されている。このような各工程を以下に説明する。
【0037】
本発明の第1の工程は、図1に示すように、第1の導電膜11と第2の導電膜12が第3の導電膜13を介して積層された積層板10を準備することにある。
【0038】
積層板10の表面は、実質全域に第1の導電膜11が形成され、第3の導電膜13を介して、裏面にも実質全域に第2の導電膜12が形成されるものである。第1の導電膜11および第2の導電膜12は、好ましくは、Cuを主材料とするもの、または公知のリードフレームの材料から成る。第1の導電膜11、第2の導電膜12および第3の導電膜13は、メッキ法、蒸着法またはスパッタ法で形成されたり、圧延法やメッキ法により形成された金属箔が貼着されても良い。なお、第1の導電膜11および第2の導電膜12としてはAl、Fe、Fe−Ni、公知のリードフレーム材等でも良い。
【0039】
第3の導電膜13の材料は、第1の導電膜11および第2の導電膜12を除去する際に使用されるエッチング液に、エッチングされない材料が採用される。また、第3の導電膜13裏面には半田等から成る外部電極24が形成されるので、外部電極24の付着性も考慮される。具体的に、第3の導電膜13の材料としては金、銀、パラジュームから成る導電材料を採用することができる。
【0040】
第1の導電膜の厚さは、微細なパターンを形成する場合には薄く形成され、その厚さは5〜35μm程度であり、通常のパターンを形成する場合にはその厚さは35μm〜100μm程度である。第2の導電パターンは、全体を機械的に支持するために厚く形成され、その厚さは35〜150μm程度である。第3の導電膜13は、第1の導電膜11および第2の導電膜12をエッチングする際にバリヤ層として機能し、その厚さは2〜20μm程度に形成される。
【0041】
従って、第2の導電膜12を厚く形成することにより、積層板10の平坦性を維持でき、後の工程の作業性を向上させることができる。
【0042】
更には、第2の導電膜12は、色々な工程を経るために傷が入ってしまう。しかし厚い第2の導電膜12は後の工程で除去するため、完成品である回路装置に傷が残ってしまうのを防止することができる。また平坦性を維持しながら封止樹脂を硬化できるので、パッケージの裏面も平坦にでき、積層板10の裏面に形成される外部電極もフラットに配置できる。よって、実装基板上の電極と積層板10裏面の電極とを当接でき、半田不良を防止することができる。
【0043】
次に上記した積層板10の具体的な製造方法について述べる。積層板10は、電気メッキによる積層または圧延接合により製造することができる。電気メッキにより積層板10を製造する場合は、先ず第2の導電膜12を用意する。そして、第2の導電膜12の裏面に電極を設けて、電界メッキ法により第3の導電膜を積層させる。その後に同じく電界メッキ法により、第3の導電膜上に第1の導電膜を積層させる。圧延により積層板を製造する場合は、板状に用意された第1の導電膜11、第2の導電膜12および第3の導電膜13を、ロール等により圧力を加えて接合させる。
【0044】
本発明の第2の工程は、図2から図4に示すように、第1の導電膜11上に選択的に第4の導電膜14より成るパッド14Aを形成することにある。
【0045】
本工程では、図2に示すように第1の導電膜11上に全面に第4の導電膜14を電気メッキにより形成する。第4の導電膜としては第1の導電膜11とエッチングに選択性を持たせるために銀メッキが適しており、やがてボンディングワイヤを固着するパッドを形成する。更に、第4の導電膜14上の予定のパッドとなる領域をホトレジストPRで被覆する。
【0046】
次に、図3に示すようにホトレジストPRをマスクとして露出した第4の導電膜14をヨウ素系溶液でエッチングして、パッド14Aを形成する。この際、第1の導電膜11は銅で形成されているのでヨウ素系溶液ではエッチングされない。
【0047】
更に、図4に示すようにホトレジストPRを除去してパッド14Aを露出する。
【0048】
なお、パッド14Aの形成方法としては、予定のパッドの領域を露出して残りをホトレジストで覆い、予定のパッドの領域に選択的に金メッキ等をしてパッドを形成する方法でも良い。
【0049】
本発明の第3の工程は、図5および図6に示すように、前記第1の導電膜11を所望のパターンにエッチングすることにより導電パターン層11Aを形成することにある。
【0050】
第1の導電膜11上に所望のパターンのホトレジストPRで被覆し、配線を形成する導電パターン層11Aをケミカルエッチングにより形成する。第1の導電膜11はCuを主材料とするものであるので、エッチング液は、塩化第2鉄または塩化第2銅を用いれば良い。第1の導電膜11をエッチングすることにより、第3の導電膜13もエッチング液に接触するが、第3の導電膜13の材料は塩化第2鉄および塩化第2銅にエッチングされないものであるので、第3の導電膜13の表面でエッチングはストップする。このことから、第1の導電膜11は厚さが5〜35μm程度に形成されている場合は、導電パターン層11Aは50μm以下のファインパターンに形成できる。なお第2の導電膜12の裏面はホトレジストPRあるいはカバーフィルムで覆い、導電パターン層11Aのケミカルエッチング時にエッチング液から保護されている。
【0051】
本工程の特徴は、第1の導電膜11をエッチングする際に第3の導電膜13でエッチングをストップさせることにある。これにより第1の導電膜11のエッチングがフルエッチングで行えるので安定したエッチングを実現できる利点がある。本工程ではエッチングされる第1の導電膜11は主にCuから形成されており、Cuを選択的に除去するエッチング液としては、塩化第2鉄または塩化第2銅が使用される。それに対して、第3の導電膜13は塩化第2鉄および塩化第2銅にエッチングされない導電性材料から形成されているので、エッチングは第3の導電膜13の表面でストップする。第3の導電膜13の材料としては、金、銀およびパラジュームを採用することができる。
【0052】
本発明の第4の工程は、図7および図8に示すように、導電パターン層11Aをマスクとして用いて第3の導電膜13を除去し、第3の導電膜13が導電パターン層11Aよりも内側に窪んだアンカー部15を形成することにある。
【0053】
前工程で形成された第1の導電膜11より成る導電パターン層11Aをマスクとして用いて、第3の導電膜13を選択的に除去する。第3の導電膜13を選択的に除去する方法としては2つの方法を採用することができる。第1の方法は、第3の導電膜13のみを除去する液を用いてエッチングする方法である。第2の方法は、電界剥離により第3の導電膜13のみを除去する方法である。
【0054】
第1の方法であるエッチングにより第3の導電膜13を部分的に除去する方法を説明する。この方法で使用するエッチング液は、第3の導電膜13をエッチングし且つ導電パターン層11Aおよび第2の導電膜12はエッチングされないものが使用される。例えば、導電パターン層11Aおよび第2の導電膜12がCuを主体とする材料から形成され、第3の導電膜13がAg膜である場合は、ヨウ素系のエッチング液を使用することにより第3の導電膜13のみを除去することができる。第3の導電膜13がエッチングされることにより、第2の導電膜12はヨウ素系のエッチング液に接触するが、例えばCuから成る第2の導電膜12はヨウ素系のエッチング液にはエッチングされない。従って、ここでのエッチングは、第2の導電膜12の表面でストップする。このエッチングの際にオーバーエッチングをかけることで第3の導電膜13はオーバーエッチングされて、導電パターン層11Aの周端より内側に入って窪んだアンカー部15が形成される。
【0055】
第2の方法である電界剥離により第3の導電膜13のみを除去する方法を説明する。先ず、金属イオンを含む溶液と第3の導電膜13を接触させる。そして溶液の方にプラスの電極を設け、積層板10にマイナスの電極を設けて直流電流を流す。このことにより、電界法によるメッキ膜形成と逆の原理で第3の導電膜13のみが除去される。ここで使用する溶液は、第3の導電膜13を構成する材料をメッキ処理する際に用いるものである。従って、この方法では、第3の導電膜13のみが剥離される。この電界剥離の際にオーバー剥離をかけて第3の導電膜13をオーバー剥離させて、導電パターン層11Aの周端より内側に入って窪んだアンカー部15が形成される。
【0056】
本工程の特徴はこのオーバーエッチングやオーバー剥離により意図的にアンカー部15を形成することにある。またアンカー部15は導電パターン層11Aをマスクとして形成されるので、セルフアライン効果により導電パターン層11Aの周辺に均等の窪みで形成される。
【0057】
本発明の第5の工程は、図9に示すように、導電パターン層11A上に半導体素子19を固着し、半導体素子19の電極と所定の導電パターン層11Aのパッド14Aとを電気的に接続することにある。
【0058】
半導体素子19はベアチップのまま導電パターン層11A上に導電性あるいは絶縁性接着樹脂でダイボンドされる。半導体素子19の発熱はその下の導電パターン層11Aから外部に放熱される。
【0059】
また、半導体素子19の各電極パッドは周辺に設けた導電パターン層11Aの所定の場所に設けたパッド14Aにボンディングワイヤー20で接続されている。半導体素子19はフェイスダウンで実装されても良い。この場合、半導体素子19の各電極パッド表面に半田ボールやバンプが設けられ、積層板10の表面には半田ボールの位置に対応した部分に導電パターン層11Aから成るボンディングパッドと同様の電極が設けられる。
【0060】
ワイヤーボンデインクの時の積層板10を用いるメリットについて述べる。一般にAu線のワイヤーボンディングの際は、200℃〜300℃に加熱される。この時、第2の導電膜12が薄いと、積層板10が反り、この状態でボンディングヘッドを介して積層板10が加圧されると、積層板10に傷が発生する可能性がある。しかし、第2の導電膜12自体が厚く形成されることでこれらの問題を解決することができる。
【0061】
本発明の第6の工程は、図10に示す如く、半導体素子19を封止樹脂層22で被覆し、アンカー部15に封止樹脂層22を充填することにある。
【0062】
積層板10は、モールド装置にセットされて樹脂モールドを行う。モールド方法としては、トランスファーモールド、インジェクションモールド、塗布、ディピング等でも可能である。しかし、量産性を考慮すると、トランスファーモールド、インジェクションモールドが適している。
【0063】
本工程では、封止樹脂層22でモールドを行う際に第2の導電膜12の表面に形成される第3の導電膜13の窪みで形成されるアンカー部15に封止樹脂層22が充填され、封止樹脂層22と導電パターン層11Aとの結合がアンカー効果で強くなる利点が有る。
【0064】
また本工程では、モールドキャビティーの下金型に積層板10はフラットで当接される必要があるが、厚い第2の導電膜12がこの働きをする。しかもモールドキャビティーから取り出した後も、封止樹脂層22の収縮が完全に完了するまで、第2の導電膜12によってパッケージの平坦性を維持している。すなわち、本工程までの積層板10の機械的支持の役割は第2の導電膜12により担われている。
【0065】
本発明の第7の工程は、図11に示す如く、第2の導電膜12を除去して封止樹脂層22および第3の導電膜13を裏面に露出させることにある。
【0066】
本工程では、第2の導電膜12をマスクなしで全面が除去されるようにエッチングする。このエッチングは、塩化第2鉄または塩化第2銅を用いたケミカルエッチングで良く、第2の導電膜12は全面的に除去される。このように第2の導電膜12は全面的に除去することにより第3の導電膜13は絶縁層15から露出する。上述したように、第3の導電膜13は第2の導電膜12をエッチングする溶液にはエッチングされない材料から形成されているので、本工程に於いては第3の導電膜13はエッチングされない。
【0067】
本工程の特徴は、第2の導電膜12をエッチングにより除去する際に、マスクを用いなくても第3の導電膜13がバリヤ層として働き、封止樹脂層22および第3の導電膜13から成る裏面が平坦に形成されることにある。第2の導電膜12はエッチングにより全面的に除去されるので、エッチングの最終段階では、第3の導電膜13もエッチング液に接触する。上述したように、第3の導電膜13は、Cuから成る第2の導電膜12をエッチングする塩化第2鉄および塩化第2銅にはエッチングされない材料から成る。従って、第3の導電膜の下面でエッチングはストップするので、第3の導電膜13はエッチングのバリヤ層として機能している。なお、本工程以後では、封止樹脂層22により全体が機械的に支持されている。
【0068】
本発明の最終の工程は、図12から図14に示すように、ランド グリッド アレイ(La nd Grid Arrey)構造あるいはボール グリッド アレイ(Ball Grid
Arrey)構造を形成することにある。
【0069】
ランド グリッド アレイ構造の場合は、第2の導電膜12を全面除去した前工程から外部電極24となる部分を除いて第3の導電膜13をオーバーコート樹脂23で覆い、次に
図12に示すように、封止樹脂層22およびオーバーコート樹脂23をダイシングしてそれらを個々の回路装置に分離する。
【0070】
なお、Agのマイグレーションが問題視される環境で使用されるような場合には、オーバーコート樹脂で導電膜13を覆う前に、第3の導電膜13を選択エッチングして除去した方が良い。
【0071】
ボール グリッド アレイ構造の場合は、第3の導電膜13は外部電極24を形成する部分を露出して溶剤で溶かしたエポキシ樹脂等をスクリーン印刷してオーバーコート樹脂23で大部分を被覆する。次に、図13に示すように、半田クリームのスクリーン印刷及び半田のリフローによりこの露出部分に外部電極24を形成する。続いて、図14に示すように、積層板10には回路装置が多数マトリックス状に形成されているので、封止樹脂層22およびオーバーコート樹脂23をダイシングしてそれらを個々の回路装置に分離する。
【0072】
本工程に於いては、封止樹脂層22およびオーバーコート樹脂23をダイシングすることにより、個々の回路装置に分離できるので、ダイシングを行うダイサーの摩耗を減少させることができる。
【0073】
【発明の効果】
本発明によれば、導電パターン層を形成する工程に於いて、バリヤ層として第3の導電膜13を設けることにより、第1の導電膜をフルエッチング出来るので導電パターン層のエッチングが容易に行え且つ他の導電膜を不要にエッチングすることがない利点を有する。
【0074】
また、導電パターン層をマスクとして第3の導電膜をオーバーエッチングあるいはオーバー剥離することで導電パターン層の周囲に窪んだ第3の導電膜でアンカー部をセルフアラインで形成でき、後の封止樹脂層で被覆する際にこのアンカー部を充填するので封止樹脂層と導電パターン層との食い込みが強くなり良好な封止状態を実現できる利点がある。
【0075】
更に、第3の導電膜は第2の導電膜を全面除去する際に封止樹脂層とともにエッチングのバリア層として働くのでノーマスクでの第2の導電膜の除去を可能に出来る利点がある。
【0076】
更に、第3の導電膜は封止樹脂層と平坦な裏面を形成するので、ランド グリッド アレイ構造でもボール グリッド アレイ構造でも採用でき、残された第3の導電膜自体が外部電極の全部あるいは一部を構成できる利点がある。
【図面の簡単な説明】
【図1】本発明の回路装置の製造方法を説明する断面図である。
【図2】本発明の回路装置の製造方法を説明する断面図である。
【図3】本発明の回路装置の製造方法を説明する断面図である。
【図4】本発明の回路装置の製造方法を説明する断面図である。
【図5】本発明の回路装置の製造方法を説明する断面図である。
【図6】本発明の回路装置の製造方法を説明する断面図である。
【図7】本発明の回路装置の製造方法を説明する断面図である。
【図8】本発明の回路装置の製造方法を説明する断面図である。
【図9】本発明の回路装置の製造方法を説明する断面図である。
【図10】本発明の回路装置の製造方法を説明する断面図である。
【図11】本発明の回路装置の製造方法を説明する断面図である。
【図12】本発明の回路装置の製造方法を説明する断面図である。
【図13】本発明の回路装置の製造方法を説明する断面図である。
【図14】本発明により製造された回路装置を説明する断面図である。
【図15】従来の半導体装置の製造方法を説明する図である。
【図16】従来の半導体装置の製造方法を説明する図である。
【図17】従来の半導体装置の製造方法を説明する図である。
【図18】従来のフレキシブルシートを説明する図である。
【符号の説明】
10          積層板
11          第1の導電膜
11A         導電パターン層
12          第2の導電膜
13          第3の導電膜
15          アンカー部
19          半導体素子
20          ボンディングワイヤ
22          封止樹脂層
23          オーバーコート樹脂
24          外部電極

Claims (16)

  1. 第1の導電膜と第2の導電膜が第3の導電膜を介して積層された積層板を準備する工程と、
    前記第1の導電膜を所望のパターンにエッチングすることにより導電パターン層を形成する工程と、
    前記導電パターン層をマスクとして用いて前記第3の導電膜を除去し、前記第3の導電膜が前記導電パターン層よりも内側に窪んだアンカー部を形成する工程と、
    前記導電パターン層上に半導体素子を固着する工程と、
    前記半導体素子の電極と所定の前記導電パターン層とを電気的に接続する工程と、
    前記半導体素子を封止樹脂層で被覆し、前記アンカー部に前記封止樹脂層を充填する工程と、
    前記第2の導電膜を除去して前記封止樹脂層および前記第3の導電膜を裏面に露出させる工程とを具備することを特徴とする回路装置の製造方法。
  2. 前記第1の導電膜をエッチングする際に前記第3の導電膜をエッチングのストッパーとして用いることを特徴とする請求項1記載の回路装置の製造方法。
  3. 前記エッチングを行う溶液として、塩化第2銅または塩化第2鉄が含まれた溶液を使用することを特徴とする請求項2記載の回路装置の製造方法。
  4. 前記導電パターン層をマスクとして前記第3の導電膜をオーバーエッチングして前記アンカー部を形成することを特徴とする請求項1記載の回路装置の製造方法。
  5. 前記エッチング溶液はヨウ素系の溶液であることを特徴とする請求項4記載の回路装置の製造方法。
  6. 前記導電パターン層をマスクとして前記第3の導電膜を電界剥離し、オーバー剥離して前記アンカー部を形成することを特徴とする請求項1記載の回路装置の製造方法。
  7. 前記第2の導電膜を全面エッチングして残された前記第3の導電膜および前記アンカー部の前記封止樹脂層を露出することを特徴とする請求項1記載の回路装置の製造方法。
  8. 残された前記第3の導電膜にろう材を付着して外部電極を形成することを特徴とする請求項7記載の回路装置の製造方法。
  9. 第1の導電膜と第2の導電膜が第3の導電膜を介して積層された積層板を準備する工程と、
    前記第1の導電膜上に選択的に第4の導電膜より成るパッドを形成する工程と、
    前記第1の導電膜を所望のパターンにエッチングすることにより導電パターン層を形成する工程と、
    前記導電パターン層をマスクとして用いて前記第3の導電膜を除去し、前記第3の導電膜が前記導電パターン層よりも内側に窪んだアンカー部を形成する工程と、
    前記導電パターン層上に半導体素子を固着する工程と、
    前記半導体素子の電極と所定の前記導電パターン層の前記パッドとを電気的に接続する工程と、
    前記半導体素子を封止樹脂層で被覆し、前記アンカー部に前記封止樹脂層を充填する工程と、
    前記第2の導電膜を除去して前記封止樹脂層および前記第3の導電膜を裏面に露出させる工程とを具備することを特徴とする回路装置の製造方法。
  10. 前記第1の導電膜をエッチングする際に前記第3の導電膜をエッチングのストッパーとして用いることを特徴とする請求項9記載の回路装置の製造方法。
  11. 前記エッチングを行う溶液として、塩化第2銅または塩化第2鉄が含まれた溶液を使用することを特徴とする請求項10記載の回路装置の製造方法。
  12. 前記導電パターン層をマスクとして前記第3の導電膜をオーバーエッチングして前記アンカー部を形成することを特徴とする請求項9記載の回路装置の製造方法。
  13. 前記エッチング溶液はヨウ素系の溶液であることを特徴とする請求項12記載の回路装置の製造方法。
  14. 前記導電パターン層をマスクとして前記第3の導電膜を電界剥離し、オーバー剥離して前記アンカー部を形成することを特徴とする請求項9記載の回路装置の製造方法。
  15. 前記第2の導電膜を全面エッチングして残された前記第3の導電膜および前記アンカー部の前記封止樹脂層を露出することを特徴とする請求項9記載の回路装置の製造方法。
  16. 残された前記第3の導電膜にろう材を付着して外部電極を形成することを特徴とする請求項15記載の回路装置の製造方法。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006009030A1 (ja) * 2004-07-15 2006-01-26 Dai Nippon Printing Co., Ltd. 半導体装置及び半導体装置製造用基板並びにそれらの製造方法
KR100817030B1 (ko) 2006-12-01 2008-03-26 주식회사 케이이씨 반도체 패키지 및 이의 제조방법
JPWO2006009029A1 (ja) * 2004-07-15 2008-05-01 大日本印刷株式会社 半導体装置及び半導体装置製造用基板並びに半導体装置製造用基板の製造方法
JP2008147237A (ja) * 2006-12-06 2008-06-26 Toyo Kohan Co Ltd Qfn用金属積層板及びその製造方法、並びに該qfn用金属積層板を用いたqfnの製造方法
KR100884662B1 (ko) * 2004-07-15 2009-02-18 다이니폰 인사츠 가부시키가이샤 반도체장치와 반도체장치 제조용 기판 및 그들의 제조방법
WO2011042982A1 (ja) * 2009-10-09 2011-04-14 トヨタ自動車株式会社 半導体装置の製造方法
JP2016178333A (ja) * 2016-06-08 2016-10-06 大日本印刷株式会社 樹脂封止型半導体装置およびその製造方法

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4052915B2 (ja) * 2002-09-26 2008-02-27 三洋電機株式会社 回路装置の製造方法
JP2004119727A (ja) * 2002-09-26 2004-04-15 Sanyo Electric Co Ltd 回路装置の製造方法
JP4086607B2 (ja) 2002-09-26 2008-05-14 三洋電機株式会社 回路装置の製造方法
JP2004119729A (ja) * 2002-09-26 2004-04-15 Sanyo Electric Co Ltd 回路装置の製造方法
JP4115228B2 (ja) * 2002-09-27 2008-07-09 三洋電機株式会社 回路装置の製造方法
US7205178B2 (en) * 2004-03-24 2007-04-17 Freescale Semiconductor, Inc. Land grid array packaged device and method of forming same
US7615262B2 (en) 2004-07-27 2009-11-10 Japan Science And Technology Agency Liquid crystal material, method for producing liquid crystal material and liquid crystal device
US20070138240A1 (en) * 2005-12-15 2007-06-21 Aleksandra Djordjevic Method for forming leadframe assemblies
KR200453710Y1 (ko) * 2008-07-28 2011-05-23 박태식 떡고물 공급장치용 동력전달장치
US7830024B2 (en) * 2008-10-02 2010-11-09 Advanced Semiconductor Engineering, Inc. Package and fabricating method thereof
JP5642473B2 (ja) * 2010-09-22 2014-12-17 セイコーインスツル株式会社 Bga半導体パッケージおよびその製造方法
WO2014026034A1 (en) * 2012-08-08 2014-02-13 Marvell World Trade Ltd. Methods of making packages using thin cu foil supported by carrier cu foil
US10242927B2 (en) * 2015-12-31 2019-03-26 Mediatek Inc. Semiconductor package, semiconductor device using the same and manufacturing method thereof
TWI668821B (zh) * 2016-10-25 2019-08-11 日商Tdk股份有限公司 電子零件模組及其製造方法
KR102472042B1 (ko) * 2017-10-26 2022-11-30 미쓰이금속광업주식회사 극박 구리박 및 캐리어 구비 극박 구리박, 그리고 프린트 배선판의 제조 방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4541893A (en) * 1984-05-15 1985-09-17 Advanced Micro Devices, Inc. Process for fabricating pedestal interconnections between conductive layers in an integrated circuit
US6146960A (en) * 1998-11-18 2000-11-14 United Microelectronics Corp. Method of forming mixed mode devices
JP2004119727A (ja) 2002-09-26 2004-04-15 Sanyo Electric Co Ltd 回路装置の製造方法
JP4052915B2 (ja) 2002-09-26 2008-02-27 三洋電機株式会社 回路装置の製造方法
JP4086607B2 (ja) 2002-09-26 2008-05-14 三洋電機株式会社 回路装置の製造方法
JP2004119729A (ja) 2002-09-26 2004-04-15 Sanyo Electric Co Ltd 回路装置の製造方法
JP4115228B2 (ja) 2002-09-27 2008-07-09 三洋電機株式会社 回路装置の製造方法

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4818109B2 (ja) * 2004-07-15 2011-11-16 大日本印刷株式会社 半導体装置及び半導体装置製造用基板並びに半導体装置製造用基板の製造方法
JP4842812B2 (ja) * 2004-07-15 2011-12-21 大日本印刷株式会社 半導体装置用基板の製造方法
JPWO2006009030A1 (ja) * 2004-07-15 2008-05-01 大日本印刷株式会社 半導体装置及び半導体装置製造用基板並びにそれらの製造方法
JPWO2006009029A1 (ja) * 2004-07-15 2008-05-01 大日本印刷株式会社 半導体装置及び半導体装置製造用基板並びに半導体装置製造用基板の製造方法
US8525351B2 (en) 2004-07-15 2013-09-03 Dai Nippon Printing Co., Ltd. Semiconductor device, substrate for producing semiconductor device and method of producing them
KR100884662B1 (ko) * 2004-07-15 2009-02-18 다이니폰 인사츠 가부시키가이샤 반도체장치와 반도체장치 제조용 기판 및 그들의 제조방법
US7943427B2 (en) 2004-07-15 2011-05-17 Dai Nippon Printing Co., Ltd. Semiconductor device, substrate for producing semiconductor device and method of producing them
US8018044B2 (en) 2004-07-15 2011-09-13 Dai Nippon Printing Co., Ltd. Semiconductor device, substrate for producing semiconductor device and method of producing them
WO2006009030A1 (ja) * 2004-07-15 2006-01-26 Dai Nippon Printing Co., Ltd. 半導体装置及び半導体装置製造用基板並びにそれらの製造方法
KR100817030B1 (ko) 2006-12-01 2008-03-26 주식회사 케이이씨 반도체 패키지 및 이의 제조방법
JP2008147237A (ja) * 2006-12-06 2008-06-26 Toyo Kohan Co Ltd Qfn用金属積層板及びその製造方法、並びに該qfn用金属積層板を用いたqfnの製造方法
WO2011042982A1 (ja) * 2009-10-09 2011-04-14 トヨタ自動車株式会社 半導体装置の製造方法
US8609465B2 (en) 2009-10-09 2013-12-17 Toyota Jidosha Kabushiki Kaisha Semiconductor device manufacturing method
JP5387685B2 (ja) * 2009-10-09 2014-01-15 トヨタ自動車株式会社 半導体装置の製造方法
JP2016178333A (ja) * 2016-06-08 2016-10-06 大日本印刷株式会社 樹脂封止型半導体装置およびその製造方法

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