JPH10242367A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH10242367A JPH10242367A JP4115897A JP4115897A JPH10242367A JP H10242367 A JPH10242367 A JP H10242367A JP 4115897 A JP4115897 A JP 4115897A JP 4115897 A JP4115897 A JP 4115897A JP H10242367 A JPH10242367 A JP H10242367A
- Authority
- JP
- Japan
- Prior art keywords
- metal plate
- semiconductor chip
- mask
- electrode
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ベアチップの表面が保護された薄型小型の半
導体装置の提供。 【解決手段】 １）素子形成された半導体チップと，該
半導体チップ上に形成された電極パッドと，電極パッド
に接続する柱状電極と，柱状電極の先端部を露出して該
半導体チップ上に被着された樹脂層とを有する半導体装
置，２）半導体チップの電極対応位置を開口したレジス
ト膜を金属板の両面に形成し，レジスト膜をマスクにし
て金属板の表面をエッチングして金属板に凹部を形成
し，レジスト膜をマスクにして金属板の両面にめっき層
を形成し，レジスト膜を除去し，めっき層をマスクにし
て金属板の表面から厚さ方向に一部を残してエッチング
除去し，金属板表面の凹部とチップの電極とをはんだボ
ールを介して接続し，金属板とチップとの間に樹脂を充
填し，裏面のメッキ層をマスクにして金属板をエッチン
グ除去することにより金属板を分割して柱状電極を形成
する。
導体装置の提供。 【解決手段】 １）素子形成された半導体チップと，該
半導体チップ上に形成された電極パッドと，電極パッド
に接続する柱状電極と，柱状電極の先端部を露出して該
半導体チップ上に被着された樹脂層とを有する半導体装
置，２）半導体チップの電極対応位置を開口したレジス
ト膜を金属板の両面に形成し，レジスト膜をマスクにし
て金属板の表面をエッチングして金属板に凹部を形成
し，レジスト膜をマスクにして金属板の両面にめっき層
を形成し，レジスト膜を除去し，めっき層をマスクにし
て金属板の表面から厚さ方向に一部を残してエッチング
除去し，金属板表面の凹部とチップの電極とをはんだボ
ールを介して接続し，金属板とチップとの間に樹脂を充
填し，裏面のメッキ層をマスクにして金属板をエッチン
グ除去することにより金属板を分割して柱状電極を形成
する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に係り, 特にベアチップ型半導体装置に関す
る。
の製造方法に係り, 特にベアチップ型半導体装置に関す
る。
【０００２】近年, 半導体装置は高密度化の要求に対し
て, パッケージの微細ピッチ化, 小型化, 薄型化が進め
られている。
て, パッケージの微細ピッチ化, 小型化, 薄型化が進め
られている。
【０００３】
【従来の技術】パッケージの微細ピッチ化, 小型化, 薄
型化の要求に対して従来の技術は, リードフレームの
ワイヤ接続技術, 金属ラミネートフィルムとTAB 接続
技術等の組み合わせからなり，チップ形態における製造
技術である。
型化の要求に対して従来の技術は, リードフレームの
ワイヤ接続技術, 金属ラミネートフィルムとTAB 接続
技術等の組み合わせからなり，チップ形態における製造
技術である。
【０００４】ところが，前者ではリードと金(Au)ワイヤ
が接続され, デバイスのピン数の増加に対して金ワイヤ
のコストも無視できなくなり，平面サイズが大きくなる
傾向があり, デバイスの薄型化, 微細ピッチ化に対応で
きなくなった。また，後者ではTAB 接続のために半導体
チップのボンディングパッドに金(Au)バンプ等を形成す
る必要があり，コストアップの原因となっている。
が接続され, デバイスのピン数の増加に対して金ワイヤ
のコストも無視できなくなり，平面サイズが大きくなる
傾向があり, デバイスの薄型化, 微細ピッチ化に対応で
きなくなった。また，後者ではTAB 接続のために半導体
チップのボンディングパッドに金(Au)バンプ等を形成す
る必要があり，コストアップの原因となっている。
【０００５】
【発明が解決しようとする課題】本発明は前記従来技術
の２つの形態の欠点を解決し，安価で薄型小型の半導体
装置の提供を目的とする。
の２つの形態の欠点を解決し，安価で薄型小型の半導体
装置の提供を目的とする。
【０００６】
【課題を解決するための手段】上記課題の解決は， １）素子形成された半導体チップと，該半導体チップ上
に形成された電極パッドと，該電極パッドに接続する柱
状電極と，該柱状電極の先端部を露出して該半導体チッ
プ上に被着された樹脂層とを有する半導体装置，あるい
は ２）半導体チップの電極対応位置を開口したレジスト膜
を金属板の両面に形成する工程と，該レジスト膜をマス
クにして，該金属板の表面をエッチングして該金属板に
凹部を形成する工程と，該レジスト膜をマスクにして，
該金属板の両面にめっき層を形成する工程と，該レジス
ト膜を除去し，該めっき層をマスクにして該金属板の表
面から厚さ方向に一部を残してエッチング除去する工程
と，該金属板表面の該凹部と該半導体チップの電極とを
はんだボールを介して接続する工程と，該金属板と該半
導体チップとの間に樹脂を充填する工程と，該金属板裏
面に被着された該メッキ層をマスクにして該金属板をエ
ッチング除去することにより該金属板を分割して柱状電
極を形成する工程とを有する半導体装置の製造方法，あ
るいは ３）半導体チップの電極対応位置を開口したレジスト膜
を金属板の両面に形成する工程と，該レジスト膜をマス
クにして，該金属板の両面にめっき層を形成する工程
と，該レジスト膜を除去し，該めっき層をマスクにして
該金属板の表面から厚さ方向に一部を残してエッチング
除去することにより，該金属板表面に突起を形成する工
程と，該金属板表面の突起の先端と該半導体チップの電
極とを接続する工程と，該金属板と該半導体チップとの
間に樹脂を充填する工程と，該金属板裏面に被着された
該メッキ層をマスクにして該金属板をエッチング除去す
ることにより該金属板を分割して柱状電極を形成する工
程とを有する半導体装置の製造方法，あるいは ４）前記めっき層は，金(Au)のフラッシュめっきを最初
に行い，その上にパラジウム(Pd), ニッケル(Ni), パラ
ジウム(Pd)が順に被着される前記２または３記載の半導
体装置の製造方法，あるいは ５）前記２または３に記載された工程は，半導体ウェー
ハの状態で行い，最後の工程で該半導体ウェーハはチッ
プごとに分割される半導体装置の製造方法により達成さ
れる。
に形成された電極パッドと，該電極パッドに接続する柱
状電極と，該柱状電極の先端部を露出して該半導体チッ
プ上に被着された樹脂層とを有する半導体装置，あるい
は ２）半導体チップの電極対応位置を開口したレジスト膜
を金属板の両面に形成する工程と，該レジスト膜をマス
クにして，該金属板の表面をエッチングして該金属板に
凹部を形成する工程と，該レジスト膜をマスクにして，
該金属板の両面にめっき層を形成する工程と，該レジス
ト膜を除去し，該めっき層をマスクにして該金属板の表
面から厚さ方向に一部を残してエッチング除去する工程
と，該金属板表面の該凹部と該半導体チップの電極とを
はんだボールを介して接続する工程と，該金属板と該半
導体チップとの間に樹脂を充填する工程と，該金属板裏
面に被着された該メッキ層をマスクにして該金属板をエ
ッチング除去することにより該金属板を分割して柱状電
極を形成する工程とを有する半導体装置の製造方法，あ
るいは ３）半導体チップの電極対応位置を開口したレジスト膜
を金属板の両面に形成する工程と，該レジスト膜をマス
クにして，該金属板の両面にめっき層を形成する工程
と，該レジスト膜を除去し，該めっき層をマスクにして
該金属板の表面から厚さ方向に一部を残してエッチング
除去することにより，該金属板表面に突起を形成する工
程と，該金属板表面の突起の先端と該半導体チップの電
極とを接続する工程と，該金属板と該半導体チップとの
間に樹脂を充填する工程と，該金属板裏面に被着された
該メッキ層をマスクにして該金属板をエッチング除去す
ることにより該金属板を分割して柱状電極を形成する工
程とを有する半導体装置の製造方法，あるいは ４）前記めっき層は，金(Au)のフラッシュめっきを最初
に行い，その上にパラジウム(Pd), ニッケル(Ni), パラ
ジウム(Pd)が順に被着される前記２または３記載の半導
体装置の製造方法，あるいは ５）前記２または３に記載された工程は，半導体ウェー
ハの状態で行い，最後の工程で該半導体ウェーハはチッ
プごとに分割される半導体装置の製造方法により達成さ
れる。
【０００７】本発明は各請求項に対応して次のような作
用効果を有する。 １）半導体チップ上に形成された電極パッドに接続する
柱状電極の先端は露出してリードの役目をして LOC(Lea
d on Chip)構造の半導体装置が得られ，半導体チップ上
に被着された樹脂層はベアチップの保護膜として機能す
る。 ２）上記１）の構造を形成するための製造方法を示し，
柱状電極とウェーハの電極パッドをはんだボールを介し
て接続する方法が工程順に示される。 ３）上記１）の構造を形成するための他の製造方法を示
し，柱状電極とウェーハの電極パッドをはんだボールを
介することなく，柱状電極の先端部に銀ペースト等を塗
布して接続する方法が工程順に示される。 ４）前記めっき層は，金(Au)のフラッシュめっきを最初
に行い，その上にパラジウム(Pd), ニッケル(Ni), パラ
ジウム(Pd)がこの順に被着されると，金属板を酸エッチ
ングの際にマスクとして作用する。また，このめっき膜
は金属板上への密着力が強い。 ５）前記２または３に記載された工程を半導体ウェーハ
の状態で一括処理して行った後，ウェーハをチップごと
に分割することにより，工程の簡易化と量産化を図るこ
とができる。
用効果を有する。 １）半導体チップ上に形成された電極パッドに接続する
柱状電極の先端は露出してリードの役目をして LOC(Lea
d on Chip)構造の半導体装置が得られ，半導体チップ上
に被着された樹脂層はベアチップの保護膜として機能す
る。 ２）上記１）の構造を形成するための製造方法を示し，
柱状電極とウェーハの電極パッドをはんだボールを介し
て接続する方法が工程順に示される。 ３）上記１）の構造を形成するための他の製造方法を示
し，柱状電極とウェーハの電極パッドをはんだボールを
介することなく，柱状電極の先端部に銀ペースト等を塗
布して接続する方法が工程順に示される。 ４）前記めっき層は，金(Au)のフラッシュめっきを最初
に行い，その上にパラジウム(Pd), ニッケル(Ni), パラ
ジウム(Pd)がこの順に被着されると，金属板を酸エッチ
ングの際にマスクとして作用する。また，このめっき膜
は金属板上への密着力が強い。 ５）前記２または３に記載された工程を半導体ウェーハ
の状態で一括処理して行った後，ウェーハをチップごと
に分割することにより，工程の簡易化と量産化を図るこ
とができる。
【０００８】
【発明の実施の形態】本発明の構造を製造工程とともに
説明する。図１〜４は本発明の実施の形態の説明図であ
る。
説明する。図１〜４は本発明の実施の形態の説明図であ
る。
【０００９】図１(A) において，金属板 1の表裏にレジ
スト膜 2, 3 を形成する。金属板 1は，例えば，銅(Cu)
板を用いる。図１(B) において，チップ接続位置を開口
したマスク 4をレジスト膜 2, 3 上に形成する。
スト膜 2, 3 を形成する。金属板 1は，例えば，銅(Cu)
板を用いる。図１(B) において，チップ接続位置を開口
したマスク 4をレジスト膜 2, 3 上に形成する。
【００１０】ここで，マスクは，レジスト膜をパターニ
ングして用いる。次いで, 金属板の表裏を露光する。図
１(C) において，現像して開口部のレジスト膜 2, 3 を
除去し，次いで, マスク 4を除去する。
ングして用いる。次いで, 金属板の表裏を露光する。図
１(C) において，現像して開口部のレジスト膜 2, 3 を
除去し，次いで, マスク 4を除去する。
【００１１】図１(D) において，開口されたレジスト膜
2をマスクにして, 金属板 1の片面をエッチングして金
属板 1にくぼみを形成する。図２(E) において，開口さ
れたレジスト膜 2，3 をマスクにして, 金属板 1の両面
にめっき膜 5, 6 を形成する。
2をマスクにして, 金属板 1の片面をエッチングして金
属板 1にくぼみを形成する。図２(E) において，開口さ
れたレジスト膜 2，3 をマスクにして, 金属板 1の両面
にめっき膜 5, 6 を形成する。
【００１２】めっき膜 5, 6 は，金(Au)のフラッシュめ
っきを最初に行い，その上にパラジウム(Pd), ニッケル
(Ni), パラジウム(Pd)を順にめっきする。図２(F) にお
いて，レジスト膜 2，3 を除去する。
っきを最初に行い，その上にパラジウム(Pd), ニッケル
(Ni), パラジウム(Pd)を順にめっきする。図２(F) にお
いて，レジスト膜 2，3 を除去する。
【００１３】図２(G) において，金属板 1の裏面側 (平
面側) に弾性フィルム 7を貼る。次いで, めっき膜 5及
び弾性フィルム 7をマスクにして, 金属板 1を厚さ方向
に一部エッチング除去する。
面側) に弾性フィルム 7を貼る。次いで, めっき膜 5及
び弾性フィルム 7をマスクにして, 金属板 1を厚さ方向
に一部エッチング除去する。
【００１４】図２(H) は，本発明の基板の完成図であ
る。この基板は，その表面に半導体チップの電極に対応
する位置に突起を有する薄い金属板からなり，突起の先
端部にめっき層が被着され，金属板裏面は突起に対応す
る位置にメッキ層が被着さ且つメッキ層を覆って裏面全
面に弾性フィルムが添付されている。
る。この基板は，その表面に半導体チップの電極に対応
する位置に突起を有する薄い金属板からなり，突起の先
端部にめっき層が被着され，金属板裏面は突起に対応す
る位置にメッキ層が被着さ且つメッキ層を覆って裏面全
面に弾性フィルムが添付されている。
【００１５】次に，この基板を用いて半導体チップをマ
ウントする。図３(A) は基板の断面図である。図３(B)
において，半導体ウェーハ 8に形成されたチップの電極
形成位置上にパッド電極10を介してはんだボール11を付
ける。チップは電極形成位置を除いて絶縁膜 9で覆われ
る。
ウントする。図３(A) は基板の断面図である。図３(B)
において，半導体ウェーハ 8に形成されたチップの電極
形成位置上にパッド電極10を介してはんだボール11を付
ける。チップは電極形成位置を除いて絶縁膜 9で覆われ
る。
【００１６】この工程は, 半導体ウェーハ 8にはんだボ
ール11をディンプルプレートで転写して行われる。図３
(C) において，基板 1の上に電極位置を合わせて半導体
ウェーハ 8を載せ，はんだボールをリフローして融着す
る。はんだのリフローのための加熱は, 窒素雰囲気中で
220〜230 ℃で 1分間程度行う。
ール11をディンプルプレートで転写して行われる。図３
(C) において，基板 1の上に電極位置を合わせて半導体
ウェーハ 8を載せ，はんだボールをリフローして融着す
る。はんだのリフローのための加熱は, 窒素雰囲気中で
220〜230 ℃で 1分間程度行う。
【００１７】図３(D) において，基板 1と半導体ウェー
ハ 8との間に樹脂12をポッティングにより, またはトラ
ンスファモールドで充填する。樹脂12は例えば，エポキ
シ樹脂を用いる。
ハ 8との間に樹脂12をポッティングにより, またはトラ
ンスファモールドで充填する。樹脂12は例えば，エポキ
シ樹脂を用いる。
【００１８】図３(E) は樹脂充填後の状態を示す。図４
(F) において，弾性フィルム 7を剥離する。図４(G) に
おいて，メッキ層 6をマスクにして金属板 1をエッチン
グすると,エッチングは樹脂12で止まり, 金属板 1は電
極ごとに分離される。
(F) において，弾性フィルム 7を剥離する。図４(G) に
おいて，メッキ層 6をマスクにして金属板 1をエッチン
グすると,エッチングは樹脂12で止まり, 金属板 1は電
極ごとに分離される。
【００１９】金属板 1のエッチングは通常の酸を用いた
ウエットエッチングで行う。図４(H) において，ウェー
ハ 8をダイシングソウ等を用いてチップごとに分割す
る。
ウエットエッチングで行う。図４(H) において，ウェー
ハ 8をダイシングソウ等を用いてチップごとに分割す
る。
【００２０】図４(I) は，本発明の半導体装置の完成図
である。次に, 実施の形態の変形例について説明する。
図１(D) の工程の片面エッチングにより金属板 1にくぼ
みを形成する工程を省略する。
である。次に, 実施の形態の変形例について説明する。
図１(D) の工程の片面エッチングにより金属板 1にくぼ
みを形成する工程を省略する。
【００２１】この場合は，図２(E) に相当する工程で
は，金属板 1の両面にはフラットなメッキ層が形成され
る。この基板にチップをマウントする際は，ほんだボー
ル10は不要で, 半導体チップのパッドと突起表面のめっ
き層とを, 例えばはんだペースト等を介して接続する。
は，金属板 1の両面にはフラットなメッキ層が形成され
る。この基板にチップをマウントする際は，ほんだボー
ル10は不要で, 半導体チップのパッドと突起表面のめっ
き層とを, 例えばはんだペースト等を介して接続する。
【００２２】
【発明の効果】本発明によれば，チップの表面が保護さ
れた LOC(Lead on Chip)構造の薄型小型の半導体装置が
得られる。
れた LOC(Lead on Chip)構造の薄型小型の半導体装置が
得られる。
【図面の簡単な説明】
【図１】 本発明の実施の形態の説明図(1)
【図２】 本発明の実施の形態の説明図(2)
【図３】 本発明の実施の形態の説明図(3）
【図４】 本発明の実施の形態の説明図(4）
1 金属板 2, 3 レジスト膜 4 マスク 5, 6 めっき層 7 弾性フィルム 8 半導体ウェーハ 9 絶縁膜 10 電極 11 はんだボール 12 樹脂
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 23/12 Ｆ (72)発明者 辻 和人 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 小野寺 正徳 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 米田 義之 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 迫田 英治 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内
Claims (5)
- 【請求項１】 素子形成された半導体チップと，該半導
体チップ上に形成された電極パッドと，該電極パッドに
接続する柱状電極と，該柱状電極の先端部を露出して該
半導体チップ上に被着された樹脂層とを有することを特
徴とする半導体装置。 - 【請求項２】 半導体チップの電極対応位置を開口した
レジスト膜を金属板の両面に形成する工程と，該レジス
ト膜をマスクにして，該金属板の表面をエッチングして
該金属板に凹部を形成する工程と，該レジスト膜をマス
クにして，該金属板の両面にめっき層を形成する工程
と，該レジスト膜を除去し，該めっき層をマスクにして
該金属板の表面から厚さ方向に一部を残してエッチング
除去する工程と，該金属板表面の該凹部と該半導体チッ
プの電極とをはんだボールを介して接続する工程と，該
金属板と該半導体チップとの間に樹脂を充填する工程
と，該金属板裏面に被着された該メッキ層をマスクにし
て該金属板をエッチング除去することにより該金属板を
分割して柱状電極を形成する工程とを有することを特徴
とする半導体装置の製造方法。 - 【請求項３】 半導体チップの電極対応位置を開口した
レジスト膜を金属板の両面に形成する工程と，該レジス
ト膜をマスクにして，該金属板の両面にめっき層を形成
する工程と，該レジスト膜を除去し，該めっき層をマス
クにして該金属板の表面から厚さ方向に一部を残してエ
ッチング除去することにより，該金属板表面に突起を形
成する工程と，該金属板表面の突起の先端と該半導体チ
ップの電極とを接続する工程と，該金属板と該半導体チ
ップとの間に樹脂を充填する工程と，該金属板裏面に被
着された該メッキ層をマスクにして該金属板をエッチン
グ除去することにより該金属板を分割して柱状電極を形
成する工程とを有することを特徴とする半導体装置の製
造方法。 - 【請求項４】 前記めっき層は，金(Au)のフラッシュめ
っきを最初に行い，その上にパラジウム(Pd), ニッケル
(Ni), パラジウム(Pd)が順に被着されることを特徴とす
る請求項２または３記載の半導体装置の製造方法。 - 【請求項５】 請求項２または３に記載された工程を，
半導体ウェーハの状態で行い，最後の工程で該半導体ウ
ェーハをチップごとに分割することを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4115897A JPH10242367A (ja) | 1997-02-25 | 1997-02-25 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4115897A JPH10242367A (ja) | 1997-02-25 | 1997-02-25 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10242367A true JPH10242367A (ja) | 1998-09-11 |
Family
ID=12600623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4115897A Withdrawn JPH10242367A (ja) | 1997-02-25 | 1997-02-25 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10242367A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009514250A (ja) * | 2005-11-01 | 2009-04-02 | アレグロ・マイクロシステムズ・インコーポレーテッド | フリップチップ・オン・リード半導体パッケージの方法および装置 |
| JP2011187742A (ja) * | 2010-03-09 | 2011-09-22 | Sumitomo Metal Mining Co Ltd | 半導体素子搭載用基板及びその製造方法 |
-
1997
- 1997-02-25 JP JP4115897A patent/JPH10242367A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009514250A (ja) * | 2005-11-01 | 2009-04-02 | アレグロ・マイクロシステムズ・インコーポレーテッド | フリップチップ・オン・リード半導体パッケージの方法および装置 |
| JP2011187742A (ja) * | 2010-03-09 | 2011-09-22 | Sumitomo Metal Mining Co Ltd | 半導体素子搭載用基板及びその製造方法 |
| KR101307030B1 (ko) * | 2010-03-09 | 2013-09-11 | 스미토모 긴조쿠 고잔 가부시키가이샤 | 반도체 소자 탑재용 기판 및 그 제조 방법 |
| TWI500122B (zh) * | 2010-03-09 | 2015-09-11 | Sh Materials Co Ltd | 半導體元件搭載用基板及其製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100437436B1 (ko) | 반도체패키지의제조법및반도체패키지 | |
| US7265440B2 (en) | Methods and apparatus for packaging integrated circuit devices | |
| JP4052915B2 (ja) | 回路装置の製造方法 | |
| JP2894254B2 (ja) | 半導体パッケージの製造方法 | |
| JP3842548B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
| US6989291B2 (en) | Method for manufacturing circuit devices | |
| JP2001024135A (ja) | 半導体装置の製造方法 | |
| JP3625815B2 (ja) | 半導体装置とその製造方法 | |
| US6936927B2 (en) | Circuit device having a multi-layer conductive path | |
| US7030033B2 (en) | Method for manufacturing circuit devices | |
| US6883231B2 (en) | Method for fabricating a circuit device | |
| US7141509B2 (en) | Method for fabricating a circuit device | |
| US20040106288A1 (en) | Method for manufacturing circuit devices | |
| JPH053183A (ja) | 半導体装置及びその製造方法 | |
| JP2000195984A (ja) | 半導体装置用キャリア基板及びその製造方法及び半導体装置及びその製造方法 | |
| JP3457926B2 (ja) | 半導体装置およびその製造方法 | |
| JPH10242367A (ja) | 半導体装置およびその製造方法 | |
| JP3115807B2 (ja) | 半導体装置 | |
| JPH0350736A (ja) | 半導体チップのバンプ製造方法 | |
| JP4073294B2 (ja) | 回路装置の製造方法 | |
| JP3569642B2 (ja) | 半導体装置用キャリア基板及びその製造方法及び半導体装置の製造方法 | |
| JP2748759B2 (ja) | フィルムキャリアテープの製造方法 | |
| JP2003133479A (ja) | 半導体パッケージ及びその製造方法 | |
| JPH04154137A (ja) | フィルムキャリヤーテープの製造方法 | |
| JP2002313988A (ja) | チップサイズパッケージの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040511 |