KR100622514B1 - 회로 장치의 제조 방법 - Google Patents

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이가라시유스께
미즈하라히데끼
사까모또노리아끼
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산요덴키가부시키가이샤
간또 산요 세미컨덕터즈 가부시끼가이샤
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Abstract

종래, 도전 패턴을 가진 플렉시블 시트를 지지 기판으로서 채용하고, 이 위에 반도체 소자를 실장하며, 전체를 몰드한 반도체 장치가 개발되어 있다. 이 경우 다층 배선 구조를 형성할 수 없는 문제나 제조 공정에서의 절연 수지 시트의 휘어짐이 현저한 문제를 발생시킨다. 제1 도전막(11)과 제2 도전막(12)이 제3 도전막(13)을 개재하여 적층된 적층판(10)을 이용한다. 제1 도전막(11)을 에칭함으로써 도전 패턴층(11A)을 형성한 후에, 도전 패턴층(11A)을 마스크로 하여 제3 도전막(13)을 오버 에칭하여 앵커부를 (15)를 형성하고, 앵커부(15)에 밀봉 수지층(22)을 침식시켜 밀봉 수지층(22)과 도전 패턴층(11A)의 결합을 강하게 한다.
적층판, 도전막, 밀봉 수지층, 앵커부

Description

회로 장치의 제조 방법{METHOD OF MANUFACTURING CIRCUIT DEVICE}
도 1은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 2는 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 3은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 4는 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 5는 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 6은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 7은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 8은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 9는 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 10은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 11은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 12는 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 13은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 14는 본 발명에 의해 제조된 회로 장치를 설명하는 단면도.
도 15는 종래의 반도체 장치의 제조 방법을 설명하는 도면.
도 16은 종래의 반도체 장치의 제조 방법을 설명하는 도면.
도 17은 종래의 반도체 장치의 제조 방법을 설명하는 도면.
도 18은 종래의 플렉시블 시트를 설명하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
10 : 적층판
11 : 제1 도전막
11A : 도전 패턴층
12 : 제2 도전막
13 : 제3 도전막
15 : 앵커부
19 : 반도체 소자
20 : 본딩 와이어
22 : 밀봉 수지층
23 : 오버코트 수지
24 : 외부 전극
본 발명은 회로 장치의 제조 방법에 관한 것으로, 특히 에칭 공정에서 배리어층이 되는 제3 도전막을 개재하여 적층된 2장의 도전막을 이용한 박형의 회로 장치의 제조 방법에 관한 것이다.
최근, IC 패키지는 휴대 기기나 소형·고밀도 실장 기기로의 채용이 진행되어, 종래의 IC 패키지와 그 실장 개념이 크게 변화되고 있다. 예를 들면 일본 특개2000-133678호 공보에 기술되어 있다. 이것은, 절연 수지 시트의 일례로서 플렉시블 시트인 폴리이미드 수지 시트를 채용한 반도체 장치에 관한 기술이다.
도 15∼도 17은 플렉시블 시트(50)를 인터포저 기판으로서 채용한 것이다. 또한, 각 도면에서 위에 도시한 도면은 평면도, 아래에 도시한 도면은 A-A선의 단면도이다.
우선 도 15에 도시한 플렉시블 시트(50) 위에는, 접착제를 통해 동박 패턴(51)이 접합되어 준비되어 있다. 이 동박 패턴(51)은, 실장되는 반도체 소자가 트랜지스터, IC에 따라 그 패턴이 다르지만, 일반적으로는, 본딩 패드(51A), 아일랜드(51B)가 형성되어 있다. 또한 부호 52는, 플렉시블 시트(50)의 이면으로부터 전극을 인출하기 위한 개구부로서, 상기 동박 패턴(51)이 노출되어 있다.
계속해서, 이 플렉시블 시트(50)는, 다이 본더로 반송되어, 도 16과 같이, 반도체 소자(53)가 실장된다. 그 후, 이 플렉시블 시트(50)는, 와이어 본더로 반송되어, 본딩 패드(51A)와 반도체 소자(53)의 패드가 금속 세선(54)으로 전기적으로 접속되어 있다.
마지막으로, 도 17의 (a)와 같이, 플렉시블 시트(50)의 표면에 밀봉 수지(55)가 형성되어 밀봉된다. 여기서는, 본딩 패드(51A), 아일랜드(51B), 반도체 소자(53) 및 금속 세선(54)을 피복하도록 트랜스퍼 몰드된다.
그 후, 도 17의 (b)에 도시한 바와 같이, 땜납이나 땜납볼 등의 접속 수단(56)이 설치되고, 땜납 리플로우 로(爐)를 통과함으로써 개구부(52)를 통해 본딩 패드(51A)와 융착된 구형상의 땜납(56)이 형성된다. 또한 플렉시블 시트(50)에는, 반도체 소자(53)가 매트릭스 형상으로 형성되므로, 도 16과 같이 다이싱되어 개개로 분리된다.
또한 도 17의 (c)에 도시한 단면도에는, 플렉시블 시트(50)의 양면에 전극으로서 부호 51A와 51D가 형성되어 있다. 이 플렉시블 시트(50)는, 일반적으로, 양면이 패터닝되어 메이커로부터 공급되고 있다.
[특허 문헌1]
미국 특허 제5976912호 명세서(제23란 제4행째∼제24란 제9행째, 도 22a∼도 22g)
상술한 플렉시블 시트(50)를 이용한 반도체 장치는 주지의 금속 프레임을 이용하지 않기 때문에, 매우 소형이며 박형인 패키지 구조를 실현할 수 있는 이점을 갖지만, 실질적으로 플렉시블 시트(50)의 표면에 형성된 1층의 동박 패턴(51)만으로 배선을 행한다. 이것은 플렉시블 시트가 부드럽기 때문에 도전막의 패턴 형성 전후에서 변형이 발생하여, 적층하는 층간의 위치 어긋남이 커져 다층 배선 구조에는 적합하지 않은 문제점이 있었다.
시트의 변형을 억제하기 위해 지지 강도를 향상시키기 위해서는, 플렉시블 시트(50)를 약 200㎛로 충분히 두껍게 할 필요가 있어, 박형화에 역행하게 된다.
또한 제조 방법에서는, 상술한 제조 장치, 예를 들면 다이 본더, 와이어 본더, 트랜스퍼 몰드 장치, 리플로우 로 등에서, 플렉시블 시트(50)가 반송되어, 스테이지 또는 테이블로 불리는 부분에 장착된다.
그러나 플렉시블 시트(50)의 베이스가 되는 절연 수지의 두께를 50㎛ 정도로 얇게 하고, 표면에 형성되는 동박 패턴(51)의 두께도 9∼35㎛로 얇게 한 경우, 도 18에 도시한 바와 같이 휘어지거나 하여 반송성이 매우 나빠지고, 또한 상술한 스테이지나 테이블에의 장착성이 나쁜 결점이 있었다. 이것은, 절연 수지 자체가 매우 얇은 것에 의한 휘어짐, 동박 패턴(51)과 절연 수지와의 열팽창 계수와의 차에 의한 휘어짐으로 생각된다.
또한 개구부(52)의 부분은, 몰드 시에 위로부터 가압되기 때문에, 본딩 패드(51A)의 주변을 위로 휘어지게 하는 힘이 작용하여, 본딩 패드(51A)의 접착성을 악화시키는 경우도 있었다.
또한 플렉시블 시트(50)를 구성하는 수지 재료 자체에 플렉시블성이 없거나, 열 전도성을 높이기 위해 필러를 혼입하면 딱딱해진다. 이 상태에서 와이어 본더로 본딩하면 본딩 부분에 크랙이 발생하는 경우가 있다. 또한 트랜스퍼 몰드 시에도, 금형이 접촉하는 부분에 크랙이 발생하는 경우가 있다. 이것은 도 18에 도시한 바와 같이 휘어짐이 있으면 보다 현저하게 나타난다.
지금까지 설명한 플렉시블 시트(50)는, 이면에 전극이 형성되지 않은 것이었지만, 도 17의 (c)에 도시한 바와 같이, 플렉시블 시트(50)의 이면에도 전극(51D)이 형성되는 경우도 있다. 이 때, 전극(51D)이 상기 제조 장치와 접촉하거나, 이 제조 장치 사이의 반송 수단의 반송면과 접촉하기 때문에, 전극(51D)의 이면에 손 상이 발생하는 문제가 있었다. 이 손상이 발생한 상태에서 전극으로 되기 때문에, 후에 열이 가해지거나 함으로써 전극(51D) 자체에 크랙이 발생하는 문제점이나 마더 보드에의 땜납 접속 시에 땜납 습윤성이 저하되는 문제점도 있었다.
또한, 트랜스퍼 몰드 시, 플렉시블 시트(50) 및 동박 패턴(51)과 절연 수지의 접착성이 약하여 충분한 밀봉 구조를 실현할 수 없는 문제점도 발생한다.
본 발명자는 이러한 문제점을 해결하기 위해, 얇은 제1 도전막과 두꺼운 제2 도전막을, 제3 도전막을 개재하여 적층시킨 적층판을 이용하는 것을 제안하였다.
본 발명은, 제1 도전막과 제2 도전막이 제3 도전막을 개재하여 적층된 적층판을 준비하는 공정과, 상기 제1 도전막을 원하는 패턴으로 에칭함으로써 도전 패턴층을 형성하는 공정과, 상기 도전 패턴층을 마스크로서 이용하여 상기 제3 도전막을 제거하고, 상기 제3 도전막이 상기 도전 패턴층보다 내측으로 오목하게 들어간 앵커부를 형성하는 공정과, 상기 도전 패턴층 상에 반도체 소자를 고착하는 공정과, 상기 반도체 소자의 전극과 소정의 상기 도전 패턴층을 전기적으로 접속하는 공정과, 상기 반도체 소자를 밀봉 수지층으로 피복하고, 상기 앵커부에 상기 밀봉 수지층을 충전하는 공정과, 상기 제2 도전막을 제거하여 상기 밀봉 수지층 및 상기 제3 도전막을 이면에 노출시키는 공정을 포함하는 것을 특징으로 한다. 특히, 제3 도전막을 상기 도전 패턴층을 마스크로 하여 제거하여 앵커부를 형성하여, 밀봉 수지층에 앵커 효과를 갖게 하는 점에 특징을 갖는다.
본 발명은, 또한, 상기 제1 도전막을 에칭할 때에 상기 제3 도전막을 에칭 스토퍼로서 이용하는 것을 특징으로 한다.
본 발명은, 또한, 상기 에칭을 행하는 용액으로서, 염화제2구리 또는 염화제2철이 포함된 용액을 사용하는 것을 특징으로 한다.
본 발명은, 또한, 상기 도전 패턴층을 마스크로 하여 상기 제3 도전막을 오버 에칭하여 상기 앵커부를 형성하는 것을 특징으로 한다.
본 발명은, 또한, 상기 에칭 용액은 요오드계의 용액인 것을 특징으로 한다.
본 발명은, 또한, 상기 도전 패턴층을 마스크로 하여 상기 제3 도전막을 전계 박리하고, 오버 박리하여 상기 앵커부를 형성하는 것을 특징으로 한다.
본 발명은, 또한, 상기 제2 도전막을 전면 에칭하여 남겨진 상기 제3 도전막 및 상기 앵커부의 상기 밀봉 수지층을 노출시키는 것을 특징으로 한다.
본 발명은, 또한, 남겨진 상기 제3 도전막에 납재를 부착하여 이면에 볼 형상의 외부 전극을 형성하는 것을 특징으로 한다.
본 발명은, 또한, 제1 도전막과 제2 도전막이 제3 도전막을 개재하여 적층된 적층판을 준비하는 공정과, 상기 제1 도전막 상에 선택적으로 제4 도전막으로 이루어지는 패드를 형성하는 공정과, 상기 제1 도전막을 원하는 패턴으로 에칭함으로써 도전 패턴층을 형성하는 공정과, 상기 도전 패턴층을 마스크로서 이용하여 상기 제3 도전막을 제거하고, 상기 제3 도전막이 상기 도전 패턴층보다 내측으로 오목하게 들어간 앵커부를 형성하는 공정과, 상기 도전 패턴층 상에 반도체 소자를 고착하는 공정과, 상기 반도체 소자의 전극과 소정의 상기 도전 패턴층의 상기 패드를 전기적으로 접속하는 공정과, 상기 반도체 소자를 밀봉 수지층으로 피복하고, 상기 앵커부에 상기 밀봉 수지층을 충전하는 공정과, 상기 제2 도전막을 제거하여 상기 밀봉 수지층 및 상기 제3 도전막을 이면에 노출시키는 공정을 포함하는 것을 특징으로 한다. 특히, 상기 도전 패턴층에 선택적으로 패드와 외부 전극을 형성하는 점에 특징이 있다.
본 발명은, 또한, 상기 제1 도전막을 에칭할 때에 상기 제3 도전막을 에칭 스토퍼로서 이용하는 것을 특징으로 한다.
본 발명은, 또한, 상기 에칭을 행하는 용액으로서, 염화제2구리 또는 염화제2철이 포함된 용액을 사용하는 것을 특징으로 한다.
본 발명은, 또한, 상기 도전 패턴층을 마스크로 하여 상기 제3 도전막을 오버 에칭하여 상기 앵커부를 형성하는 것을 특징으로 한다.
본 발명은, 또한, 상기 에칭 용액은 요오드계의 용액인 것을 특징으로 한다.
본 발명은, 또한, 상기 도전 패턴층을 마스크로 하여 상기 제3 도전막을 전계 박리하고, 오버 박리하여 상기 앵커부를 형성하는 것을 특징으로 한다.
본 발명은, 또한, 상기 제2 도전막을 전면 에칭하여 남겨진 상기 제3 도전막 및 상기 앵커부의 상기 밀봉 수지층을 노출시키는 것을 특징으로 한다.
본 발명은, 또한, 남겨진 상기 제3 도전막에 납재를 부착하여 이면에 볼 형상 외부 전극을 형성하는 것을 특징으로 한다.
<실시예>
본 발명의 회로 장치의 제조 방법에 대하여, 도 1∼도 14를 참조하여 설명한다.
본 발명의 회로 장치의 제조 방법은, 제1 도전막(11)과 제2 도전막(12)이 제3 도전막(13)을 개재하여 적층된 적층판(10)을 준비하는 공정과, 상기 제1 도전막(11) 상에 선택적으로 제4 도전막(14)으로 이루어지는 패드(14A)를 형성하는 공정과, 상기 제1 도전막(11)을 원하는 패턴으로 에칭함으로써 도전 패턴층(11A)을 형성하는 공정과, 상기 도전 패턴층(11A)을 마스크로서 이용하여 상기 제3 도전막(13)을 제거하고, 상기 제3 도전막(13)이 상기 도전 패턴층(11A)보다 내측으로 오목하게 들어간 앵커부(15)를 형성하는 공정과, 상기 도전 패턴층(11A) 상에 반도체 소자(19)를 고착하고, 상기 반도체 소자(19)의 전극과 소정의 상기 도전 패턴층(11A)의 상기 패드(14A)를 전기적으로 접속하는 공정과, 상기 반도체 소자(19)를 밀봉 수지층(22)으로 피복하고, 상기 앵커부(15)에 상기 밀봉 수지층(22)을 충전하는 공정과, 상기 제2 도전막(12)을 제거하여 상기 밀봉 수지층(22) 및 상기 제3 도전막(13)을 이면에 노출시키는 공정으로 구성되어 있다. 이러한 각 공정을 이하에 설명한다.
본 발명의 제1 공정은, 도 1에 도시한 바와 같이, 제1 도전막(11)과 제2 도전막(12)이 제3 도전막(13)을 개재하여 적층된 적층판(10)을 준비하는 것이다.
적층판(10)의 표면은, 실질적으로 전역에 제1 도전막(11)이 형성되고, 제3 도전막(13)을 개재하여, 이면에도 실질적으로 전역에 제2 도전막(12)이 형성되는 것이다. 제1 도전막(11) 및 제2 도전막(12)은, 바람직하게는, Cu를 주재료하는 것, 또는 공지의 리드 프레임의 재료로 이루어진다. 제1 도전막(11), 제2 도전막(12) 및 제3 도전막(13)은, 도금법, 증착법 또는 스퍼터법으로 형성되거나, 압연법이나 도금법에 의해 형성된 금속박이 점착되어도 된다. 또한, 제1 도전막(11) 및 제2 도전막(12)으로서는 Al, Fe, Fe-Ni, 공지의 리드 프레임재 등이어도 된다.
제3 도전막(13)의 재료는, 제1 도전막(11) 및 제2 도전막(12)을 제거할 때에 사용되는 에칭액에 에칭되지 않는 재료가 채용된다. 또한, 제3 도전막(13) 이면에는 땜납 등으로 이루어지는 외부 전극(24)이 형성되므로, 외부 전극(24)의 부착성도 고려된다. 구체적으로, 제3 도전막(13)의 재료로서는 금, 은, 팔라듐으로 이루어지는 도전 재료를 채용할 수 있다.
제1 도전막의 두께는, 미세한 패턴을 형성하는 경우에는 얇게 형성되며, 그 두께는 5∼35㎛ 정도이고, 통상의 패턴을 형성하는 경우에는 그 두께는 35∼100㎛ 정도이다. 제2 도전 패턴은, 전체를 기계적으로 지지하기 위해 두껍게 형성되며, 그 두께는 35∼150㎛ 정도이다. 제3 도전막(13)은, 제1 도전막(11) 및 제2 도전막(12)을 에칭할 때에 배리어층으로서 기능하고, 그 두께는 2∼20㎛ 정도로 형성된다.
따라서, 제2 도전막(12)을 두껍게 형성함으로써, 적층판(10)의 평탄성을 유지할 수 있고, 이후의 공정의 작업성을 향상시킬 수 있다.
또한, 제2 도전막(12)은, 다양한 공정을 거침으로써 손상이 발생하게 된다. 그러나 두꺼운 제2 도전막(12)은 이후의 공정에서 제거되므로, 완성품인 회로 장치 에 손상이 남게 되는 것을 방지할 수 있다. 또한 평탄성을 유지하면서 밀봉 수지를 경화할 수 있으므로, 패키지의 이면도 평탄하게 할 수 있어, 적층판(10)의 이면에 형성되는 외부 전극도 평탄하게 배치할 수 있다. 따라서, 실장 기판 위의 전극과 적층판(10) 이면의 전극을 접촉할 수 있어, 땜납 불량을 방지할 수 있다.
다음으로 상기한 적층판(10)의 구체적인 제조 방법에 대하여 설명한다. 적층판(10)은, 전기 도금에 의한 적층 또는 압연 접합에 의해 제조할 수 있다. 전기 도금에 의해 적층판(10)을 제조하는 경우에는, 우선 제2 도전막(12)을 준비한다. 그리고, 제2 도전막(12)의 이면에 전극을 형성하고, 전계 도금법에 의해 제3 도전막을 적층시킨다. 그 후에 동일하게 전계 도금법에 의해, 제3 도전막 상에 제1 도전막을 적층시킨다. 압연에 의해 적층판을 제조하는 경우에는, 판 형상으로 준비된 제1 도전막(11), 제2 도전막(12) 및 제3 도전막(13)을 롤 등에 의해 압력을 가하여 접합시킨다.
본 발명의 제2 공정은, 도 2 내지 도 4에 도시한 바와 같이, 제1 도전막(11)상에 선택적으로 제4 도전막(14)으로 이루어지는 패드(14A)를 형성하는 것이다.
본 공정에서는, 도 2에 도시한 바와 같이 제1 도전막(11) 상에 전면에 제4 도전막(14)을 전기 도금에 의해 형성한다. 제4 도전막으로서는 제1 도전막(11)과 에칭에 선택성을 갖게 하기 위해 은 도금이 적합하며, 이어서 본딩 와이어를 고착하는 패드를 형성한다. 또한, 제4 도전막(14) 상의 패드가 될 예정인 영역을 포토레지스트 PR로 피복한다.
다음으로, 도 3에 도시한 바와 같이 포토레지스트 PR을 마스크로 하여 노출 된 제4 도전막(14)을 요오드계 용액으로 에칭하여, 패드(14A)를 형성한다. 이 때, 제1 도전막(11)은 구리로 형성되어 있으므로 요오드계 용액으로는 에칭되지 않는다.
또한, 도 4에 도시한 바와 같이 포토레지스트 PR을 제거하여 패드(14A)를 노출시킨다.
또한, 패드(14A)의 형성 방법으로서는, 예정의 패드 영역을 노출시키고 남은 부분을 포토레지스트로 피복하며, 예정의 패드 영역에 선택적으로 금 도금 등을 행하여 패드를 형성하는 방법이어도 된다.
본 발명의 제3 공정은, 도 5 및 도 6에 도시한 바와 같이, 상기 제1 도전막(11)을 원하는 패턴으로 에칭함으로써 도전 패턴층(11A)을 형성하는 것이다.
제1 도전막(11) 상에 원하는 패턴의 포토레지스트 PR로 피복하고, 배선을 형성하는 도전 패턴층(11A)을 케미컬 에칭에 의해 형성한다. 제1 도전막(11)은 Cu를 주재료로 하는 것이기 때문에, 에칭액은 염화제2철 또는 염화제2구리를 이용하면 된다. 제1 도전막(11)을 에칭함으로써, 제3 도전막(13)도 에칭액에 접촉되지만, 제3 도전막(13)의 재료는 염화제2철 및 염화제2구리에 에칭되지 않는 것이기 때문에, 제3 도전막(13)의 표면에서 에칭은 스톱한다. 이 때문에, 제1 도전막(11)은 두께가 5∼35㎛ 정도로 형성되어 있는 경우에는, 도전 패턴층(11A)은 50㎛ 이하의 미세 패턴으로 형성할 수 있다. 또한 제2 도전막(12)의 이면은 포토레지스트 PR 혹은 커버 필름으로 피복되어, 도전 패턴층(11A)의 케미컬 에칭 시에 에칭액으로부터 보호되고 있다.
본 공정의 특징은, 제1 도전막(11)을 에칭할 때에 제3 도전막(13)에 의해 에칭을 스톱시키는 것이다. 이에 의해 제1 도전막(11)의 에칭을 풀 에칭으로 행할 수 있으므로 안정된 에칭을 실현할 수 있는 이점이 있다. 본 공정에서는, 에칭되는 제1 도전막(11)은 주로 Cu로 형성되어 있으며, Cu를 선택적으로 제거하는 에칭액으로서는 염화제2철 또는 염화제2구리가 사용된다. 그에 대하여, 제3 도전막(13)은 염화제2철 및 염화제2구리에 에칭되지 않는 도전성 재료로 형성되어 있기 때문에, 에칭은 제3 도전막(13)의 표면에서 스톱한다. 제3 도전막(13)의 재료로서는 금, 은 및 팔라듐을 채용할 수 있다.
본 발명의 제4 공정은, 도 7 및 도 8에 도시한 바와 같이, 도전 패턴층(11A)을 마스크로서 이용하여 제3 도전막(13)을 제거하고, 제3 도전막(13)이 도전 패턴층(11A)보다 내측으로 오목하게 들어간 앵커부(15)를 형성하는 것이다.
이전 공정에서 형성된 제1 도전막(11)으로 이루어지는 도전 패턴층(11A)을 마스크로서 이용하여, 제3 도전막(13)을 선택적으로 제거한다. 제3 도전막(13)을 선택적으로 제거하는 방법으로서는 2개의 방법을 채용할 수 있다. 제1 방법은, 제3 도전막(13)만을 제거하는 액을 이용하여 에칭하는 방법이다. 제2 방법은, 전계 박리에 의해 제3 도전막(13)만을 제거하는 방법이다.
제1 방법인 에칭에 의해 제3 도전막(13)을 부분적으로 제거하는 방법을 설명한다. 이 방법에서 사용하는 에칭액은, 제3 도전막(13)을 에칭하며 또한 도전 패턴층(11A) 및 제2 도전막(12)은 에칭되지 않는 것이 사용된다. 예를 들면, 도전 패턴층(11A) 및 제2 도전막(12)이 Cu를 주체로 하는 재료로 형성되며, 제3 도전막(13)이 Ag막인 경우에는, 요오드계의 에칭액을 사용함으로써 제3 도전막(13)만을 제거할 수 있다. 제3 도전막(13)이 에칭됨으로써, 제2 도전막(12)은 요오드계의 에칭액에 접촉하지만, 예를 들면 Cu로 이루어지는 제2 도전막(12)은 요오드계의 에칭액에는 에칭되지 않는다. 따라서, 여기서의 에칭은, 제2 도전막(12)의 표면에서 스톱한다. 이 에칭 시에 오버 에칭을 행함으로써 제3 도전막(13)은 오버 에칭되어, 도전 패턴층(11A)의 주단보다 내측으로 오목하게 들어간 앵커부(15)가 형성된다.
제2 방법인 전계 박리에 의해 제3 도전막(13)만을 제거하는 방법을 설명한다. 우선, 금속 이온을 포함하는 용액과 제3 도전막(13)을 접촉시킨다. 그리고 용액쪽에 플러스의 전극을 설치하고, 적층판(10)에 마이너스의 전극을 설치하여 직류 전류를 흘린다. 이에 의해, 전계법에 의한 도금막 형성과 역의 원리로 제3 도전막(13)만이 제거된다. 여기서 사용하는 용액은, 제3 도전막(13)을 구성하는 재료를 도금 처리할 때에 이용하는 것이다. 따라서, 이 방법에서는, 제3 도전막(13)만이 박리된다. 이 전계 박리 시에 오버 박리를 행하여 제3 도전막(13)을 오버 박리시켜, 도전 패턴층(11A)의 주단보다 내측으로 오목하게 들어간 앵커부(15)가 형성된다.
본 공정의 특징은 이 오버 에칭이나 오버 박리에 의해 의도적으로 앵커부(15)를 형성하는 것이다. 또한 앵커부(15)는 도전 패턴층(11A)을 마스크로 하여 형성되기 때문에, 자기 정렬 효과에 의해 도전 패턴층(11A)의 주변에 균등한 오목부로 형성된다.
본 발명의 제5 공정은, 도 9에 도시한 바와 같이, 도전 패턴층(11A) 상에 반도체 소자(19)를 고착하여, 반도체 소자(19)의 전극과 소정의 도전 패턴층(11A)의 패드(14A)를 전기적으로 접속하는 것이다.
반도체 소자(19)는 베어 칩 상태 그대로 도전 패턴층(11A) 상에 도전성 혹은 절연성 접착 수지로 다이 본드된다. 반도체 소자(19)의 발열은 그 아래의 도전 패턴층(11A)으로부터 외부로 방열된다.
또한, 반도체 소자(19)의 각 전극 패드는 주변에 형성한 도전 패턴층(11A)의 소정의 장소에 설치한 패드(14A)에 본딩 와이어(20)로 접속되어 있다. 반도체 소자(19)는 페이스다운(face-down)으로 실장되어도 된다. 이 경우, 반도체 소자(19)의 각 전극 패드 표면에 땜납볼이나 범프가 형성되고, 적층판(10)의 표면에는 땜납볼의 위치에 대응한 부분에 도전 패턴층(11A)으로 이루어지는 본딩 패드와 마찬가지의 전극이 형성된다.
와이어 본딩 시의 적층판(10)을 이용하는 장점에 대하여 설명한다. 일반적으로 Au선의 와이어 본딩 시에는 200℃∼300℃로 가열된다. 이 때, 제2 도전막(12)이 얇으면, 적층판(10)이 휘어지고, 이 상태에서 본딩 헤드를 통해 적층판(10)이 가압되면, 적층판(10)에 손상이 발생할 가능성이 있다. 그러나, 제2 도전막(12) 자체가 두껍게 형성됨으로써 이들 문제를 해결할 수 있다.
본 발명의 제6 공정은, 도 10에 도시한 바와 같이, 반도체 소자(19)를 밀봉 수지층(22)으로 피복하여, 앵커부(15)에 밀봉 수지층(22)을 충전하는 것이다.
적층판(10)은 몰드 장치에 세트되어 수지 몰드를 행한다. 몰드 방법으로서 는, 트랜스퍼 몰드, 주입 몰드, 도포, 딥핑 등이어도 가능하다. 그러나, 양산성을 고려하면, 트랜스퍼 몰드, 주입 몰드가 적합하다.
본 공정에서는, 밀봉 수지층(22)으로 몰드를 행할 때에 제2 도전막(12)의 표면에 형성되는 제3 도전막(13)의 오목부에서 형성되는 앵커부(15)에 밀봉 수지층(22)이 충전되어, 밀봉 수지층(22)과 도전 패턴층(11A)의 결합이 앵커 효과로 강하게 되는 이점이 있다.
또한 본 공정에서는, 몰드 캐비티의 하부 금형에 적층판(10)은 평탄하게 접촉될 필요가 있으며, 두꺼운 제2 도전막(12)이 이 기능을 한다. 또한 몰드 캐비티로부터 꺼내어진 후에도, 밀봉 수지층(22)의 수축이 완전하게 완료될 때까지, 제2 도전막(12)에 의해 패키지의 평탄성을 유지하고 있다. 즉, 본 공정까지의 적층판(10)의 기계적 지지의 역할은 제2 도전막(12)에 의해 행해지고 있다.
본 발명의 제7 공정은, 도 11에 도시한 바와 같이, 제2 도전막(12)을 제거하여 밀봉 수지층(22) 및 제3 도전막(13)을 이면에 노출시키는 것이다.
본 공정에서는, 제2 도전막(12)을 마스크 없이 전면이 제거되도록 에칭한다. 이 에칭은, 염화제2철 또는 염화제2구리를 이용한 케미컬 에칭으로, 제2 도전막(12)은 전면적으로 제거된다. 이와 같이 제2 도전막(12)이 전면적으로 제거됨으로써 제3 도전막(13)은 절연층(15)으로부터 노출된다. 상술한 바와 같이, 제3 도전막(13)은 제2 도전막(12)을 에칭하는 용액에는 에칭되지 않는 재료로 형성되어 있기 때문에, 본 공정에서는 제3 도전막(13)은 에칭되지 않는다.
본 공정의 특징은, 제2 도전막(12)을 에칭에 의해 제거할 때에, 마스크를 이 용하지 않아도 제3 도전막(13)이 배리어층으로서 기능하여, 밀봉 수지층(22) 및 제3 도전막(13)으로 이루어지는 이면이 평탄하게 형성되는 것이다. 제2 도전막(12)은 에칭에 의해 전면적으로 제거되므로, 에칭의 최종 단계에서는, 제3 도전막(13)도 에칭액에 접촉된다. 상술한 바와 같이, 제3 도전막(13)은, Cu로 이루어지는 제2 도전막(12)을 에칭하는 염화제2철 및 염화제2구리에는 에칭되지 않는 재료로 이루어진다. 따라서, 제3 도전막의 하면에서 에칭은 스톱하기 때문에, 제3 도전막(13)은 에칭의 배리어층으로서 기능하고 있다. 또한, 본 공정 이후에는, 밀봉 수지층(22)에 의해 전체가 기계적으로 지지되어 있다.
본 발명의 최종 공정은, 도 12 내지 도 14에 도시한 바와 같이, 랜드 그리드 어레이(Land Grid Array) 구조 혹은 볼 그리드 어레이(Ball Grid Array) 구조를 형성하는 것이다.
랜드 그리드 어레이 구조인 경우에는, 제2 도전막(12)을 전면 제거한 이전 공정으로부터 외부 전극(24)이 되는 부분을 제외하고 제3 도전막(13)을 오버코트 수지(23)로 피복하고, 다음에 도 12에 도시한 바와 같이, 밀봉 수지층(22) 및 오버코트 수지(23)를 다이싱하여 이들을 개개의 회로 장치로 분리한다.
또한, Ag의 마이그레이션이 문제시되는 환경에서 사용되는 경우에는, 오버코트 수지로 도전막(13)을 피복하기 전에, 제3 도전막(13)을 선택 에칭하여 제거한 쪽이 바람직하다.
볼 그리드 어레이 구조인 경우에는, 제3 도전막(13)은 외부 전극(24)을 형성하는 부분을 노출시켜 용제로 녹인 에폭시 수지 등을 스크린 인쇄하여 오버코트 수 지(23)로 대부분을 피복한다. 다음으로, 도 13에 도시한 바와 같이, 땜납 크림의 스크린 인쇄 및 땜납의 리플로우에 의해 이 노출 부분에 외부 전극(24)을 형성한다. 계속해서, 도 14에 도시한 바와 같이, 적층판(10)에는 회로 장치가 다수 매트릭스 형상으로 형성되어 있기 때문에, 밀봉 수지층(22) 및 오버코트 수지(23)를 다이싱하여 이들을 개개의 회로 장치로 분리한다.
본 공정에서는, 밀봉 수지층(22) 및 오버코트 수지(23)를 다이싱함으로써, 개개의 회로 장치로 분리할 수 있으므로, 다이싱을 행하는 다이서의 마모를 감소시킬 수 있다.
본 발명에 따르면, 도전 패턴층을 형성하는 공정에서, 배리어층으로서 제3 도전막(13)을 형성함으로써, 제1 도전막을 풀 에칭할 수 있으므로 도전 패턴층의 에칭을 용이하게 행할 수 있고 또한 다른 도전막을 불필요하게 에칭하지 않는 이점을 갖는다.
또한, 도전 패턴층을 마스크로 하여 제3 도전막을 오버 에칭 혹은 오버 박리함으로써 도전 패턴층 주위에 오목하게 들어간 제3 도전막으로 앵커부를 자기 정렬로 형성할 수 있고, 이후의 밀봉 수지층으로 피복할 때에 이 앵커부를 충전하기 때문에 밀봉 수지층과 도전 패턴층과의 침식이 강해져 양호한 밀봉 상태를 실현할 수 있는 이점이 있다.
또한, 제3 도전막은 제2 도전막을 전면 제거할 때에 밀봉 수지층과 함께 에칭의 배리어층으로서 기능하기 때문에 마스크 없이 제2 도전막의 제거를 가능하게 할 수 있는 이점이 있다.
또한, 제3 도전막은 밀봉 수지층과 평탄한 이면을 형성하기 때문에, 랜드 그리드 어레이 구조에서도 볼 그리드 어레이 구조에서도 채용할 수 있으며, 남겨진 제3 도전막 자체가 외부 전극의 전부 혹은 일부를 구성할 수 있는 이점이 있다.

Claims (16)

  1. 제1 도전막과 제2 도전막이 제3 도전막을 개재하여 적층된 적층판을 준비하는 공정과,
    상기 제1 도전막을 원하는 패턴으로 에칭함으로써 도전 패턴층을 형성하는 공정과,
    상기 도전 패턴층을 마스크로서 이용하여 상기 제3 도전막을 제거하고, 상기 제3 도전막이 상기 도전 패턴층보다 내측으로 오목하게 들어간 앵커부를 형성하는 공정과,
    상기 도전 패턴층 상에 반도체 소자를 고착하는 공정과,
    상기 반도체 소자의 전극과 소정의 상기 도전 패턴층을 전기적으로 접속하는 공정과,
    상기 반도체 소자를 밀봉 수지층으로 피복하고, 상기 앵커부에 상기 밀봉 수지층을 충전하는 공정과,
    상기 제2 도전막을 제거하여 상기 밀봉 수지층 및 상기 제3 도전막을 이면에 노출시키는 공정
    을 포함하는 것을 특징으로 하는 회로 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 도전막을 에칭할 때에 상기 제3 도전막을 에칭 스토퍼로서 이용하 는 것을 특징으로 하는 회로 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 에칭을 행하는 용액으로서, 염화제2구리 또는 염화제2철이 포함된 용액을 사용하는 것을 특징으로 하는 회로 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 도전 패턴층을 마스크로 하여 상기 제3 도전막을 오버 에칭하여 상기 앵커부를 형성하는 것을 특징으로 하는 회로 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 에칭 용액은 요오드계의 용액인 것을 특징으로 하는 회로 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 도전 패턴층을 마스크로 하여 상기 제3 도전막을 전계 박리하고, 오버 박리하여 상기 앵커부를 형성하는 것을 특징으로 하는 회로 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 제2 도전막을 전면 에칭하여 남겨진 상기 제3 도전막 및 상기 앵커부의 상기 밀봉 수지층을 노출시키는 것을 특징으로 하는 회로 장치의 제조 방법.
  8. 제7항에 있어서,
    남겨진 상기 제3 도전막에 납재를 부착하여 외부 전극을 형성하는 것을 특징으로 하는 회로 장치의 제조 방법.
  9. 제1 도전막과 제2 도전막이 제3 도전막을 개재하여 적층된 적층판을 준비하는 공정과,
    상기 제1 도전막 상에 선택적으로 제4 도전막으로 이루어지는 패드를 형성하는 공정과,
    상기 제1 도전막을 원하는 패턴으로 에칭함으로써 도전 패턴층을 형성하는 공정과,
    상기 도전 패턴층을 마스크로서 이용하여 상기 제3 도전막을 제거하고, 상기 제3 도전막이 상기 도전 패턴층보다 내측으로 오목하게 들어간 앵커부를 형성하는 공정과,
    상기 도전 패턴층 상에 반도체 소자를 고착하는 공정과,
    상기 반도체 소자의 전극과 소정의 상기 도전 패턴층의 상기 패드를 전기적으로 접속하는 공정과,
    상기 반도체 소자를 밀봉 수지층으로 피복하고, 상기 앵커부에 상기 밀봉 수지층을 충전하는 공정과,
    상기 제2 도전막을 제거하여 상기 밀봉 수지층 및 상기 제3 도전막을 이면에 노출시키는 공정
    을 포함하는 것을 특징으로 하는 회로 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 제1 도전막을 에칭할 때에 상기 제3 도전막을 에칭 스토퍼로서 이용하는 것을 특징으로 하는 회로 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 에칭을 행하는 용액으로서, 염화제2구리 또는 염화제2철이 포함된 용액을 사용하는 것을 특징으로 하는 회로 장치의 제조 방법.
  12. 제9항에 있어서,
    상기 도전 패턴층을 마스크로 하여 상기 제3 도전막을 오버 에칭하여 상기 앵커부를 형성하는 것을 특징으로 하는 회로 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 에칭 용액은 요오드계의 용액인 것을 특징을 하는 회로 장치의 제조 방법.
  14. 제9항에 있어서,
    상기 도전 패턴층을 마스크로 하여 상기 제3 도전막을 전계 박리하고, 오버 박리하여 상기 앵커부를 형성하는 것을 특징으로 하는 회로 장치의 제조 방법.
  15. 제9항에 있어서,
    상기 제2 도전막을 전면 에칭하여 남겨진 상기 제3 도전막 및 상기 앵커부의 상기 밀봉 수지층을 노출시키는 것을 특징으로 하는 회로 장치의 제조 방법.
  16. 제15항에 있어서,
    남겨진 상기 제3 도전막에 납재를 부착하여 외부 전극을 형성하는 것을 특징으로 하는 회로 장치의 제조 방법.
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004119729A (ja) * 2002-09-26 2004-04-15 Sanyo Electric Co Ltd 回路装置の製造方法
JP2004119727A (ja) * 2002-09-26 2004-04-15 Sanyo Electric Co Ltd 回路装置の製造方法
JP4052915B2 (ja) * 2002-09-26 2008-02-27 三洋電機株式会社 回路装置の製造方法
JP4086607B2 (ja) 2002-09-26 2008-05-14 三洋電機株式会社 回路装置の製造方法
JP4115228B2 (ja) * 2002-09-27 2008-07-09 三洋電機株式会社 回路装置の製造方法
US7205178B2 (en) * 2004-03-24 2007-04-17 Freescale Semiconductor, Inc. Land grid array packaged device and method of forming same
US7943427B2 (en) 2004-07-15 2011-05-17 Dai Nippon Printing Co., Ltd. Semiconductor device, substrate for producing semiconductor device and method of producing them
KR100884662B1 (ko) * 2004-07-15 2009-02-18 다이니폰 인사츠 가부시키가이샤 반도체장치와 반도체장치 제조용 기판 및 그들의 제조방법
DE112005001681T5 (de) 2004-07-15 2007-06-06 Dai Nippon Printing Co., Ltd. Halbleitervorrichtung, Substrat zum Herstellen einer Halbleitervorrichtung und Verfahren zum Herstellen derselben
EP1780193B1 (en) 2004-07-27 2010-05-19 Japan Science and Technology Agency Liquid crystal material, method for producing liquid crystal material and liquid crystal device
US20070138240A1 (en) * 2005-12-15 2007-06-21 Aleksandra Djordjevic Method for forming leadframe assemblies
KR100817030B1 (ko) 2006-12-01 2008-03-26 주식회사 케이이씨 반도체 패키지 및 이의 제조방법
JP2008147237A (ja) * 2006-12-06 2008-06-26 Toyo Kohan Co Ltd Ｑｆｎ用金属積層板及びその製造方法、並びに該ｑｆｎ用金属積層板を用いたｑｆｎの製造方法
KR200453710Y1 (ko) * 2008-07-28 2011-05-23 박태식 떡고물 공급장치용 동력전달장치
US7830024B2 (en) * 2008-10-02 2010-11-09 Advanced Semiconductor Engineering, Inc. Package and fabricating method thereof
JP5387685B2 (ja) * 2009-10-09 2014-01-15 トヨタ自動車株式会社 半導体装置の製造方法
JP5642473B2 (ja) * 2010-09-22 2014-12-17 セイコーインスツル株式会社 Ｂｇａ半導体パッケージおよびその製造方法
WO2014026034A1 (en) * 2012-08-08 2014-02-13 Marvell World Trade Ltd. Methods of making packages using thin cu foil supported by carrier cu foil
US10242927B2 (en) * 2015-12-31 2019-03-26 Mediatek Inc. Semiconductor package, semiconductor device using the same and manufacturing method thereof
JP6493312B2 (ja) * 2016-06-08 2019-04-03 大日本印刷株式会社 樹脂封止型半導体装置およびその製造方法
TWI668821B (zh) * 2016-10-25 2019-08-11 日商Ｔｄｋ股份有限公司 電子零件模組及其製造方法
US11576267B2 (en) * 2017-10-26 2023-02-07 Mitsui Mining & Smelting Co., Ltd. Ultra-thin copper foil, ultra-thin copper foil with carrier, and method for manufacturing printed wiring board

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4541893A (en) * 1984-05-15 1985-09-17 Advanced Micro Devices, Inc. Process for fabricating pedestal interconnections between conductive layers in an integrated circuit
US6146960A (en) * 1998-11-18 2000-11-14 United Microelectronics Corp. Method of forming mixed mode devices
JP2004119727A (ja) 2002-09-26 2004-04-15 Sanyo Electric Co Ltd 回路装置の製造方法
JP4086607B2 (ja) 2002-09-26 2008-05-14 三洋電機株式会社 回路装置の製造方法
JP2004119729A (ja) 2002-09-26 2004-04-15 Sanyo Electric Co Ltd 回路装置の製造方法
JP4052915B2 (ja) 2002-09-26 2008-02-27 三洋電機株式会社 回路装置の製造方法
JP4115228B2 (ja) 2002-09-27 2008-07-09 三洋電機株式会社 回路装置の製造方法

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CN1497687A (zh) 2004-05-19
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KR20040030302A (ko) 2004-04-09

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