KR101209473B1 - 반도체 패키지 제조용 기판 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 파인 피치를 이루는 입출력패드들의 사이공간을 보다 넓게 확보하여, 보이드 현상 및 쇼트 현상 등을 방지할 수 있도록 한 반도체 패키지 제조용 기판 및 그 제조 방법에 관한 것이다.
즉, 본 발명은 반도체 칩의 본딩패드에 형성된 입출력 매개수단이 융착되는 입출력패드의 갯수는 그대로 유지하면서도 파인 피치를 이루는 입출력패드들의 사이공간을 보다 넓게 확보하여, 언더필 재료의 충진 효율을 높일 수 있고, 특히 기존의 보이드 현상 및 쇼트 현상 등을 용이하게 방지할 수 있도록 한 반도체 패키지 제조용 기판 및 그 제조 방법을 제공하고자 한 것이다.

Description

반도체 패키지 제조용 기판 및 그 제조 방법{Substrate for semiconductor package and method for manufacturing the same}
본 발명은 반도체 패키지 제조용 기판 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 파인 피치를 이루는 입출력패드들의 사이공간을 보다 넓게 확보하여, 보이드 현상 및 쇼트 현상 등을 방지할 수 있도록 한 반도체 패키지 제조용 기판 및 그 제조 방법에 관한 것이다.
반도체 패키지는 기판(리드프레임, 인쇄회로기판 등)에 반도체 칩을 부착하고, 반도체 칩과 기판간을 도전성 와이어로 전기적 신호 교환 가능하게 연결한 후, 반도체 칩과 와이어 등을 몰딩 컴파운드 수지로 봉지시킨 구조로 제조되는 것이 일반적이다.
상기 반도체 칩의 본딩패드와 기판의 입출력패드(예를 들어, 구리 재질의 전도성패턴) 간을 도전성 와이어로 연결하는 공정은 반도체 칩의 본딩패드에 대한 1차 본딩(볼 본딩) 과정과, 바깥쪽 방향으로 루프 하이트(Loop Hight)를 형성하며 연장시킨 도전성 와이어를 기판의 입출력패드에 본딩시키는 2차 본딩(스티치 본딩) 과정으로 진행된다.
그러나, 상기 전도성 와이어는 루프 하이트를 형성하는 만큼의 길이 및 높이를 갖기 때문에 실질적으로 반도체 패키지의 사이즈를 증가시키는 원인이 되고 있고, 또한 반도체 패키지의 소형화를 위한 노력에 오히려 역행하는 요인이 되고 있다.
이러한 점을 감안하여, 반도체 칩의 일면에 형성된 본딩패드에 금속 재질의 입출력 매개수단(예를 들어, 전도성 범프, 플립칩 등)을 직접 형성하고, 이 입출력 매개수단을 기판의 입출력패드에 전기적으로 직접 연결시킨 반도체 패키지 등이 제안되고 있다.
여기서, 반도체 칩의 입출력 매개수단이 융착되는 종래의 기판 구조를 첨부한 도 6 내지 도 9를 참조로 살펴보면 다음과 같다.
종래의 기판(100)은 베이스층인 수지층(10)과, 이 수지층(10)의 일면에 소정의 회로 배열을 이루며 형성된 구리 재질의 전도성패턴(12)과, 이 전도성패턴(12)의 일부 영역 즉, 입출력패드(14)를 제외한 나머지 영역에 도포된 절연 재질의 솔더마스크층(16)을 포함하여 구성되고, 외부로 노출된 입출력패드(14)는 반도체 칩(20)의 본딩패드에 융착된 입출력 매개수단(22)이 전기적 신호 교환 가능하게 부착되는 영역이 된다.
이때, 상기 입출력패드(14)는 반도체 칩(20)이 탑재되는 반도체 칩 탑재영역(18)의 사방 주변에 등간격으로 배열되는 바, 그 배열 간격은 미세한 파인 피치(FINE PITCH)를 이루게 된다.
특히, 상기 입출력패드(14)의 상면 및 양측면에는 입출력 매개수단(22)의 용이한 융착을 위하여 1차 도금에 의한 소정 두께의 솔더 또는 니켈층(24)이 형성되고, 솔더 또는 니켈층(24)의 상면 및 양측면에는 2차 도금에 의한 산화 방지용 골드(GOLD)층(26)이 형성됨에 따라, 각 입출력패드(14)들의 간격은 더욱 미세한 파인 피치를 이루게 된다.
한편, 상기 입출력패드(14)의 상면 및 양측면에 입출력 매개수단(22)의 용이한 융착을 위하여 1차로 니켈층(24)만이 도금된 경우에는 2차 도금에 의한 산화 방지용 골드(GOLD)층(26)이 형성되고, 반면 입출력패드(14)의 상면 및 양측면에 입출력 매개수단(22)의 용이한 융착을 위하여 1차로 솔더층(24)만이 도금된 경우에는 2차 도금에 의한 산화 방지용 골드(GOLD)층(26)을 형성시키지 않는다.
이렇게 구비된 기판을 이용한 반도체 패키지 구조를 첨부한 도 10을 참조로 간략히 살펴보면, 반도체 칩(20)의 본딩패드에 이미 융착된 입출력 매개수단(22)이 기판(100)의 입출력패드(14)에 전기적 신호 교환 가능하게 융착됨으로써, 기판(100)에 대한 반도체 칩(20)의 부착이 이루어지고, 그 다음에 반도체 칩(20)과 기판(100)의 사이 공간에 절연성의 언더필재료(28)가 충진된다.
상기 반도체 칩(20)의 각 본딩패드에 형성된 입출력 매개수단(22: 예를 들어, 전도성 범프)이 기판(100)의 각 입출력패드(14)상에 부착되면, 반도체 칩(20)과 기판(100) 간에는 입출력 매개수단(22)의 높이만큼 공간이 생성되므로, 이 공간내에 절연성의 언더필재료(28)를 충진하게 되며, 충진된 언더필재료(28)는 각 입출력 매개수단(22)들 간의 절연을 보장하는 동시에 각 입출력 매개수단(22)들을 견고하게 잡아주는 역할을 하게 된다.
그러나, 기존의 기판을 이용하여 반도체 패키지를 제조함에 있어서, 다음과 같은 문제점이 있었다.
첫째, 기존의 기판에 형성된 입출력패드들의 간격이 매우 미세한 간격 즉, 파인 피치로 배열되고, 또한 각 입출력패드들에 융착되는 반도체 칩의 입출력 매개수단도 파인 피치를 이루고 있는 상태에서, 반도체 칩과 기판의 사이공간에 언더필 재료를 충진할 때, 특정 부분에 언더필 재료가 제대로 충진되지 않아 기포와 같은 보이드(Void)가 발생되는 문제점이 있었다.
다시 말해서, 기판의 입출력패드들이 서로 파인피치를 이루고 있기 때문에, 각 입출력패드의 사이공간에 언더필 재료가 충진되는 시간이 너무 오래 걸리고, 더욱이 각 입출력패드의 사이공간에 언더필 제료가 제대로 충진되지 않아 계면박리 현상을 초래하는 보이드가 발생되는 문제점이 있었다.
특히, 각 입출력패드(14)의 사이공간중 도 6에 화살표로 지시된 매우 좁은 공간부분(입출력패드(14)의 양끝단과 접하는 동시에 솔더마스크층(16)과 수직을 이루는 구석 부분)에 보이드가 발생되고 있다.
둘째, 기존의 기판에 형성된 입출력패드들이 파인 피치로 배열된 상태에서, 각 입출력패드들에 반도체 칩의 입출력 매개수단이 융착될 때, 입출력 매개수단 또는 입출력패드로부터 솔더의 미세 조각들이 탈락되는 동시에 입출력패드 간을 통전시키는 위치에 놓이게 되어 쇼트(short) 현상이 발생되는 문제점이 있었다.
보다 상세하게는, 상기 입출력 매개수단을 반도체 칩의 본딩패드에 형성된 구리필러와, 이 구리필러의 끝단에 형성된 솔더로 이루어진 전도성 범프로 적용하는 경우에 있어서, 전도성 범프의 솔더 부분을 기판의 입출력패드에 열가압하며 융착시킬 때, 첨부한 도 11에 도시된 바와 같이 가압력에 의하여 전도성 범프의 솔더 일부분이 탈락되어 입출력패드들을 통전시키는 위치 즉, 솔더 익스트루션(solder extrusion) 또는 브릿지(bridge) 위치에 놓이게 되어 쇼트 현상이 발생되는 문제점이 있었다.
다시 말해서, 언더필재료(NCP)의 보이드(void) 부분이 입출력패드(14)의 공간에 발생된 후, 후공정에서 다시 열을 가하는 리플로우(reflow)공정중에 전도성범프의 솔더(solder)가 녹는 동시에 자연스럽게 보이드(void)가 형성된 공간을 따라 흘러서, 결국 입출력패드들을 통전시키는 솔더 익스트루션(solder extrusion) 또는 브릿지(bridge) 위치에 놓이게 됨으로써, 입출력패드 간의 쇼트 현상이 발생되는 문제점이 있었다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출한 것으로서, 반도체 칩의 본딩패드에 형성된 입출력 매개수단이 융착되는 입출력패드의 갯수는 그대로 유지하면서도 파인 피치를 이루는 입출력패드들의 사이공간을 보다 넓게 확보하여, 언더필 재료의 충진 효율을 높일 수 있고, 특히 기존의 보이드 현상 및 쇼트 현상 등을 용이하게 방지할 수 있도록 한 반도체 패키지 제조용 기판 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 일 구현예는: 베이스층인 수지층과, 이 수지층의 일면에 회로 배열을 이루며 형성된 전도성패턴과, 이 전도성패턴의 입출력패드가 되는 부분을 제외하고 수지층의 일면에 걸쳐 도포되는 솔더마스크층을 포함하여 구성하되, 외부로 노출된 입출력패드들 간의 간격이 넓어질 수 있도록 입출력패드의 상면에만 솔더 또는 니켈층이 형성된 것을 특징으로 하는 반도체 패키지 제조용 기판을 제공한다.
본 발명의 일 구현예에서, 상기 각 입출력패드의 상면에서 솔더마스크층과 인접하는 양단부에는 솔더 또는 니켈층이 배제되어 홈 공간이 형성되면서 구리 재질로 된 전도성패턴이 외부로 노출되는 것을 특징으로 한다.
또한, 상기 솔더 또는 니켈층 위에 산화 방지를 위한 골드가 더 도금되는 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 다른 구현예는: 수지층에 도금공정용 씨드층(Seed Layer)을 부착하는 단계와; 상기 씨드층 위에 제1포토레지스트를 부착하는 단계와; 제1포토레지스트에 대한 노광 및 디벨롭을 실시하여 전도성패턴이 형성될 부분의 씨드층을 노출시키는 단계와; 노출된 씨드층 위에 도금 공정에 의한 전도성패턴을 형성하는 단계와; 상기 전도성패턴의 상면 면적중 입출력패드가 되는 부분을 제외한 나머지 부분에 제2포토레지스트를 부착하는 단계와; 상기 입출력패드의 상면에 도금 공정에 의한 입출력 매개수단용 접합층 및 이 접합층의 산화 방지를 위한 산화방지층을 형성하는 단계와; 상기 제1 및 제2포토레지스트를 떼어내어 분리시키는 단계와; 각 입출력패드들이 비도전되는 상태가 되도록 외부로 노출된 씨드층을 제거하는 단계와; 각 입출력패드를 제외한 수지층의 상면에 솔더마스크를 도포하는 단계; 를 포함하는 것을 특징으로 하는 반도체 패키지 제조용 기판 제조 방법을 제공한다.
본 발명의 다른 구현예에서, 상기 입출력 매개수단을 위한 접합층을 형성하는 단계는, 각 입출력패드의 상면에 솔더 또는 니켈층을 형성하는 1차 도금 공정에 의하여 이루어지는 것을 특징으로 한다.
또한, 상기 산화방지층을 형성하는 단계는, 각 입출력 매개수단을 위한 접합층 상면에 골드층을 형성하는 2차 도금 공정에 의하여 이루어지는 것을 특징으로 한다.
상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.
기존의 기판에 형성된 입출력패드들은 그 상면 및 양측면이 모두 솔더 또는 니켈층, 그리고 골드층으로 도금되었으나, 본 발명에서는 각 입출력패드들의 상면에만 솔더 또는 니켈층을 비롯한 골드층을 형성하여 각 입출력패드의 사이 공간을 보다 넓게 확보할 수 있도록 함으로써, 각 입출력패드들의 사이공간에 충진되는 언더필 재료의 충진 효율을 높일 수 있고, 특히 기존의 보이드 현상 및 쇼트 현상 등을 용이하게 방지할 수 있다.
특히, 기판의 각 입출력패드의 상면에서 그 양단부에는 솔더 또는 니켈층을 비롯한 골드층을 형성하지 않음에 따라, 솔더 또는 니켈층을 비롯한 골드층의 도금두께에 상응하는 깊이의 홈 공간이 형성되면서 전도성패턴이 노출되도록 함으로써, 보이드에 굉장히 취약한 입출력패드의 양단부쪽(솔더마스크층과 맞닫는쪽) 공간을 보다 크게 확보하여, 언더필 재료 충진시 발생하는 보이드 현상을 보다 용이하게 방지할 수 있다.
또한, 일반적인 인쇄회로기판(PCB) 제조 공법은 인쇄회로기판의 표면에서 그 끝단부에 씨드층과 같은 도금라인이 형성되지만, 본 발명의 기판에 입출력패드를 형성하는 도금 공정후 씨드층을 제거하고 그 주변이 솔더 마스크층으로 덮히기 때문에 기판의 테두리 부분에 도금 라인이 없는 버스리스 디자인(bussless design) 설계가 가능한 잇점도 있다.
도 1은 본 발명에 따른 반도체 패키지 제조용 기판을 나타내는 평면도,
도 2 내지 도 4는 본 발명에 따른 반도체 패키지 제조용 기판을 나타내는 단면도,
도 5a 내지 도 5i는 본 발명에 따른 반도체 패키지 제조용 기판을 제조하는 방법을 설명하는 평면도 및 단면도,
도 6 내지 도 9는 기존의 반도체 패키지 제조용 기판을 나타내는 도면,
도 10은 기존의 기판을 이용한 반도체 패키지 구조를 설명하는 요부 단면도,
도 11은 기존의 기판을 이용하여 반도체 패키지를 제조할 때 쇼트 현상이 발생된 것을 보여주는 투시 사진.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.
본 발명은 반도체 칩의 입출력 매개수단이 융착되는 기판의 입출력패드 구조를 새롭게 개선한 것으로서, 각 입출력패드의 사이공간 및 양끝단부의 공간을 보다 넓게 확보하는 구조로 개선하여, 언더필 재료의 충진 효율을 향상시키는 동시에 보이드 현상 및 쇼트 현상을 방지할 수 있도록 한 점에 주안점이 있다.
첨부한 도 1 내지 도 4를 참조하면, 본 발명에 따른 반도체 패키지 제조용 기판(100)은 베이스층인 수지층(10)과, 이 수지층(10)의 일면 또는 양면에 회로 배열을 이루며 형성된 전도성패턴(12)과, 이 전도성패턴(12)의 입출력패드(14)가 되는 부분을 제외하고 수지층(10) 및 나머지 전도성패턴(12) 영역을 덮으면서 도포되는 절연 재질의 솔더마스크층(16)을 포함하여 구성된다.
미도시되었지만, 상기 수지층(10)에는 전도성패턴(12)과 전기적으로 연결되는 비아홀이 형성된다.
이때, 본 발명의 기판 구성중 입출력패드(14)는 도 1에서 보듯이, 위에서 보았을 때 직사각형의 띠편 형상을 띠면서 솔더마스크층(16)으로 덮혀진 반도체 칩 탑재영역(18)의 사방 위치에 외부로 노출되면서 파인 피치를 이루며 배열된다.
특히, 상기 입출력패드(14)의 상면에만 솔더 또는 니켈층(24)이 1차 도금 공정에 의하여 형성되고, 솔더 또는 니켈층(24)의 상면에는 산화방지를 위한 골드층(26)이 2차 도금 공정에 의하여 형성된다.
기존에는 입출력패드(14)의 상면 뿐만 아니라 그 양측면까지 솔더 또는 니켈층(24)을 비롯하여 골드층(26)이 형성됨에 따라, 파인 피치를 이루던 입출력패드(14)들이 더욱 파인 피치를 이루게 되어, 각 입출력패드(14)의 사이 공간에 충진되는 언더필 재료의 충진 효율이 떨어지고, 또한 언더필 재료 충진시 보이드가 발생하던 문제점이 있었다.
이러한 점을 감안하여, 본 발명에서는 각 입출력패드(14)의 양측면에는 솔더 또는 니켈층(24)을 비롯한 골드층(26)을 도금하지 않고, 각 입출력패드(14)의 상면에만 솔더 또는 니켈층(24)을 1차 도금 공정에 의하여 형성한 후, 이 솔더 또는 니켈층(24)의 상면에 산화방지를 위한 골드층(26)을 2차 도금 공정에 의하여 형성하게 된다.
한편, 본 발명에 따르면, 상기 입출력패드(14)의 상면에 1차로 니켈층(24)만이 도금된 경우에는 2차 도금에 의한 산화 방지용 골드(GOLD)층(26)을 형성하게 되고, 반면 입출력패드(14)의 상면에 1차로 솔더층(24)만이 도금된 경우에는 솔더층 자체가 산화 방지 효과를 가지므로 2차 도금에 의한 산화 방지용 골드(GOLD)층(26)을 형성시키지 않는다.
이에, 본 발명의 기판에 형성된 각 입출력패드(14)간의 간격은 기존에 입출력패드(14)의 양측면에 도금되던 솔더 또는 니켈층(24)을 비롯한 골드층(26)의 두께 만큼 커지게 되므로, 각 입출력패드(14)의 사이공간을 보다 넓게 확보할 수 있게 되고, 결국 넓어진 입출력패드(14)의 사이공간내에 언더필 재료가 보다 빠르게 충진될 수 있고, 언더필 재료의 충진 공간이 넓게 확보됨에 따라 기포와 같은 보이드 현상을 용이하게 방지할 수 있다.
본 발명의 바람직한 실시예로서, 상기 각 입출력패드(14)의 상면에만 솔더 또는 니켈층(24)을 비롯한 골드층(26)을 도금하되, 솔더마스크층(16)과 인접하는 각 입출력패드(14)의 양끝단부에는 솔더 또는 니켈층(24)을 비롯한 골드층(26)을 도금하지 않도록 함으로써, 각 입출력패드(14)의 양끝단부에는 솔더 또는 니켈층(24)을 비롯한 골드층(26)의 도금 두께에 상응하는 깊이의 홈 공간(30)이 형성되고, 이 홈 공간(30)을 통해 구리 재질로 된 전도성패턴(12)이 외부로 노출되는 상태가 되도록 한다.
따라서, 각 입출력패드(14)의 사이 공간중 입출력패드(14)의 양끝단부과 접하는 동시에 솔더마스크층(16)과 수직을 이루는 구석 부분이 홈 공간(30)의 형성으로 인하여 기존에 비하여 보다 넓은 공간이 됨으로써, 언더필 재료의 충진 공간이 넓게 확보될 수 있고, 이에 기포와 같은 보이드가 홈 공간(30)에 발생되는 것을 방지할 수 있다.
여기서, 본 발명에 따른 반도체 패키지 제조용 기판의 제조 공정을 첨부한 도 5a 내지 도 5i를 참조로 살펴보면 다음과 같다.
먼저, 기판(100)의 베이스층을 이루는 수지층(10)의 일면에 도금 공정용 씨드층(32, Seed Layer)이 스퍼터링 공정에 의하여 증착되며 부착된다(도 5a 참조).
다음으로, 상기 씨드층(32)의 전체 표면에 걸쳐 제1포토레지스트(34)를 부착한다(도 5b 참조).
이어서, 상기 제1포토레지스트(34)에 대한 노광 및 디벨롭을 실시하여 전도성패턴이 형성될 부분의 제1포토레지스트가 제거되도록 함으로써, 그 제거된 공간은 소정의 회로 배열을 이루는 전도성패턴의 형성 공간이 되고, 이 공간을 통해 씨드층(32)이 노출되는 상태가 된다(도 5c 참조).
다음 공정으로서, 노출된 씨드층(32) 위에 도금 공정에 의한 전도성패턴(12)을 형성하는 단계가 진행된다(도 5d 참조).
즉, 금속이온을 함유한 용액에 기판이 넣어진 상태에서 씨드층(32)에 전류를 통하게 하면 금속이온이 씨드층(32) 위에 석출되면서 전도성패턴(12)으로 형성된다.
다음으로, 상기와 같이 형성된 전도성패턴(12)의 상면 면적중 입출력패드(14)가 되는 부분을 제외한 나머지 부분에 제2포토레지스트(36)를 부착하여 가려준다(도 5e 참조).
이어서, 상기 입출력패드(14)의 상면에 1차 도금 공정에 의한 입출력 매개수단용 접합층을 형성하고, 이 접합층 위에 2차 도금 공정에 의한 산화방지층을 형성하는 단계가 진행된다(도 5f 참조).
보다 상세하게는, 상기 입출력 매개수단(22)을 위한 접합층을 형성하기 위한 1차 도금 공정으로서 씨드층(32)에 전류를 통하게 하면 금속이온이 입출력패드(14)의 상면에 석출되면서 솔더 또는 니켈층(24)이 형성된다.
또한, 상기 산화방지층을 형성하기 위한 2차 도금 공정으로서 씨드층(32)에 전류를 통하게 하면 금속이온이 솔더 또는 니켈층(24)의 상면에 석출되면서 골드층(26)이 형성된다.
다음으로, 상기 제1 및 제2포토레지스트(34,36)를 떼어내어 제거한다(도 5g 참조).
이때, 상기 각 입출력패드(14)의 양단부 즉, 제2포토레지스트(36)에 의하여 가려진 부분에는 솔더 또는 니켈층(24)을 비롯한 골드층(26)이 도금되지 않음에 따라, 구리 재질의 전도성패드(12) 표면이 외부로 노출되는 상태가 된다.
이어서, 각 입출력패드(14)들이 씨드층(32)에 의하여 전기적으로 연결된 상태이므로, 각 입출력패드(14)들이 서로 비도전되는 상태가 되도록 외부로 노출된 씨드층(32)을 제거하는 단계가 진행된다(도 5h 참조).
다음으로, 상기 기판(100)에 형성된 각 입출력패드(14) 및 입출력패드(14)들의 사이공간을 통해 외부로 노출된 수지층(10) 표면을 제외한 나머지 수지층(10)의 표면에 걸쳐 절연 재질의 솔더마스크를 도포하여 솔더마스크층(16)을 형성하게 된다(도 5i 참조).
따라서, 상기 각 입출력패드(14)의 상면에서 솔더마스크층(16)과 인접하는 그 양끝단부 즉, 솔더 또는 니켈층(24)을 비롯한 골드층(26)이 도금되지 않은 영역에는 각 입출력패드(14)의 상면에 도금된 솔더 또는 니켈층(24)을 비롯한 골드층(26)의 두께에 상응하는 홈 공간(30)이 형성된다.
이와 같이 제조된 기판의 입출력패드(14) 구조를 보면, 각 입출력패드(14)의 양측면을 제외한 그 상면에만 솔더 또는 니켈층(24)을 비롯한 골드층(26)이 형성됨에 따라, 각 입출력패드(14)의 사이공간을 보다 넓게 확보할 수 있게 되고, 이에 언더필 재료의 충진 공간이 넓게 확보됨에 따라 언더필 재료의 충진 효율 향상과 더불어 기포와 같은 보이드 현상을 용이하게 방지할 수 있다.
또한, 상기 각 입출력패드(14)의 상면에서 솔더마스크층(16)과 인접하는 양끝단부에 홈 공간(30)이 형성됨에 따라, 각 입출력패드(14)의 사이 공간중 입출력패드(14)의 양끝단부과 접하는 동시에 솔더마스크층(16)과 수직을 이루는 구석 부분의 공간이 기존에 비하여 보다 넓은 공간이 되어, 언더필 재료의 충진이 보다 용이하게 이루어지고, 기포와 같은 보이드가 발생되는 것을 용이하게 방지할 수 있다.
10 : 수지층 12 : 전도성패턴
14 : 입출력패드 16 : 솔더마스크층
18 : 반도체 칩 탑재영역 20 : 반도체 칩
22 : 입출력 매개수단 24 : 솔더 또는 니켈층
26 : 골드층 28 : 언더필재료
30 : 홈 공간 32 : 씨드층
34 : 제1포토레지스트 36 : 제2포토레지스트
100 : 기판

Claims (6)

  1. 베이스층인 수지층(10)과, 이 수지층(10)의 일면에 회로 배열을 이루며 형성된 전도성패턴(12)과, 이 전도성패턴(12)의 입출력패드(14)가 되는 부분을 제외하고 수지층(10)의 일면에 걸쳐 도포되는 솔더마스크층(16)을 포함하여 구성하되,
    외부로 노출된 입출력패드(14)들 간의 간격이 넓어질 수 있도록 각 입출력패드(14)의 상면에만 솔더 또는 니켈층(24)이 형성되고,
    상기 각 입출력패드(14)의 상면에서 솔더마스크층(16)과 인접하는 양단부에는 솔더 또는 니켈층(24)이 배제되어 홈 공간(30)이 형성되면서 구리 재질로 된 전도성패턴(12)이 외부로 노출되는 것을 특징으로 하는 반도체 패키지 제조용 기판.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 솔더 또는 니켈층(24) 위에 산화 방지를 위한 골드층(26)이 더 형성된 것을 특징으로 하는 반도체 패키지 제조용 기판.
  4. 수지층에 도금 공정용 씨드층(32)을 부착하는 단계와;
    상기 씨드층(32) 위에 제1포토레지스트(34)를 부착하는 단계와;
    제1포토레지스트(34)에 대한 노광 및 디벨롭을 실시하여 전도성패턴이 형성될 부분의 씨드층(32)을 노출시키는 단계와;
    노출된 씨드층(32) 위에 도금 공정에 의한 전도성패턴(12)을 형성하는 단계와;
    상기 전도성패턴(12)의 상면 면적중 입출력패드(14)가 되는 부분을 제외한 나머지 부분에 제2포토레지스트(36)를 부착하는 단계와;
    상기 입출력패드(14)의 상면에 도금 공정에 의한 입출력 매개수단용 접합층 및 이 접합층의 산화 방지를 위한 산화방지층을 형성하는 단계와;
    상기 제1 및 제2포토레지스트(34,36)를 떼어내어 분리시키는 단계와;
    각 입출력패드(14)들이 상호간에 비도전되는 상태로 분리되도록 외부로 노출된 씨드층(32)을 제거하는 단계와;
    각 입출력패드(14)를 제외한 수지층(10)의 상면에 솔더마스크를 도포하여 솔더마스크층(16)을 형성하는 단계;
    를 포함하고,
    상기 각 입출력패드(14)의 상면에서 솔더마스크층(16)과 인접하는 양단부에는 입출력 매개수단용 접합층 및 이 접합층의 산화 방지를 위한 산화방지층이 배제되어 홈 공간(30)이 형성되면서 구리 재질로 된 전도성패턴(12)이 외부로 노출되도록 한 것을 특징으로 하는 반도체 패키지 제조용 기판 제조 방법.
  5. 청구항 4에 있어서,
    상기 입출력 매개수단(22)을 위한 접합층을 형성하는 단계는,
    각 입출력패드(14)의 상면에 솔더 또는 니켈층(24)을 형성하는 1차 도금 공정에 의하여 이루어지는 것을 특징으로 하는 반도체 패키지 제조용 기판 제조 방법.
  6. 청구항 4에 있어서,
    상기 산화방지층을 형성하는 단계는,
    각 입출력 매개수단(22)을 위한 접합층 상면에 골드층(26)을 형성하는 2차 도금 공정에 의하여 이루어지는 것을 특징으로 하는 반도체 패키지 제조용 기판 제조 방법.
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JP2007150058A (ja) * 2005-11-29 2007-06-14 Toppan Printing Co Ltd 回路基板の製造方法

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