JP2019096901A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
Description
2a アイランド部
2b 電極部
4 樹脂層
6 レジストパターン層
11 実装用金属薄膜
12 リード層
13 ボンディング用金属膜
S 半導体素子
Claims (4)
- 半導体素子(S)が搭載されるアイランド部(2a)と、該アイランド部(2a)の周りに所定の間隔をおいて配置される1以上の電極部(2b)とを有し、上記アイランド部(2a)上に搭載した半導体素子(S)と上記電極部(2b)との間を電気的に接続した後樹脂封止して、アイランド部(2a)と電極部(2b)のそれぞれ裏面が樹脂層(4)の底面と同一平面で露出して構成される半導体装置において、
上記アイランド部(2a)および電極部(2b)はそれぞれ電鋳により、裏面側の実装用金属薄膜(11)とこの上面に一体に積層されるリード層(12)の少なくとも二層構造からあらかじめ形成されていることを特徴とする半導体装置。 - 半導体素子(S)と、上記半導体素子(S)が搭載されるアイランド部(2a)と、上記半導体素子(S)の電極(L)と電気的に接続される電極部(2b)とが樹脂層(4)にて封止され、上記アイランド部(2a)および上記電極部(2b)の裏面が上記樹脂層(4)の底面と同じ側で露出する半導体装置であって、
上記アイランド部(2a)及び上記電極部(2b)はそれぞれ、実装用金属薄膜(11)の上面にリード層(12)が積層された少なくとも二層構造からなり、互いに独立しており、
上記樹脂層(4)は、上記底面と対向する天面と、上記底面と上記天面との間に位置する側面と、上記天面と上記側面をつなぐ斜面を有し、
上記電極部(2b)の上端部に張り出しが形成されており、
上記樹脂層(4)の厚み方向において、上記斜面と上記張り出し形成領域とが部分的に重なるように位置していることを特徴とする半導体装置。 - 導電性基板(1)の一面側に、半導体素子(S)搭載用のアイランド部(2a)および半導体素子(S)の電極(L)と接続される電極部(2b)を形成するための所定パターンから成るレジストパターン層(6)を形成する工程と、
上記基板(1)の露出面に、実装用金属薄膜(11)をメッキ成長させるとともに該金属薄膜(11)上に電鋳工程によりリード層(12)を積層して成長させ一体化して、金属薄膜(11)とこの上面に一体に積層されるリード層(12)の少なくとも二層構造から成るアイランド部(2a)および電極部(2b)を独立して形成する工程と、
基板(1)よりレジストパターン層(6)を除去する工程と、
上記アイランド部(2a)に半導体素子(S)を搭載した後、半導体素子(S)と電極部(2b)とを電気的に接続する工程と、
上記基板(1)を除去して、アイランド部(2a)および電極部(2b)の金属薄膜(11)の各裏面が、樹脂層(4)の底面と同一平面で露出した状態で形成される工程とを有することを特徴とする半導体装置の製造方法。 - ステンレス基板(1)の一の面側に、半導体素子(S)搭載用のアイランド部(2a)および上記半導体素子(S)の電極(L)と接続される電極部(2b)を形成するための所定パターンから成るレジストパターン層(6)を形成する第1の工程と、
上記第1の工程の後、上記ステンレス基板(1)の上記面のうち上記レジストパターン層で覆われていない露出領域に対し、実装用金属薄膜(11)をメッキ成長させるために、上記ステンレス基板(1)の上記露出領域に存在する不活性膜を化学エッチングにより除去する第2の工程と、
上記第2の工程の後、上記ステンレス基板(1)の上記面のうち化学エッチングにより不活性膜を除去した領域に、上記実装用金属薄膜(11)をメッキ成長させ、上記実装用金属薄膜(11)上に電鋳によりリード層(12)を成長させ、上記実装用金属薄膜(11)とこの上面に一体に積層される上記リード層(12)との少なくとも二層構造から成る上記アイランド部(2a)および上記電極部(2b)を独立して形成する第3の工程と、
上記第3の工程の後、上記ステンレス基板(1)より上記レジストパターン層(6)を除去する第4の工程と、
上記第4の工程の後、上記アイランド部(2a)に上記半導体素子(S)を搭載した後、上記半導体素子(S)の上記電極(L)と上記電極部(2b)とを電気的に接続する第5の工程と、
上記第5の工程の後、上記半導体素子(S)を樹脂でモールドして樹脂封止体を形成する第6の工程と、
上記第6の工程の後、上記ステンレス基板(1)を引き剥がし除去して、上記アイランド部(2a)および上記電極部(2b)の裏面を上記樹脂封止体の底面から露出する第7の工程と、
上記第7の工程の後、上記樹脂封止体を切断線に沿って切断して個々の半導体装置に切り離しする第8の工程とを有し、
上記樹脂封止体の天面には、内面に斜面を有する凹部が形成されており、上記凹部内に切断線を設定したことを特徴とする半導体装置の製造方法。
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JP2002016181A (ja) * | 2000-04-25 | 2002-01-18 | Torex Semiconductor Ltd | 半導体装置、その製造方法、及び電着フレーム |
JP2002289739A (ja) * | 2001-03-23 | 2002-10-04 | Dainippon Printing Co Ltd | 樹脂封止型半導体装置および半導体装置用回路部材とその製造方法 |
JP2004214265A (ja) * | 2002-12-27 | 2004-07-29 | Kyushu Hitachi Maxell Ltd | 半導体装置および半導体装置の製造方法 |
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JP2002016181A (ja) * | 2000-04-25 | 2002-01-18 | Torex Semiconductor Ltd | 半導体装置、その製造方法、及び電着フレーム |
JP2002009196A (ja) * | 2000-06-20 | 2002-01-11 | Kyushu Hitachi Maxell Ltd | 半導体装置の製造方法 |
JP2002289739A (ja) * | 2001-03-23 | 2002-10-04 | Dainippon Printing Co Ltd | 樹脂封止型半導体装置および半導体装置用回路部材とその製造方法 |
JP2004214265A (ja) * | 2002-12-27 | 2004-07-29 | Kyushu Hitachi Maxell Ltd | 半導体装置および半導体装置の製造方法 |
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