JP2740977B2 - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP2740977B2
JP2740977B2 JP8538290A JP8538290A JP2740977B2 JP 2740977 B2 JP2740977 B2 JP 2740977B2 JP 8538290 A JP8538290 A JP 8538290A JP 8538290 A JP8538290 A JP 8538290A JP 2740977 B2 JP2740977 B2 JP 2740977B2
Authority
JP
Japan
Prior art keywords
conductor
conductive plate
plate
semiconductor chip
lead
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP8538290A
Other languages
English (en)
Other versions
JPH03283646A (ja
Inventor
厚生 能隅
淳 福井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsui High Tech Inc
Original Assignee
Mitsui High Tech Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsui High Tech Inc filed Critical Mitsui High Tech Inc
Priority to JP8538290A priority Critical patent/JP2740977B2/ja
Publication of JPH03283646A publication Critical patent/JPH03283646A/ja
Application granted granted Critical
Publication of JP2740977B2 publication Critical patent/JP2740977B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/49105Connecting at different heights
    • H01L2224/49109Connecting at different heights outside the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01074Tungsten [W]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

【発明の詳細な説明】 〔発明の目的〕 (産業上の利用分野) 本発明は、半導体装置に係り、特に半導体集積チップ
を実装するリードフレーム構体の構造に関する。
(従来の技術) パワートランジスタ等のパワーデバイスを集積化して
なる半導体集積回路の分野では、高いパワーを用いるた
めに、電流供給のためのリードはワイヤとの接続部にお
けるインダクタンスの増大を防ぐために、ボンディング
ワイヤに代えてパワープレートを介してチップのボンデ
ィングパッドに接続するという方法が取られることが多
い。また、高集積化に従い、リードの本数を低減する目
的から、複数のパッドから接地ラインに落とすような場
合、接地用のプレートを設けこれにすべて接続するとい
う方法が有力となってきている。
さらにまた、発熱量も大きいため、ダイパッドに代え
て放熱性の良好な金属板からなる大きな放熱板を必要と
する傾向にある。
このようなパワーデバイスでは、一例を第3図に示す
ように、通常、接地用のグランドプレート12とパワープ
レート14とがリードフレーム本体15に対して各々所定の
部位に設けられた舌片を介して溶接により一体的に接続
されリードフレーム構体を構成している。
このため、舌片の折り曲げ精度や、溶接位置精度の影
響により溶接箇所がはがれたり各構成体に歪みを生じた
りすることがあった。
(発明が解決しようとする問題点) このように、従来のパワーデバイスでは、接地用のグ
ランドプレートやパワープレート等とリードフレーム本
体との接続が、各々所定の部位に設けられた舌片を介し
て溶接によりなされているため、接続不良や変形を生じ
易く、これがデバイスとしての信頼性低下の原因となっ
ていた。
本発明は、前記実情に鑑みてなされたもので、製造が
容易で信頼性の高い半導体装置を提供することを目的と
する。
〔発明の構成〕
(課題を解決するための手段) 上記目的を達成するため、請求項1記載の発明は、 半導体チップ載置部上に設置された半導体チップと、 前記半導体チップ載置部上に第1の絶縁層を介して積
層された導電性プレートと、 前記導電性プレート上に第2の絶縁層を介して積層さ
れ、前記半導体チップの周縁に先端がくるように、複数
のリードを表面に配設してなるリードフレーム本体と、 前記第2の絶縁層に形成され、導体が充填されたスル
ーホールとを具備し、 前記導電性プレートは、 前記スルーホールの前記導体を介して、前記リードフ
レーム本体の少なくとも1つのリードに接続されるよう
にしたことを特徴とする。
また、請求項2記載の発明は、 前記第1の絶縁層および前記導電性プレートおよび前
記第2の絶縁層を貫通するように形成され、導体が充填
された第2のスルーホールを具備し、 前記導電性プレートは、 プレート状の電源供給用導体を構成し、 前記半導体載置部は、 プレート状の接地用導体を構成し、前記第2のスルー
ホールの前記導体を介して、前記リードフレーム本体の
少なくとも1つのリードに接続されるようにしたことを
特徴とする。
(作用) 上記構成により、リードと導電性プレートとが絶縁層
に形成されたスルーホールに充填された導体を介して接
続されているため、歪みや剥がれもなく、高精度の接続
を確実に行うことが可能となる。
すなわち、第3図に示した従来例のリードフレームで
用いられていたような舌片は不要となり、折り曲げ加工
の必要がなくなるため、機械的応力がかからず、剥がれ
や歪みを生じることもない。
(実施例) 以下本発明の実施例について、図面を参照しつつ詳細
に説明する。
実施例1 第1図は、本発明の第1の実施例のパワーデバイスの
要部を示す断面図である。
このデバイスは、半導体チップ1を載置すると共にグ
ランドプレートとしての役割を行う第1の導電板2と、
この上層に接着剤3を介して固着され、電源ラインに接
続されるパワープレートとしての第2の導電板4と、さ
らにこの上層に接着剤3を介して固着され、前記第1の
導電板2の半導体チップ搭載部を囲むように複数のイン
ナーリードを配設してなるリードフレーム本体5とから
構成され、封止樹脂Pによって封止せしめられてなるも
のである。
このリードフレーム本体5と第1および第2の導電板
は貫通孔Hに充填された導電性ペーストを介して電気的
に接続されており、半導体チップ上の各ボンディングパ
ッドとそれぞれを接続するようにボンディングワイヤを
介して接続がなされている。
次に、このデバイスの製造工程について説明する。
まず、第2図(a)に示すように、通常のスタンピン
グ法により、帯状材料を加工し、半導体チップ載置領域
aと対峙するインナーリード6、アウターリード7、タ
イバー8などを含む通常のリードフレームの形状に成型
する。9はサイドバーである。次いで、コイニング処理
を行い、インナーリード先端部の平坦幅を確保したの
ち、先端部にめっきを行う。Mはめっき領域を示す。こ
のとき必要に応じて、インナーリード先端部のボンディ
ングエリアを避けるように熱硬化性樹脂を介して絶縁性
テープを貼着し、加熱工程を経て硬化させ、固定するよ
うにしてもよい。
一方、第2図(b)および第2図(c)に示すよう
に、また通常のスタンピング法により、放熱性の良好な
銅板を加工し、グランドプレートとしての役割を行う第
1の導電板2と、電源ラインに接続されるパワープレー
トとしての第2の導電板4とを形成する。これらの内第
2の導電板4に対しては、打ち抜き後、表面を絶縁性の
ポリイミド膜11で被覆すると共に、所定の位置にポリイ
ミド膜11のみを貫通する第1の貫通穴Wと、ポリイミド
膜11および板本体を貫通する第2の貫通穴Hとを配設
し、第2の貫通穴Hの側壁は絶縁膜sで被覆するように
する。また、第1の導電板2に対しては、打ち抜き後、
表面を絶縁性のポリイミド膜11で被覆すると共に、半導
体チップ載置部およびダイパッドに接続するためのイン
ナーリードの先端の所定の位置にポリイミド膜11のみを
貫通する第1の貫通穴Wを配設する。
そして、第2図(d)に示すように、第1の導電板2
の中央部に半導体チップ1を導電性接着剤12を介して固
着すると共に、前記第1および第2の導電板の第1およ
び第2の貫通穴H,Wに導電性ペーストDを充填し、第1
の導電板、第2の導電板、リードフレーム本体5を順次
積層し、絶縁性接着剤3によって一体的に固着する。
この後、ワイヤボンディングを行い、樹脂封止を行っ
て、第1図に示したようなデバイスが完成する。
このようにして形成されたデバイスは、リードと導電
性プレートとが絶縁層に形成されたスルーホールに充填
された導電性ペーストを介して接続されているため、歪
みや剥がれもなく、高精度の接続を確実に行うことが可
能となる。
また、第3図に示した従来例のリードフレームのよう
に、折り曲げ加工時の機械的応力による剥がれや歪やを
生じることもなく信頼性の高いデバイスを得ることが可
能となる。
なお前記実施例では、パワープレートや接地プレート
は、一枚の導電性の板状体で構成したが、絶縁性基板上
に所望のパターンを形成することによって行っても良
い。このとき信号線およびグランド線のパターンは、ス
パッタリングおよび電解めっきによって形成された銅薄
膜をフォトリソ法によりパターニングして形成する方
法、樹脂フィルム表面に表面処理を行った後、薄い銅箔
を直接圧着したり、接着剤を介して固着したりして銅薄
膜を形成した後パターニングしたりまた、薄い銅箔の表
面にポリイミド樹脂等の絶縁性樹脂を塗布しこれを硬化
することによって銅薄膜を形成した後、同様にフォトリ
ソ法によりパターニングするなどの方法をとることも可
能である。
また、前記実施例では、ワイヤボンディング方式のリ
ードフレームを用いた例について説明したが、集積回路
チップ載置部に向かって突出する舌片を備えたインナー
リードを用いることにより、ダイレクトボンディング方
式にも適用可能である。
さらにまた、複数のインナーリードと、これら複数の
インナーリードのそれぞれに対応して外方に突出する舌
片からなるアウターリードとを配設してなる樹脂フィル
ムからなり、表面および裏面の導体層が前記樹脂フィル
ムに形成されたスルーホールを介して接続されていると
共に、該舌片を集積回路チップのボンディングパッドに
直接接続するように構成されたいわゆるTAB技術を用い
たフィルムキャリアにも適用可能である。
〔発明の効果〕
以上説明してきたように、本発明によれば、複数のイ
ンナーリードを配列してなるリードフレーム本体に絶縁
層を介して少なくとも1つの導電性プレートを固着し、
絶縁層に形成されたスルーホールに充填された導体を介
してリードと導電性プレートとが接続されるようにして
いるため、位置ずれや歪みや剥がれもなく、高精度の接
続を確実に行うことが可能となる。
【図面の簡単な説明】
第1図は、本発明実施例の半導体装置を示す図、第2図
(a)乃至第2図(d)は、同半導体装置の製造工程
図、第3図は従来例の半導体装置を示す図である。 1……半導体チップ、2……第1の導電板、3……接着
剤、4……第2の導電板、5……リードフレーム本体、
P……封止樹脂、a……半導体チップ載置領域、6……
インナーリード、7……アウターリード、8……タイバ
ー、9……サイドバー、W……第1の貫通穴、11……ポ
リイミド膜、s……絶縁膜、H……第2の貫通穴。

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項1】半導体チップ載置部上に設置された半導体
    チップと、 前記半導体チップ載置部上に第1の絶縁層を介して積層
    された導電性プレートと、 前記導電性プレート上に第2の絶縁層を介して積層さ
    れ、前記半導体チップの周縁に先端がくるように、複数
    のリードを表面に配設してなるリードフレーム本体と、 前記第2の絶縁層に形成され、導体が充填されたスルー
    ホールとを具備し、 前記導電性プレートは、 前記スルーホールの前記導体を介して、前記リードフレ
    ーム本体の少なくとも1つのリードに接続されるように
    したことを特徴とする半導体装置。
  2. 【請求項2】前記第1の絶縁層および前記導電性プレー
    トおよび前記第2の絶縁層を貫通するように形成され、
    導体が充填された第2のスルーホールを具備し、 前記導電性プレートは、 プレート状の電源供給用導体を構成し、 前記半導体載置部は、 プレート状の接地用導体を構成し、前記第2のスルーホ
    ールの前記導体を介して、前記リードフレーム本体の少
    なくとも1つのリードに接続されるようにしたことを特
    徴とする請求項1記載の半導体装置。
JP8538290A 1990-03-30 1990-03-30 半導体装置 Expired - Fee Related JP2740977B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP8538290A JP2740977B2 (ja) 1990-03-30 1990-03-30 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8538290A JP2740977B2 (ja) 1990-03-30 1990-03-30 半導体装置

Publications (2)

Publication Number Publication Date
JPH03283646A JPH03283646A (ja) 1991-12-13
JP2740977B2 true JP2740977B2 (ja) 1998-04-15

Family

ID=13857191

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8538290A Expired - Fee Related JP2740977B2 (ja) 1990-03-30 1990-03-30 半導体装置

Country Status (1)

Country Link
JP (1) JP2740977B2 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06295962A (ja) * 1992-10-20 1994-10-21 Ibiden Co Ltd 電子部品搭載用基板およびその製造方法並びに電子部品搭載装置
ES2094049T3 (es) * 1992-12-16 1997-01-01 Schering Plough Healthcare Metodo y aparato para bronceado sin sol.
JP2806729B2 (ja) * 1993-03-26 1998-09-30 京セラ株式会社 半導体素子収納用パッケージ
WO1996031906A1 (en) * 1995-04-05 1996-10-10 National Semiconductor Corporation Multi-layer lead frame
US5895977A (en) * 1996-08-08 1999-04-20 Intel Corporation Bond pad functional layout on die to improve package manufacturability and assembly

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63188962A (ja) * 1987-01-31 1988-08-04 Sumitomo Electric Ind Ltd 集積回路用パツケ−ジ
JP2593509B2 (ja) * 1988-03-31 1997-03-26 株式会社東芝 半導体集積回路用パッケージ

Also Published As

Publication number Publication date
JPH03283646A (ja) 1991-12-13

Similar Documents

Publication Publication Date Title
KR100274333B1 (ko) 도체층부착 이방성 도전시트 및 이를 사용한 배선기판
JP2002016181A (ja) 半導体装置、その製造方法、及び電着フレーム
JPH10149901A (ja) 電気抵抗器および電気抵抗器の製造方法
JP2740977B2 (ja) 半導体装置
JPH11191602A (ja) 半導体装置とその製造方法
JP2771203B2 (ja) 集積回路実装用テープ
JP3549316B2 (ja) 配線基板
JPH04127564A (ja) リードフレームの製造方法
JP2879629B2 (ja) リードフレームおよびその製造方法
JP3147189B2 (ja) リードフレームおよびその製造方法
JP3293202B2 (ja) 半導体装置及びその製造方法
JP2632762B2 (ja) 半導体素子搭載用基板の製造方法
JP3337911B2 (ja) 半導体装置及びその製造方法
JP2002343927A (ja) 半導体モジュール及びその製造方法
JPH09148484A (ja) 半導体装置及びその製造方法
JPH06326227A (ja) 多層リードフレームの製造方法及び構造
JPH0425061A (ja) 半導体装置
JP3196758B2 (ja) リードフレームとリードフレームの製造方法と半導体装置と半導体装置の製造方法
JP2668461B2 (ja) リードフレーム製造装置
JP2552943B2 (ja) 半導体装置
JPS62226649A (ja) ハイブリツド型半導体装置
JPH09270435A (ja) 半導体装置の製造方法
JPH07249708A (ja) 半導体装置及びその実装構造
JPS58134450A (ja) 半導体装置およびその製造方法
JP2784209B2 (ja) 半導体装置

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees