JPH09148484A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH09148484A
JPH09148484A JP30776395A JP30776395A JPH09148484A JP H09148484 A JPH09148484 A JP H09148484A JP 30776395 A JP30776395 A JP 30776395A JP 30776395 A JP30776395 A JP 30776395A JP H09148484 A JPH09148484 A JP H09148484A
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mounting portion
sealing resin
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Kazuhiko Mitobe
一彦 水戸部
Yasuhiro Niima
康弘 新間
Rikuro Sono
陸郎 薗
Ichiro Yamaguchi
一郎 山口
Masaaki Seki
正明 関
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Fujitsu Ltd
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Abstract

(57)【要約】 【課題】本発明は半導体素子を搭載する基板を有した半
導体装置及びその製造方法に関し、信頼性，放熱特性の
向上を図ることを課題とする。 【解決手段】半導体素子21と、金属部材により形成され
ると共に半導体素子21が搭載される素子搭載部26が設け
られた金属基板24と、この金属基板24に形成されており
半導体素子21に配線フィルム29を介して電気的に接続さ
れるボールバンプ22と、素子搭載部26に形成されており
金属基板24に発生する歪みを吸収する空間部27と、素子
搭載部26の上面及び下面を共に被覆するよう形成され半
導体素子21を封止する封止樹脂23とを具備する構成とす
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に係り、特に半導体素子を搭載する基板を有し
た半導体装置及びその製造方法に関する。近年、高集積
化，高速化及びハイパワー化に対応でき、しかも低コス
トであるパッケージ構造を有した半導体装置が求められ
ている。これらの要求に対応すべく、ＢＧＡタイプのパ
ッケージ構造が開発され、各種電子機器に採用されて注
目されるようになってきている。
【０００２】
【従来の技術】図１３は従来における半導体装置の一例
を示す断面図である。この半導体装置１０は、プラスチ
ックＢＧＡ（以下、ＰＢＧＡという）タイプのパッケー
ジ構造を有するものである。
【０００３】同図において、１２は多層のプリント基板
であり、その上面である搭載面１２ａには半導体素子１
３がダイボンディング等により固定されている。また、
プリント基板１２の搭載面１２ａと反対側に位置する実
装面１２ｂには、複数の半田バンプ１４が配設されてい
る。この半田バンプ１４は外部接続端子として機能す
る。
【０００４】また、プリント基板１２の搭載面１２ａ及
び内層部には所定の電極パターン（図示せず）がプリン
ト形成されており、搭載面１２ａに形成された所定の電
極パターンと半導体素子１３との間にはワイヤ１５が配
設され、このワイヤ１５により電極パターンと半導体素
子１３は電気的に接続される。
【０００５】更に、プリント基板１２には複数のスルー
ホール１６が形成されており、このスルーホール（内部
配線）１６を介して半導体素子１３と電気的に接続され
た電極パターンはプリント基板１２の実装面１２ｂに引
き出され、半田バンプ１４と電気的に接続する構成とな
っている。
【０００６】一方、プリント基板１２の搭載面１２ａの
上面には、半導体素子１３を封止する封止樹脂１７がポ
ッティング（トランスファーモールドで形成することも
可能）により形成されている。この封止樹脂１７は、半
導体素子１３を保護するために形成されるものであり、
封止樹脂１７が形成されることにより半導体素子１３は
封止樹脂１７内に埋設された構成となる。
【０００７】
【発明が解決しようとする課題】しかるに、上記した従
来のＰＢＧＡタイプの半導体装置１０では、半導体素子
１３を搭載する基板として多層のプリント基板１２が用
いられており、この多層プリント基板１２は吸湿し易い
性質を有するため、吸湿した水分が配線パターンに付着
することにより配線パターンに腐食が発生したり、また
加熱時（例えば実装時）に吸湿した水分が気化すること
により封止樹脂１７にクラックが発生するおそれがある
という問題点があった。
【０００８】また、半導体素子１３を封止する封止樹脂
１７は、プリント基板１２の上面のみに形成されていた
ため、プリント基板１２における搭載面１２ａと実装面
１２ｂとのバランスが悪く、封止樹脂１７がプリント基
板１２から剥離し易く半導体装置１０の信頼性が劣化す
るという問題点があった。
【０００９】更に、プリント基板１２は熱伝導性が低い
ため、半導体素子１３が発熱してもこれを効率的に外部
に放熱することができないという問題点もあった。本発
明は上記の点に鑑みてなされたものであり、信頼性及び
放熱特性の向上を図った半導体装置及びその製造方法を
提供することを目的とする。
【００１０】
【課題を解決するための手段】上記の課題は下記の各手
段を講じることにより解決することができる。請求項１
記載の発明に係る半導体装置は、半導体素子と、金属部
材により形成されており、段差部に前記半導体素子が搭
載される素子搭載部が設けられた金属基板と、前記金属
基板に形成されており、前記半導体素子に配線手段を介
して電気的に接続されると共に実装時に外部電極と接続
される外部接続端子と、前記素子搭載部に形成されてお
り、前記金属基板に発生する歪みを吸収する空間部と、
前記素子搭載部の上面及び下面を共に被覆するよう前記
金属基板に形成されており、前記半導体素子を封止する
封止樹脂とを具備することを特徴とするものである。
【００１１】また、請求項２記載の発明では、前記請求
項１記載の半導体装置において、前記配線手段を前記金
属基板の半導体素子搭載面にのみ配設したことを特徴と
するものである。
【００１２】また、請求項３記載の発明では、前記請求
項１または２記載の半導体装置において、前記金属基板
に、前記素子搭載部の上面及び下面に形成された前記封
止樹脂を連通させる連通孔を形成してなることを特徴と
するものである。
【００１３】また、請求項４記載の発明では、前記請求
項１乃至３のいずれかに記載の半導体装置において、前
記金属基板を高熱伝導性材料により形成したことを特徴
とするものである。更に、請求項５記載の発明に係る半
導体装置の製造方法では、金属材料よりなるベース部材
にプレス加工を行うことにより、枠体に保持部を介して
外周部が保持されると共に中央部に空間部を有する金属
基板を形成すると共に、前記金属基板に所定の配線パタ
ーンが形成された配線手段を配設する基板形成工程と、
前記金属基板に曲げ加工を行うことにより段差状の素子
搭載部を形成すると共に前記素子搭載部に半導体素子を
搭載し、かつ前記半導体素子と前記配線手段に形成され
た配線パターンとを電気的に接続する素子搭載工程と、
少なくとも前記素子搭載部の上面及び下面を共に被覆す
るよう前記金属基板上に封止樹脂を配設することによ
り、前記半導体素子を樹脂封止する樹脂封止工程と、前
記金属基板に配設された前記配線手段の配線パターンに
外部接続端子を形成する外部接続端子形成工程とを具備
することを特徴とするものである。
【００１４】上記した各手段は次のように作用する。請
求項１記載の発明によれば、基板として吸湿性を有しな
い金属基板を用いているため、配線手段に腐食が発生し
たり、また実装時等において封止樹脂にクラックが発生
するすることを確実に防止することができる。
【００１５】また、金属基板に発生する歪みを吸収する
空間部が形成されているため、素子搭載部を形成するた
めに金属基板に段差部を加工する際、或いは実装時等に
おいて加熱処理が行われた際に、金属基板に歪みが発生
することを防止することができ、よって半導体素子が素
子搭載部から剥離したり、また封止樹脂が金属基板から
剥離することを防止することができる。
【００１６】更に、封止樹脂が素子搭載部の上面及び下
面を共に被覆するよう金属基板に形成されているため、
金属基板の上面と下面における封止樹脂のバランスを均
衡させることができ、よって封止樹脂が金属基板から剥
離するのを確実に防止することができる。
【００１７】また、請求項２記載の発明によれば、配線
手段を金属基板の半導体素子搭載面にのみ配設したこと
により、半導体素子の搭載面と外部接続端子の形成面は
同一面となる。これにより、多層配線プリント基板等の
高価なプリント基板を用いることなく、またスルーホー
ル等の形成が面倒な電極を用いることなく、半導体素子
と外部接続端子との電気的接続を行うことが可能とな
り、よって低コスト化を図ることができる。
【００１８】また、請求項３記載の発明によれば、金属
基板に素子搭載部の上面及び下面に形成された前記封止
樹脂を連通させる連通孔を形成したことにより、素子搭
載部の上面に配設された封止樹脂と素子搭載部の下面に
配設された封止樹脂は連通孔を介して連通して一体化し
た構成となる。これにより、素子搭載部の上面及び下面
に配設された封止樹脂は強固に接続された構成となり、
また封止樹脂と金属基板との機械的接合強度は向上し、
封止樹脂が金属基板から剥離することをより確実に防止
することができる。
【００１９】また、請求項４記載の発明によれば、金属
基板を高熱伝導性材料により形成したことにより、半導
体素子で発生した熱を高熱伝導性材料よりなる金属基板
を介して効率よく外部に放熱することができる。即ち、
金属基板を放熱板としても用いることができるため、半
導体素子の冷却効率を向上させることができる。
【００２０】また、請求項５記載の発明によれば、基板
形成工程においてベース部材にプレス加工を行うと共に
所定の配線パターンが形成された配線手段を配設するこ
とにより金属基板を形成することにより、従来のＢＧＡ
タイプの半導体装置のプリント基板形成工程で必要とさ
れるスルーホールの形成工程，複数の基板の積層工程等
は不要となり、基板の形成を容易に行うことができる。
【００２１】また、基板形成工程において金属基板に空
間部を形成した後に、素子搭載工程で曲げ加工を行い段
差状の素子搭載部を形成することにより、曲げ加工で発
生する歪みは空間部で吸収され応力の集中を防止できる
ため、素子搭載部の平坦性及び金属基板の精度を向上さ
せることができる。これにより、素子搭載部に半導体素
子を確実に搭載することができ、また後に実施される外
部接続端子形成工程において外部接続端子の形成位置精
度を向上させることができる。
【００２２】
【発明の実施の形態】次に本発明の実施の形態について
図面と共に説明する。図１は本発明の一実施例である半
導体装置２０を示す断面図である。本実施例に係る半導
体装置２０は、大略すると半導体素子２１，外部接続端
子となるボールバンプ２２，封止樹脂２３（梨地で示
す），及び金属基板２４等により構成されている。
【００２３】金属基板２４は、例えば銅（Ｃｕ），アル
ミニウム（Ａｌ）等の金属材料よりなるベース部材２５
（図２及び図３に示す）を後述するように折り曲げ加工
することにより形成されるものであり、その厚さは比較
的厚く形成されており半導体装置用の基板として必要と
される機械的強度を確保した構成とされている。
【００２４】また、金属基板２４の実装基板２８と対抗
する下面中央部には半導体素子２１を搭載する素子搭載
部２６が形成されている。この素子搭載部２６は金属基
板２４を曲げ加工することにより形成されており、外周
部分に対し段差部を設けることにより形成されている。
【００２５】更に、この素子搭載部２６の中央位置に
は、金属基板２４を上下に貫通するよう空間部２７が形
成されている。この空間部２７は、本実施例においては
矩形状の素子搭載部２６に対角線状に形成された溝部
（切り込み）により形成されており（図４参照）、金属
基板２４に生じる歪みを吸収する機能を奏する。
【００２６】即ち、素子搭載部２６を曲げ加工により形
成する時、及び半導体装置２０を実装基板２８へ実装す
る際に印加される熱により金属基板２４には歪みが発生
するが、素子搭載部２６に空間部２７を形成しておくこ
とにより、この歪みは空間部２７が形状変形することに
より吸収される。よって、上記の曲げ加工及び熱処理等
により金属基板２４に歪みが発生しても素子搭載部２６
及び金属基板２４の平坦性は維持される。これにより、
半導体素子２１が素子搭載部２６から剥離したり、また
後述する封止樹脂２３が金属基板２４から剥離すること
を防止することができ、半導体装置２０の信頼性を向上
させることができる。
【００２７】また、上記構成とされた金属基板２４の半
導体素子２１が搭載される下面２４ｂ（半導体素子搭載
面）には、配線手段となる配線フィルム２９が配設され
ている。この配線フィルム２９は金属基板２４の下面２
４ｂにのみ配設されており、また熱可塑性フィルム３０
と配線パターン３１とにより構成されている。熱可塑性
フィルム３０は、例えばポリイミド系樹脂等の熱可塑性
を有する絶縁フィルムであり可撓性を有している。ま
た、配線パターン３１は、例えば銅箔を熱可塑性フィル
ム３０全面に被膜した後に所定のパターンに成形したも
のである。
【００２８】更に、配線パターン３１の表面には、例え
ば金（Ａｕ）或いはパラジウム（Ｐｄ）等によりメッキ
が行われており、更に所定位置にはソルダーレジスト３
２が形成されている。Ａｕメッキ或いはＰｄメッキは、
配線パターン３１と後述するボールバンプ２２及びワイ
ヤ３３との電気的接続を良好とするために配設されてお
り、またソルダーレジスト３２は隣接する配線パターン
３１間の絶縁と保護を図るために配設されている。
【００２９】上記構成とされた金属基板２４の素子搭載
部２６には半導体素子２１が搭載される。具体的には、
半導体素子２１は例えばダイ付け材３４として熱硬化型
接着剤を用いて素子搭載部２６に固定される。尚、ダイ
付け材３４としては、半田，導電性ペースト，テープ材
料を用いることも可能である。
【００３０】素子搭載部２６に搭載された半導体素子２
１と、配線フィルム２９に形成されている配線パターン
３１との間にはワイヤ３３が配設されている。ワイヤ３
３により半導体素子２１と配線パターン３１とを電気的
に接続することにより、一般に用いられているワイヤボ
ンディング装置を用いることができ、半導体素子２１と
配線パターン３１の接続を容易に行うことができる。
【００３１】ボールバンプ２２は例えば半田バンプであ
り、金属基板２４の下面２４ｂに複数個配設されてい
る。このボールバンプ２２は、金属基板２４の下面２４
ｂに配設された配線フィルム２９に形成された配線パタ
ーン３１の所定位置に形成されており、よって半導体素
子２１はワイヤ３３及び配線パターン３１を介してボー
ルバンプ２２に電気的に接続された構成となる。
【００３２】図１３を用いて説明した従来のＢＧＡタイ
プの半導体装置１１では、半導体素子１３と半田バンプ
１４とを電気的に接続するために、プリント基板１２に
形成が面倒なスルーホール１６を形成し、搭載面１２ａ
と実装面１２ｂとを電気的に接続する必要があった。
【００３３】しかるに、本実施例に係る半導体装置１０
は、金属基板２４の実装基板２８と対向する下面２４ｂ
に段差状（凹状）の素子搭載部２６を形成すると共に、
下面２４ｂに配線フィルム２９及びボールバンプ２２を
形成する構成とすることにより、金属基板２４の上面２
４ａと下面２４ｂを電気的に接続する必要はない構成と
されている。
【００３４】従って、本実施例に係る半導体装置１０
で、基板として多層配線プリント基板等の高価なプリン
ト基板を用いることなく、またスルーホール等の形成が
面倒な電極を用いることなく、半導体素子２１とボール
バンプ２２とを電気的に接続できるため容易かつ安価コ
ストに金属基板２４を形成することができる。
【００３５】封止樹脂２３は、半導体素子２１を封止し
外界に対して保護するために設けられる。この封止樹脂
２３は、トランスファーモールド又はポッティング等に
より少なくとも素子搭載部２６の上面２６ａ及び下面２
６ｂの双方を被覆するよう形成されている。このよう
に、封止樹脂２３を素子搭載部２６の上面２６ａ及び下
面２６ｂを共に被覆するよう金属基板２４に形成するこ
とにより、金属基板２４の上面２４ａと下面２４ｂにお
ける封止樹脂２３のバランスを均衡させることができ
る。これにより、封止樹脂２３が金属基板２４から剥離
するのを防止することができ、半導体装置２０の信頼性
を向上させることができる。
【００３６】上記構成とされた半導体装置２０は、基板
として銅等の金属材料よりなる金属基板２４を用いてい
るため吸湿率を低下させることができる。よって、半導
体装置２０を実装基板２８に実装する際、ボールバンプ
２２を実装基板２８に形成された電極部３５に接続する
ために加熱処理を行っても、吸湿率が低いため金属基板
２４から水蒸気が発生するようなことはない。これによ
り、水分が気化することに起因して封止樹脂２３にクラ
ックが発生することを防止できると共に、封止樹脂２３
が金属基板２４から剥離することを防止でき、半導体装
置２０の信頼性を向上させることができる。
【００３７】また、上記のように金属基板２４は熱伝導
性の良好な銅或いはアルミニウム等の金属材料により形
成されているため、半導体素子２１で発生した熱は金属
基板２４を介して効率よく外部に放熱される。また、半
導体装置用基材２４は封止樹脂２３が配設された部位を
除き、他の部分は外部に露出した構成とされている。従
って、半導体装置２０の放熱効率は高く、半導体素子２
１の冷却を効率よく行うことができる。
【００３８】更に、上記構成とされた半導体装置２０
は、外部接続端子としてボールバンプ２２を用いてお
り、このボールバンプ２２は金属基板２４の下面２４ｂ
に配設されているため、半導体装置２０をＢＧＡタイプ
の半導体装置と等価の状態で使用することが可能とな
る。従って、外部接続端子の変形を考慮することなく多
端子化を図ることができると共に実装性を向上させるこ
とができる。
【００３９】続いて、本発明の一実施例である半導体装
置の製造方法について図２乃至図８を用いて説明する。
尚、以下の説明においては、図１に示した半導体装置２
０の製造方法を例に挙げて説明する。また、図２乃至図
８において、図１に示した半導体装置２０と同一構成に
ついては同一符号を付して説明する。
【００４０】本実施例に係る半導体装置の製造方法で
は、基板形成工程，素子搭載工程，樹脂封止工程，及び
外部接続端子形成工程の各工程を実施するとにより半導
体装置２０を製造する。図２及び図３は基板形成工程を
示している。基板形成工程では、先ず金属材料よりなる
ベース部材２５にプレス打ち抜き加工を行うことによ
り、枠体３６に保持部３７を介して外周部が保持された
構成の金属基板２４を形成する。また、このプレス打ち
抜き加工時に金属基板２４の略中央部には空間部２７
を、また枠体３６には位置決め用の位置決め孔３８を合
わせて形成する。続いて、金属基板２４の上面２４ａに
配線フィルム２９を接着等により配設する。
【００４１】配線フィルム２９は、別の工程において粗
締め予め形成されたものであり、先ず絶縁性を有するポ
リイミド樹脂等よりなる熱可塑性フィルム３０の上部全
面に銅箔を被膜形成し、続いてエッチング処理等を行う
ことにより図２に示される所定パターン形状の配線パタ
ーン３１を形成する。続いて、形成された配線パターン
３１の上面全面に金或いはパラジウムのメッキ処理を行
い、更にメッキ処理が行われた配線パターン３１の上部
所定位置にはソルダーレジスト３２が形成される。上記
処理が終了すると、その中央部分に空間部２７の形状に
対応した空間部を形成し、これにより配線フィルム２９
が形成される。
【００４２】この基板形成工程では、従来のＢＧＡタイ
プの半導体装置１１（図１３参照）のプリント基板形成
工程で必要とされていたスルーホールの形成工程，複数
の基板の積層工程等は不要となり、よって金属基板２４
の形成を容易に行うことができる。また、本実施例に係
る基板形成方法では、１枚のベース部材２５をプレス打
ち抜き加工することにより複数の金属基板２４を一括的
に形成することができ、よって高い効率で金属基板２４
を形成することができる。
【００４３】尚、本実施例に係る基板形成工程では、ベ
ース部材２５にプレス打ち抜き加工を行った後に別個形
成された配線フィルム２９を配設する方法を示したが、
配線フィルム２９をベース部材２５に配設した後にベー
ス部材２５に対しプレス打ち抜き加工を行う方法として
もよい。
【００４４】上記の基板形成工程が終了すると、続いて
素子搭載工程が実施される。この素子搭載工程では、先
ず金属基板２４に曲げ加工を行うことによりその略中央
位置に段差状の素子搭載部２６を形成する。この際、配
線フィルム２９は可撓性を有しているため、素子搭載部
２６に位置する配線フィルム２９も一体的に曲げ加工さ
れる。
【００４５】この素子搭載部２６を形成する際、金属基
板２４には曲げ加工に伴い歪みが発生する。しかるに、
素子搭載工程に先立ち実施される基板形成工程におい
て、金属基板２４の略中央位置には対角線状に形成され
た溝部（切り込み）により構成される空間部２７が形成
されているため、上記の歪みは空間部２７が変形するこ
とにより吸収される。
【００４６】上記のように素子搭載部２６が形成される
と、この素子搭載部２６にダイ付け材３４（例えば熱硬
化性接着剤）を用いて半導体素子２１を搭載し固定す
る。この際、上記のように金属基板２４の曲げ加工時に
歪みが発生しても、この歪みは空間部２７が変形するこ
とにより吸収されるため、素子搭載部２６は平坦性を維
持している。よって、半導体素子２１の素子搭載部２６
への装着を確実に行うことができる。
【００４７】上記のように半導体素子２１が素子搭載部
２６に搭載されると、続いてワイヤボンディング装置を
用いて半導体素子２１と配線パターン３１との間にワイ
ヤ３３が配設される。尚、図４及び図５は素子搭載工程
が終了し、半導体素子２１が金属基板２４に搭載された
状態を示している。
【００４８】素子搭載工程が終了すると、続いて樹脂封
止工程が実施される。樹脂封止工程では、少なくとも素
子搭載部２６の上面２６ａ及び下面２６ｂを共に被覆す
るよう樹脂封止２３を形成する。この樹脂封止２３の形
成は、本実施例においてはベース部材２５を樹脂モール
ド用金型（図示せず）に装着し、トランスファーモール
ドを行うことにより形成している。このトランスファー
モールドを実施する際、素子搭載部２６の下面２６ｂに
配設される樹脂封止２３は金属基板２４の下面２４ｂと
略面一となるよう形成されており、よってボールバンプ
２２と実装基板２８との接続が確実に行えるよう構成さ
れている。
【００４９】上記のように樹脂封止工程では、図６及び
図７に示されるように、封止樹脂２３を素子搭載部２６
の上面２６ａ及び下面２６ｂを共に被覆するよう金属基
板２４に形成する。このため、前述したように金属基板
２４の上面２４ａと下面２４ｂにおける封止樹脂２３の
バランスを均衡させることができ、封止樹脂２３が金属
基板２４から剥離するのを防止することができる。
【００５０】樹脂封止工程が終了すると続いて外部接続
端子形成工程が実施され、外部接続端子となるボールバ
ンプ２２が配線フィルム２９に配設された配線パターン
３１の所定位置に形成される。本実施例では、ボールバ
ンプ２２の形成方法としていわゆる転写法が用いられて
いる。
【００５１】具体的には、図８に示されるように、ボー
ルバンプ２２の形成位置に対応するようディンプル３９
が形成されたボード４０に半田ペーストを厚膜印刷法を
用いて充填し、次に加熱処理を行うことにより均一の粒
径を有する半田ボール２２ａを形成する。
【００５２】続いて、ボード４０に形成された半田ボー
ル２２ａを配線フィルム２９に配設された配線パターン
３１の所定位置に当接し、加熱処理を行うことにより半
田ボール２２ａを配線パターン３１に転写し、これによ
り金属基板２４にボールバンプ２２を形成する。尚、ボ
ールバンプ２２の形成方法は上記した転写法に限定され
るものではなく、例えばメッキ法等の他のバンプ形成方
法を用いることも可能である。
【００５３】上記の外部接続端子形成工程が終了する
と、最終的に保持部３７を切断して枠体３６から金属基
板２４を分離させ、これにより図１に示される半導体装
置２０が製造される。次に、図９乃至図１２を用いて本
発明に係る半導体装置及びその製造方法の変形例につい
て説明する。尚、図９乃至図１２において、前記した図
１乃至図８に示す構成と同一構成については同一符号を
附してその説明を省略する。
【００５４】図９に示すのは、空間部４１の形状に特徴
を有する変形例である。前記した基板形成工程では、図
２に示されるように矩形状の金属基板２４に対角線状に
溝部を形成することにより空間部２７を形成した。図９
に示す変形例では、対角線状の溝部４１ａ〜４１ｄの中
央部に矩形状の切り込み部４２を形成することにより、
空間部４１の面積を大きくしたものである。
【００５５】この構成とすることにより、歪みの吸収を
より効率よく行うことができ、素子搭載部２６及び金属
基板２４の平坦性を向上させることができる。尚、空間
部２７，４１の形状は上記した各形状に限定されるもの
ではなく、歪みの吸収を効率よく行うことができる形状
であれば他の形状としてもよい。
【００５６】図１０及び図１１に示す変形例は、金属基
板２４の封止樹脂２３が配設される素子搭載部２６に金
属基板２４及び配線フィルム２９を貫通するように連通
孔４３を形成し、素子搭載部２６の上面２６ａ及び下面
２６ｂに形成された封止樹脂２３を連通させる構成とし
たことを特徴とするものである。
【００５７】このように、金属基板２４及び配線フィル
ム２９に素子搭載部２６の上面２６ａ及び下面２６ｂに
形成された封止樹脂２３を連通させる連通孔４３を形成
したことにより、素子搭載部２６の上面２６ａに配設さ
れた封止樹脂と下面２６ｂに配設された封止樹脂２３は
連通孔４３を介して連通して一体化した構成となる。
【００５８】このため、素子搭載部２６の上面２６ａ及
び下面２６ｂに配設された封止樹脂２３は強固に接続さ
れた構成となり、また封止樹脂２３と金属基板２４との
機械的接合強度も向上し、封止樹脂２３が金属基板２４
から剥離することをより確実に防止することができ、半
導体装置２０の信頼性を更に向上させることができる。
【００５９】図１２に示す変形例は、半導体素子２１と
配線パターン３１との接続をワイヤ３３に代えてバンプ
４４を用いて接続したことを特徴とするものである。半
導体素子２１の底面には複数の電極部（図に現れず）が
形成されており、この電極部には例えば半田よりなるバ
ンプ４４が形成されている。この半導体素子２１は予め
バンプ４４の形成位置に対応するよう形成された配線パ
ターン３１にフェイスダウンボンディングすることによ
り接続され、これにより半導体素子２１と配線フィルム
２９は電気的に接続される。
【００６０】このように、半導体素子２１と配線フィル
ム２９とをバンプ４４を用いて接続することにより、熱
圧着等の簡単な処理で半導体素子２１と配線フィルム２
９とを接続することができる。また、フェイスダウンボ
ンディングは自動化に適しており、またバンプ間ピッチ
を狭ピッチ化できるため、特に高密度化され端子数が多
い半導体素子２１に用いて効果が大である。
【００６１】
【発明の効果】上述の如く本発明によれば、下記の種々
の効果を実現することができる。請求項１記載の発明に
よれば、基板として吸湿性を有しない金属基板を用いて
いるため、配線手段に腐食が発生するのを防止できると
共に実装時等において封止樹脂にクラックが発生するす
ることを確実に防止することができる。
【００６２】また、金属基板に発生する歪みを吸収する
空間部が形成されているため、金属基板に歪みが発生す
ることを防止することができ、よって半導体素子が素子
搭載部から剥離したり、また封止樹脂が金属基板から剥
離することを防止することができる。
【００６３】更に、金属基板の上部と下部における封止
樹脂のバランスを均衡させることができるため、封止樹
脂が金属基板から剥離するのを防止することができる。
また、請求項２記載の発明によれば、多層配線プリント
基板等の高価なプリント基板を用いることなく、またス
ルーホール等の形成が面倒な電極を用いることなく半導
体素子と外部接続端子との電気的接続を行うことが可能
となり、よって半導体装置の低コスト化を図ることがで
きる。
【００６４】また、請求項３記載の発明によれば、素子
搭載部の上部及び下部に配設された封止樹脂は強固に接
続された構成となり、また封止樹脂と金属基板との機械
的接合強度は向上するため、封止樹脂が金属基板から剥
離することを確実に防止することができる。
【００６５】また、請求項４記載の発明によれば、金属
基板を放熱板としても用いることができるため、半導体
素子の冷却効率を向上させることができる。また、請求
項５記載の発明によれば、従来のＢＧＡタイプの半導体
装置のプリント基板形成工程で必要とされるスルーホー
ルの形成工程，複数の基板の積層工程等は不要となり、
基板の形成を容易に行うことができる。
【００６６】また、曲げ加工で発生する歪みは空間部で
吸収され金属基板に応力が集中するのを防止できるため
素子搭載部の平坦性及び金属基板の精度を向上させるこ
とができ、よって素子搭載部に半導体素子を確実に搭載
することができと共に、後に実施される外部接続端子形
成工程において外部接続端子の形成位置精度を向上させ
ることができる。
【図面の簡単な説明】
【図１】本発明の一実施例である半導体装置の断面図で
ある。
【図２】本発明の一実施例である半導体装置の製造方法
を説明するための図であり、基板形成工程を示す平面図
である。
【図３】図２におけるＡ−Ａ線に沿う断面図である。
【図４】本発明の一実施例である半導体装置の製造方法
を説明するための図であり、素子搭載工程を示す平面図
である。
【図５】図４におけるＢ−Ｂ線に沿う断面図である。
【図６】本発明の一実施例である半導体装置の製造方法
を説明するための図であり、樹脂封止工程を示す平面図
である。
【図７】図６におけるＣ−Ｃ線に沿う断面図である。
【図８】本発明の一実施例である半導体装置の製造方法
を説明するための図であり、外部接続端子形成工程を示
す断面図である。
【図９】空間部の変形例を説明するための図である。
【図１０】連通孔を設けた金属基板を示す平面図であ
る。
【図１１】図１０におけるＤ−Ｄ線に沿う断面図であ
る。
【図１２】素子搭載工程の変形例を説明するための図で
ある。
【図１３】従来の半導体装置の一例を示す図である。
【符号の説明】
２０ 半導体装置 ２１ 半導体素子 ２２ ボールバンプ ２３ 封止樹脂 ２４ 金属基板 ２５ ベース部材 ２６ 素子搭載部 ２７，４１ 空間部 ２８ 実装基板 ２９ 配線フィルム ３０ 熱可塑性フィルム ３１ 配線パターン ３６ 枠体 ３７ 保持部 ４０ ボード ４２ 切り込み部 ４３ 連通孔 ４４ バンプ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 薗 陸郎 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 山口 一郎 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 関 正明 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 半導体素子と、 金属部材により形成されており、段差部に前記半導体素
    子が搭載される素子搭載部が設けられた金属基板と、 前記金属基板に形成されており、前記半導体素子に配線
    手段を介して電気的に接続されると共に実装時に外部電
    極と接続される外部接続端子と、 前記素子搭載部に形成されており、前記金属基板に発生
    する歪みを吸収する空間部と、 前記素子搭載部の上面及び下面を共に被覆するよう前記
    金属基板に形成されており、前記半導体素子を封止する
    封止樹脂とを具備することを特徴とする半導体装置。
  2. 【請求項２】 請求項１記載の半導体装置において、 前記配線手段を前記金属基板の半導体素子搭載面にのみ
    配設したことを特徴とする半導体装置。
  3. 【請求項３】 請求項１または２記載の半導体装置にお
    いて、 前記金属基板に、前記素子搭載部の上面及び下面に形成
    された前記封止樹脂を連通させる連通孔を形成してなる
    ことを特徴とする半導体装置。
  4. 【請求項４】 請求項１乃至３のいずれかに記載の半導
    体装置において、 前記金属基板を高熱伝導性材料により形成したことを特
    徴とする半導体装置。
  5. 【請求項５】 金属材料よりなるベース部材にプレス加
    工を行うことにより、枠体に保持部を介して外周部が保
    持されると共に中央部に空間部を有する金属基板を形成
    すると共に、前記金属基板に所定の配線パターンが形成
    された配線手段を配設する基板形成工程と、 前記金属基板に曲げ加工を行うことにより段差状の素子
    搭載部を形成すると共に前記素子搭載部に半導体素子を
    搭載し、かつ前記半導体素子と前記配線手段に形成され
    た配線パターンとを電気的に接続する素子搭載工程と、 少なくとも前記素子搭載部の上面及び下面を共に被覆す
    るよう前記金属基板上に封止樹脂を配設することによ
    り、前記半導体素子を樹脂封止する樹脂封止工程と、 前記金属基板に配設された前記配線手段の配線パターン
    に外部接続端子を形成する外部接続端子形成工程とを具
    備することを特徴とする半導体装置の製造方法。
JP30776395A 1995-11-27 1995-11-27 半導体装置及びその製造方法 Withdrawn JPH09148484A (ja)

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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007290354A (ja) * 2006-03-31 2007-11-08 Brother Ind Ltd インクジェットヘッド
US7789497B2 (en) 2006-03-31 2010-09-07 Brother Kogyo Kabushiki Kaisha Ink-jet head
KR20200105633A (ko) * 2019-02-28 2020-09-08 프라운호퍼 게젤샤프트 쭈르 푀르데룽 데어 안겐반텐 포르슝 에. 베. 3d 플렉스-포일 패키지
US11521919B2 (en) 2019-02-28 2022-12-06 Fraunhofer-Gesellschaft Zur Foerderung Der Angewandten Forschung E.V. Flex-foil package with coplanar topology for high-frequency signals
US11615996B2 (en) 2019-02-28 2023-03-28 Fraunhofer-Gesellschaft Zur Foerderung Der Angewandten Forschung E.V. Thin dual foil package including multiple foil substrates

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007290354A (ja) * 2006-03-31 2007-11-08 Brother Ind Ltd インクジェットヘッド
US7789497B2 (en) 2006-03-31 2010-09-07 Brother Kogyo Kabushiki Kaisha Ink-jet head
JP4678000B2 (ja) * 2006-03-31 2011-04-27 ブラザー工業株式会社 インクジェットヘッド
KR20200105633A (ko) * 2019-02-28 2020-09-08 프라운호퍼 게젤샤프트 쭈르 푀르데룽 데어 안겐반텐 포르슝 에. 베. 3d 플렉스-포일 패키지
US11521919B2 (en) 2019-02-28 2022-12-06 Fraunhofer-Gesellschaft Zur Foerderung Der Angewandten Forschung E.V. Flex-foil package with coplanar topology for high-frequency signals
US11615996B2 (en) 2019-02-28 2023-03-28 Fraunhofer-Gesellschaft Zur Foerderung Der Angewandten Forschung E.V. Thin dual foil package including multiple foil substrates
US11764122B2 (en) 2019-02-28 2023-09-19 Fraunhofer-Gesellschaft Zur Foerderung Der Angewandten Forschung E.V. 3D flex-foil package

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