JP3544757B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP3544757B2
JP3544757B2 JP21834595A JP21834595A JP3544757B2 JP 3544757 B2 JP3544757 B2 JP 3544757B2 JP 21834595 A JP21834595 A JP 21834595A JP 21834595 A JP21834595 A JP 21834595A JP 3544757 B2 JP3544757 B2 JP 3544757B2
Authority
JP
Japan
Prior art keywords
main surface
semiconductor chip
metal substrate
layer
insulating resin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP21834595A
Other languages
English (en)
Other versions
JPH0964248A (ja
Inventor
信義 前嶋
恒雄 遠藤
保敏 栗原
亘右 岡田
浩一 中嶋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP21834595A priority Critical patent/JP3544757B2/ja
Publication of JPH0964248A publication Critical patent/JPH0964248A/ja
Application granted granted Critical
Publication of JP3544757B2 publication Critical patent/JP3544757B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124Aluminium (Al) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • H01L2924/13091Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19105Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Description

【0001】
【産業上の利用分野】
本発明は、実装時の絶縁性がよく、かつ、放熱性のよい半導体装置及びその製造方法に関し、特に、電子機器等の電源装置に使用される半導体装置及びその製造方法に適用して有効な技術に関するものである。
【0002】
【従来の技術】
従来、例えば、特開平3−36753号公報に記載されるように、半導体素子と、この半導体素子を搭載する回路パターン形成固着されたプリント配線板と、このプリント配線板の回路パターンの端部に接続されるリード端子とを備え、前記プリント配線板とリード端子の一部とが絶縁封止樹脂により樹脂封止され、前記プリント配線板の厚みが、放熱板の取り付け時に放熱板側の絶縁封止樹脂表面と半導体素子の搭載部との絶縁距離を確保できるよう設定し、放熱板を取り付けた際にモールド時のボイド、ピンホール等が生じても放熱板と半導体素子の搭載部との絶縁距離を確保しながら放熱することが可能な半導体装置が開示されている。
【0003】
また、特開昭63−273324号公報に記載されるように、放熱支持板上にパワートランジスタチップとモノリシックIC基板とを固定し、樹脂で被覆した半導体装置が開示されている。
【0004】
【発明が解決しようとする課題】
本発明者は、前記従来の技術を検討した結果、以下の問題点を見いだした。
【0005】
モールド樹脂が絶縁層となるために、絶縁性のみを重視するのであれば、絶縁層の厚さは厚いほど良い。しかし、半導体素子(発熱素子)で発生した熱は、この絶縁層を通過して放散されるために、厚い樹脂層は放熱特性を悪化させることになる。従って、適度な絶縁性を保ちつつ、極力薄い絶縁層を形成することが必要である。
【0006】
しかしながら、従来のモールド樹脂中には、熱伝導性を良くすること、熱膨張係数を下げること等の目的で、無機質のフィラー材が混入されている。このフィラー材は一般的には、平均粒径が50μm程度、最大粒径が150μm程度となっている。そこで、絶縁樹脂層を薄くしようとすると、フィラー材によるレジンのつまりを発生しやすくなり、ボイドとなって絶縁特性を著しく悪化させる。
【0007】
従って、前記特開平3−36753号公報に記載される半導体装置では、半導体素子全体をモールド樹脂で包み込むフルモールド方式あるため、モールド樹脂を薄く形成することが難しく、半導体素子で発生した熱を効率良く放散することができなかった。すなわち、放熱板の取り付け時に、放熱板側の絶縁封止樹脂表面とプリント配線板(半導体素子基板)と絶縁距離(間隔)を絶縁性を確保しながら小さくすることができなかった。
【0008】
本発明の目的は、熱放散性と絶縁性に優れた半導体装置及びその製造方法を提供することにある。
【0009】
本発明の他の目的は、放熱板との絶縁層を発熱素子から離れた位置に設け、かつ、当該絶縁層を薄くすることが可能な半導体装置及びその製造方法を提供することにある。
【0010】
本発明の前記ならびにその他の目的及び新規な特徴は、本明細書及び添付図面によって明らになるであろう。
【0011】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概略を簡単に説明すれば、以下のとおりである。
【0012】
(1)金属基板と、該金属基板の表面が露出している一方の主面に少なくとも1つの半導体チップが導電的に固着され、前記主面の前記半導体チップが固着されていない領域に第1の絶縁樹脂層が設けられ、前記主面上に第1絶縁樹脂層を介して選択的に設けられた配線金属層上に受動素子又は能動素子が導電的に固着され、前記金属基板の主面に対向する他方の主面に第2絶縁樹脂層が設けられ、前記半導体チップとリードとが電気的に接続され、前記金属基板の半導体チップ固定部側の主面及び側面部がモールド樹脂で封止されてなる半導体装置である。
【0013】
(2)金属基板と、該金属基板の表面が露出している一方の主面に少なくとも1つの半導体チップが導電的に固着され、前記主面の前記半導体チップが固着されていない領域に第1の絶縁樹脂層が設けられ、前記主面上に第1絶縁樹脂層を介して選択的に設けられた配線金属層上に受動素子又は能動素子が導電的に固着され、前記金属基板の主面に対向する他方の主面に第2絶縁樹脂層が設けられ、前記半導体チップとリードとが電気的に接続され、前記金属基板の半導体チップ固定部側の主面がモールド樹脂で封止され、前記金属基板の半導体チップ固定部側の主面及び側面部が樹脂ケースで封止されてなる半導体装置である。
【0014】
(3)前記(1)または(2)に記載される半導体装置において、金属基板の半導体チップ固定部側の主面に前記第1絶縁樹脂層を介して配線層が選択的に設けられ、前記金属基板の前記配線層が設けられていない領域に第1絶縁樹脂層が形成されてなることを特徴とする。
【0015】
(4)金属基板の一方の主面の半導体チップが固着されない領域に第1の絶縁樹脂層を形成する工程と、前記金属基板の一方の主面に対向する他方の主面に第2絶縁樹脂層を形成する工程と、該金属基板の表面が露出している一方の主面に少なくとも1つの半導体チップを導電的に固着する工程と、前記主面上に第1絶縁樹脂層を介して選択的に配線金属層を形成する工程と、前記配線金属層上に受動素子又は能動素子を導電的に固着する工程と、前記半導体チップとリードとを電気的に接続する工程と、前記金属基板の半導体チップ固定部側の主面及び側面部をモールド樹脂で封止する工程を備えてなる半導体装置の製造方法である。
【0016】
(5)金属基板の一方の主面の半導体チップが固着されない領域に第1の絶縁樹脂層を形成する工程と、前記金属基板の一方の主面に対向する他方の主面に第2絶縁樹脂層を形成する工程と、該金属基板の表面が露出している一方の主面に少なくとも1つの半導体チップを導電的に固着する工程と、前記主面上に第1絶縁樹脂層を介して選択的に配線金属層を形成する工程と、前記配線金属層上に受動素子又は能動素子を導電的に固着する工程と、前記半導体チップとリードとを電気的に接続する工程と、前記金属基板の半導体チップ固定部側の主面がモールド樹脂で封止する工程と、前記金属基板の半導体チップ固定部側の主面及び側面部が樹脂ケースで封止する工程を備えてなる半導体装置の製造方法である。
【0022】
【作用】
前述の手段によれば、半導体チップを金属基板に直接固定し、かつ、放熱板の第2絶縁樹脂層の表面と金属基板との間の絶縁距離(間隔)を絶縁性を確保しながら小さくすることにより、半導体チップで発生された熱が金属基板と薄い第2絶縁樹脂層を通って放熱板に伝導されるので、半導体装置の熱放散性と絶縁性を良好にすることができる。
【0023】
また、前記第2絶縁樹脂層の上に金属層を設けることにより、第2絶縁樹脂層と放熱板との熱伝導をさらに良好にするので、半導体装置の熱放散性と絶縁性をさらに良好にすることができる。
【0024】
また、金属基板の一方の主面の半導体チップが固着されない領域に第1の絶縁樹脂層を、及び前記金属基板の一方の主面に対向する他方の主面に第2絶縁樹脂層をあらかじめ形成した後、前記金属基板の表面が露出している一方の主面に少なくとも1つの半導体チップを導電的に固着し、前記半導体チップとリードとを電気的に接続し、前記金属基板の半導体チップ固定部側の主面及び側面部をモールド樹脂で封止するので、放熱板の取り付け時に、放熱板側の第2絶縁樹脂層の表面と金属基板との間の絶縁距離(間隔)を絶縁性を確保しながら小さくすることができる。これにより、熱放散性と絶縁性に優れた半導体装置を得ることができる。
【0025】
【実施例】
以下、図面を参照して、本発明について実施例ともに詳細に説明する。
【0026】
実施例を説明するための全図において、同一機能を有するものと同一符号を付け、その繰り返しの説明は省略する。
【0027】
(実施例1)
図1は本発明の半導体装置の一実施例(実施例1)の封止樹脂の一部除去した状態の上から見た平面図、図2は図1のA−A’線で切った断面図、図3は図1のB−B’線で切った断面図であり、1は金属基板(例えばアルミニウム(Al)からなる)、10は回路基板、11は金属基板1の一方の主面、12はめっき層(例えばニッケルめっき層からなる)、13は第1の絶縁樹脂層(例えばエポキシ系樹脂からなる)、14は金属配線層(例えば銅配線層からなる)、15は金属基板1の他方の主面、16は第2の絶縁樹脂層(例えばエポキシ系樹脂からなる)、18は半導体チップが搭載される領域、20は半導体チップの電極を取り出す電極端子領域、30は半導体チップ、31ははんだ層(例えばSn−5wt%Sbからなる)、34は金属ワイヤ(例えば、アルミニウム(Al)からなるワイヤ)、35はモールド樹脂(封止樹脂:レジン)、36a,36b,36cはリード端子、50は半導体装置を放熱板(ヒートシンク)に固定するための固定用穴である。
【0028】
本実施例1の半導体装置は、図1乃至図3に示すように、回路基板10の母材である金属基板1の一方の主面11上には、エポキシ系絶縁樹脂からなる第1の絶縁樹脂層13が設けられており、この第1の絶縁樹脂層13上の領域18及び領域20に開口部があり、ここにめっき層12が設けられ、めっき層12上に第1絶縁樹脂層13を介して金属配線層14が選択的に設けられている。金属基板1の他方の主面15上には、第2の絶縁樹脂層16が主面15のほぼ全面にわたり設けられている。前記第2の絶縁樹脂層16の厚さは70〜200μmであり、実用上75μm程度が最も好ましい。
【0029】
前記半導体チップ30が第1の絶縁樹脂層13上の領域18に設けられているめっき層12上にはんだ層31で導電的に固着され、前記金属基板1の主面11の前記半導体チップ30が固着されていない領域に第1の絶縁樹脂層13が設けられている。前記半導体チップ30とリード端子36aのリードとがめっき層12と金属基板1を介して電気的に接続され、前記金属基板1の半導体チップ30の固定部側の主面11及び側面部がモールド樹脂35で封止されている。
【0030】
前記回路基板10は、具体的には、例えば、厚さ1.5mm、面積14mm×17mmの金属基板1の一方の主面11上に、厚さ5μmのめっき層12が設けられ、めっき層12上に厚さ35μmの第1の絶縁樹脂層13を介して厚さ45μmの金属配線層14b,14cが選択的に設けらている。第1の絶縁樹脂層13と金属配線層14b,14cは、めっき層12上の半導体チップ30が搭載される領域18と主電流端子が取り付けられる領域20を避けて設けられている。
【0031】
次に、本実施例1の半導体装置の製造方法について説明する。まず、金属基板1の一方の主面11上には、第1の絶縁樹脂層13を形成する。この第1の絶縁樹脂層13上の領域18及び領域20に開口部を形成する。これらの開口部にめっき層12を形成する。このめっき層12上に第1絶縁樹脂層13を介して金属配線層14が選択的に形成する。
【0032】
次に、金属基板1の一方の主面11に対向する他方の主面15に第2の絶縁樹脂層16が主面15のほぼ全面にわたり形成する。
【0033】
次に、前記半導体チップ30を第1の絶縁樹脂層13上の領域18に設けられているめっき層12上にはんだ層31で導電的に固着する。前記半導体チップ30とリード端子36aのリードとを金属ワイヤ34で電気的に接続し、前記金属基板1の半導体チップ30の固定部側の主面11及び側面部をモールド樹脂35で封止して完了する。
【0034】
回路基板10は、主面11上に例えばニッケルめっきを施してめっき層12を形成し、めっき層12及び金属基板1の主面15上にエポキシ系樹脂ペーストを印刷塗布した後、金属(銅)箔を積層し、この積層体を加圧下で約150℃のもとで加熱して樹脂ペーストの硬化と金属基板(アルミニウム基板)1及び金属(銅)箔の一体化を施し、主面11側の金属(銅)箔に選択化学エッチングを施して金属配線層(銅配線層)14を形成する。
【0035】
前記半導体チップ(例えば、MOSトランジスタ,5mm×5mm)30は、回路基板10上のめっき層12上に例えばSn−5wt%Sbからなるはんだ層31により導電的に直接固着されている。このはんだ付けは、回路基板10上にマスク印刷法により、例えばSn−5wt%Sbはんだペーストを印刷した後、280℃に加熱して実施する。
【0036】
前記第1の絶縁樹脂層13上に選択形成された金属配線層(銅配線層)14には、半導体チップ30から超音波ボンディングによって直径50μmの金属ワイヤ(Alワイヤ)34が取り付けられるとともに、リード端子36b,36cが前述と同様のはんだ付け(はんだ層:図示を省略)により取り付けられている。リード端子36bと36cは、それぞれMOSトランジスタのソース及びゲートとなる。
【0037】
また、めっき層12上には、ドレイン端子36aも同様のはんだ付けにより取付けられる(はんだ層:図示を省略)。このようにして搭載された半導体チップ30は、例えばエポキシ系モールド樹脂35のトランスファモールド法により外気から遮断される。この際、金属基板(アルミニウム基板)1、第2の絶縁樹脂層16で構成される側面部も同時にモールド樹脂35により被覆され、外気から遮断される。
【0038】
ここで、前記半導体チップ30を接地電位から絶縁するための手段について詳細に検討する。
【0039】
半導体チップ30を接地電位から絶縁するためには、半導体チップ30を封止した後に、(1)金属板1をの表面を酸化させる絶縁膜を形成する、(2)絶縁塗料を金属板1の表面に塗布する、(3)絶縁フィルムを金属板の表面に貼り付る等の方法が考えられる。
【0040】
前記(1)の方法においては、絶縁膜の厚いものが形成できず、かつ、後の工程で簡単に傷がつきやく、絶縁不良をおこしやすい。
【0041】
また、(2)の方法においては、絶縁塗料による塗布膜は、均一な膜厚を形成することが難しく、そして、塗布中に含まれているシンナー剤の蒸発過程でピンホールを発生しやすい。このため熱伝導性の悪化や絶縁不良をおこしやすいという問題がある。
【0042】
また、(3)の方法では、絶縁フィルムは張り付けの過程でフィルムと金属板の間に空気を巻き込み、熱伝導を妨げる。これを防止するためには、絶縁フィルムの張り付け過程で、加熱しながらプレスを掛ることが必要であり、このことは組立の済んでいない半導体素子に大きな熱的、機械的ストレスを与えることになり、半導体素子の品質低下をもたらすいう問題がある。
【0043】
しかしながら、本発明の方法によれば、金属基板1に欠陥のない絶縁樹脂フィルからなる第2の絶縁樹脂層16を接着する際には、半導体チップ(発熱素子)30は搭載されていないので、熱的ストレス及び機械的ストレスは、半導体素子基板30に与えることがない。また、第2の絶縁樹脂層16は無欠陥の絶縁樹脂フィルからなっているので、絶縁不良をおこすことがない。また、第2の絶縁樹脂層16の厚さは、モールド樹脂で形成する場合より更に薄いものが選択可能であり、放熱特性をより良好なものとすることができる。これにより、前述した問題点を解決し、半導体チップ30に悪い影響を与えることなく、高放熱性で高絶縁性の半導体装置を得ることができる。
【0044】
すなわち、金属基板1の一方の主面11に対向する他方の主面15にあらかじめ欠陥のない絶縁樹脂フィルからなる第2の絶縁樹脂層16を設けることにより、放熱板40(図18)の取り付け時に、放熱板40(図18)側の第2絶縁樹脂層16の表面と金属基板1との間の絶縁距離(間隔)を絶縁性を確保しながら小さくすることができるので、放熱板40(図18)との第2の絶縁樹脂層16を半導体チップ(発熱素子)30から離れた位置に設け、かつ、第2の絶縁樹脂層16を薄くすることができるので、熱放散性と絶縁性に優れた半導体装置を得ることができる。
【0045】
(実施例2)
図4は本発明の半導体装置の他の実施例(実施例2)の封止樹脂の一部を除去した状態の上から見た平面図、図5は図4のA−A’線で切った断面図、図6は図4のB−B’線で切った断面図であり、17は銅(Cu)からなる金属層である。
【0046】
本実施例2の半導体装置は、図4乃至図6に示すように、前記実施例1の第2絶縁樹脂層16の放熱板40(図18)側の表面に銅(Cu)からなる金属層17を設けて、第2絶縁樹脂層16と放熱板40(図18)間の熱伝導をさらに良くしたものである。
【0047】
(実施例3)
図7は本発明の半導体装置の他の実施例(実施例3)の封止樹脂の一部を除去した状態の上から見た平面図、図8は図7のA−A’線で切った断面図、図9は図7のB−B’線で切った断面図であり、19は第1の絶縁樹脂層13上の受動素子又は能動素子を搭載する領域、32は受動素子又は能動素子である。
【0048】
本実施例3の半導体装置は、前記実施例1の半導体装置の発熱素子として半導体チップもしくは半導体装置及びそれを制御するための回路を搭載したものである。
【0049】
本実施例3における半導体チップもしくは半導体装置及びそれを制御するための回路を搭載するための回路基板10について説明する。
【0050】
本実施例3の回路基板10は、図8乃至図9に示すように、厚さ1.5mm、面積20mm×25mmのアルミニウム基板1の一方の主面11上に、厚さ5μmのめっき層(ニッケルめっき層)12が形成され、めっき層12上に厚さ80μmのエポキシ系樹脂からなる第1の絶縁樹脂層13を介して厚さ35μmの金属(配線層(銅配線層)14が選択的に形成されている。
【0051】
前記回路基板10は、前記主面11上に、例えば、ニッケルめっきを施してめっき層12を形成し、めっき層12及び主面15上にエポキシ系樹脂ペーストを印刷塗布した後、銅箔を積層し、この積層体を加圧下で約150℃のもとで加熱して樹脂ペーストの硬化とアルミニウムからなる金属基板1及び銅箔の一体化を施し、主面11側の銅箔に選択化学エッチングを施して銅配線層14を形成したものである。
【0052】
次に、この回路基板10を用いて、半導体装置を作製する。半導体素子基体(例えばMOSトランジスタ,5mm×5mm)30は、めっき層12上にSn−5wt%Sbからなるはんだ層31により導電的に直接固着されている。このはんだ付けは、回路基板10上にマスク印刷法によりSn−5wt%Sbからなるはんだペーストを印刷した後、280℃に加熱して実施する。
【0053】
絶縁樹脂層13上に選択形成された銅配線層14には、受動素子(抵抗及びコンデンサ)及びMPAKトランジスタ32がはんだ層31と同材質の印刷ペーストを用いるとともに同様の熱処理を施してはんだ付け(図示を省略)する。
【0054】
次いで、半導体素子基体30と銅配線層14の間に、直径50μmのアルミニウム(Al)ワイヤからなる金属ワイヤ34による超音波ボンディングを施し、電気結線を行う。
【0055】
また、銅配線層からなる金属配線14には主として信号を扱う端子36b及び36cが設けられ、そして、めっき層12上には主電流を扱うドレイン端子36aが、はんだ層31と同材質の印刷ペーストを用いるとともに同様の熱処理を施して取り付けられる(はんだ層:図示を省略)。
【0056】
このようにして搭載された半導体チップ30、受動素子(抵抗及びコンデンサ)及びMPAKトランジスタ32は、エポキシ系モールド樹脂35のトランスファモールド法により外気から遮断される。この際、金属基板1、絶縁樹脂層16、及び金属層17で構成される側面部も同時にモールド樹脂35により被覆され、外気から遮断される。
【0057】
アルミニウム基板1の他方の主面15上には、厚さ80μmのエポキシ系樹脂からなる第2の層絶縁樹脂層16を介して銅からなる厚さ35μmの金属層17が主面15のほぼ全面にわたり形成されている。
【0058】
(実施例4)
図10は本発明の半導体装置の他の実施例(実施例4)の封止樹脂の一部を除去した状態の上から見た平面図、図11は図10のA−A’線で切った断面図、図12は図10のB−B’線で切った断面図であり、17は金属層である。
【0059】
本実施例4の半導体装置は、図10乃至図12に示すように、前記実施例3の第2絶縁樹脂層16の放熱板40(図18)側の表面に金属層17を設けて、第2絶縁樹脂層16と放熱板40(図18)間の熱伝導をさらに良くしたものである。
【0060】
(実施例5)
本発明の実施例5は、前記実施例1において、改良された絶縁構造を有する回路基板を用いた半導体装置である。
【0061】
図13は本発明の実施例5の半導体装置の絶縁構造を説明するための要部断面図である。本実施例5の半導体装置の絶縁構造は、図13に示すように、アルミニウムからなる金属基板1の他方の主面15側の端部は、曲面構造(丸みを帯びた構造)になっており、絶縁樹脂層16もこれに追随して曲面構造(丸みを帯びた構造)になっている。
【0062】
前記金属層17は銅(Cu)からなり、絶縁樹脂層16の端部までは延長されておらず、絶縁樹脂層16より内周部に形成されている。このような形態は、金属層17を選択エッチングした後、アルミニウムからなる金属基板1を打ち抜くことによって形成される。金属基板1、絶縁樹脂層16、金属層17で構成される側面部はモールド樹脂35により被覆されている。
【0063】
この際、金属基板1と金属層17の間には、大きな絶縁距離を設けることが可能である。アルミニウムからなる金属基板1と金属層17の間の絶縁耐圧を確認したところ、本実施例5の半導体装置の場合は試料数100個中98個が1500V(実効値)以上を示した。これは、前記実施例1の半導体装置の場合の、1500V(実効値)以上を示す割合(試料数100個中52個)に比べ、大幅な絶縁耐力の向上を示すものである。
【0064】
本発明において、主絶縁部の構造は上述までの内容にのみ限定されるものではない。例えば、図14に示すように、絶縁樹脂層16や金属層17が順次内周領域に形成された場合、そして、図14に示すようにモールド樹脂35を延長して金属層17にも被覆した場合でもよい。
【0065】
前記本実施例1乃至5において、はんだ層31の材料は、上述した材質のものに限定されない。例えば、Pb−5wt%Sn−1.5wt%Ag、Pb−60wt%Sn、Au−20wt%Sn、Au−12wt%Ge等によってもよい。この際、ペースト状の素材である必要はなく、例えば、シート状の材料を被接着物間に介装して熱処理してもよい。
【0066】
また、半導体チップ30を配線する金属ワイヤ34はアルミニウム(Al)である必要はなく、例えば、Auワイヤ、Niワイヤの如きものであってもよい。
【0067】
(実施例6)
図15は本発明の半導体装置の他の実施例(実施例6)の封止樹脂の一部を除去した状態の上から見た平面図、図16は図15のA−A’線で切った断面図、図17は図15のB−B’線で切った断面図であり、19は第1の絶縁樹脂層13上の受動素子又は能動素子を搭載する領域、32は受動素子チップ又は能動素子チップ、37は樹脂ケースである。図15では32は受動素子チップ又は能動素子チップ32は省略して図示していない。
【0068】
本実施例6の半導体装置は、図15乃至図17に示すように、前記実施例1と同様に、金属基板1の表面が露出している一方の主面に1つの半導体チップ30がはんだ層31で導電的に固着され、前記主面の前記半導体チップ30が固着されていない領域に第1の絶縁樹脂層13が設けられ、前記主面上に第1絶縁樹脂層13を介して選択的に設けられた配線金属層14上に受動素子又は能動素子32が導電的に固着され、前記金属基板1の主面に対向する他方の主面に第2絶縁樹脂層16が設けられ、前記半導体チップ30とリード端子36a、36b及び36cのそれぞれのリードとが電気的に接続され、前記金属基板1の主面11の半導体チップ30が搭載されている領域のみがモールド樹脂で封止され、前記金属基板1の半導体チップ固定部側の主面11及び側面部が樹脂ケース37で封止されてなる。
【0069】
図18は本発明の半導体装置をマザーボードに実装した一実施例の状態を示す斜視図であり、38は本発明の半導体装置、39は半導体装置と放熱板(ヒートシンク)とを固定するための固定用ねじ(ボルト)、40は放熱板(ヒートシンク)、41はマザーボードである。
【0070】
本発明の半導体装置は、例えば、図18に示すように、半導体装置38と放熱板(ヒートシンク)40とを固定してマザーボード41に実装される。
【0071】
以上、本発明を実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更し得ることはいうまでもない。
【0072】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【0073】
(1)半導体チップを金属基板に直接固定し、かつ、放熱板の第2絶縁樹脂層の表面と金属基板との間の絶縁距離(間隔)を絶縁性を確保しながら小さくすることにより、半導体チップで発生された熱が金属基板と薄い第2絶縁樹脂層を通って放熱板に伝導されるので、半導体装置の熱放散性と絶縁性を良好にすることができる。
【0074】
(2)前記第2絶縁樹脂層の上に金属層を設けることにより、第2絶縁樹脂層と放熱板との熱伝導をさらに良好にするので、半導体装置の熱放散性と絶縁性をさらに良好にすることができる。
【0075】
(3)金属基板の一方の主面の半導体チップが固着されない領域に第1の絶縁樹脂層を、及び前記金属基板の一方の主面に対向する他方の主面に第2絶縁樹脂層をあらかじめ形成した後、前記金属基板の表面が露出している一方の主面に少なくとも1つの半導体チップを導電的に固着し、前記半導体チップとリードとを電気的に接続し、前記金属基板の半導体チップ固定部側の主面及び側面部をモールド樹脂で封止するので、放熱板の取り付け時に、放熱板側の第2絶縁樹脂層の表面と金属基板との間の絶縁距離(間隔)を絶縁性を確保しながら小さくすることができる。これにより、熱放散性と絶縁性に優れた半導体装置を得ることができる。
【図面の簡単な説明】
【図1】図1は本発明の半導体装置の一実施例(実施例1)の封止樹脂の一部除去した状態の上から見た平面図である
【図2】図1のA−A’線で切った断面図である。
【図3】図1のB−B’線で切った断面図である。
【図4】本発明の半導体装置の他の実施例(実施例2)の封止樹脂の一部を除去した状態の上から見た平面図である。
【図5】図4のA−A’線で切った断面図である。
【図6】図4のB−B’線で切った断面図である。
【図7】本発明の半導体装置の他の実施例(実施例3)の封止樹脂の一部を除去した状態の上から見た平面図である。
【図8】図7のA−A’線で切った断面図である。
【図9】図7のB−B’線で切った断面図である。
【図10】本発明の半導体装置の他の実施例(実施例4)の封止樹脂の一部を除去した状態の上から見た平面図である。
【図11】図10のA−A’線で切った断面図である。
【図12】図10のB−B’線で切った断面図である。
【図13】本発明の実施例5の半導体装置の絶縁構造の概略構成を示す要部断面図である。
【図14】本実施例5の半導体装置の絶縁構造の変形例の概略構成を示す要部断面図である。
【図15】本発明の半導体装置の他の実施例(実施例6)の封止樹脂の一部を除去した状態の上から見た平面図である。
【図16】図15のA−A’線で切った断面図である。
【図17】図15のB−B’線で切った断面図である。
【図18】本発明の半導体装置をマザーボードにの実装した一実施例の状態を示す斜視図である。
【符号の説明】
1…金属基板、10…回路基板、11は金属基板の一方の主面、12はめっき層、13…第1絶縁樹脂層、14…配線金属層、16…第2絶縁樹脂層、
17…金属層、18…半導体チップが搭載される領域、19…受動素子もしくは能動素子が搭載される領域、20…リード端子が搭載される領域、30…半導体チップ、31…はんだ層、32…受動素子もしくは能動素子、34…金属ワイヤ、35…モールド樹脂、36a,36b,36c…リード端子、37…樹脂ケース、38…半導体装置、39…固定用ねじ(ボルト)、40…放熱板(ヒートシンク)、41…マザーボード、100…放熱板(ヒートシンク)。

Claims (5)

  1. 金属基板と、該金属基板の表面が露出している一方の主面に少なくとも1つの半導体チップが導電的に固着され、前記主面の前記半導体チップが固着されていない領域に第1の絶縁樹脂層が設けられ、前記主面上に第1絶縁樹脂層を介して選択的に設けられた配線金属層上に受動素子又は能動素子が導電的に固着され、前記金属基板の主面に対向する他方の主面に第2絶縁樹脂層が設けられ、前記半導体チップとリードとが電気的に接続され、前記金属基板の半導体チップ固定部側の主面及び側面部がモールド樹脂で封止されてなることを特徴とする半導体装置。
  2. 金属基板と、該金属基板の表面が露出している一方の主面に少なくとも1つの半導体チップが導電的に固着され、前記主面の前記半導体チップが固着されていない領域に第1の絶縁樹脂層が設けられ、前記主面上に第1絶縁樹脂層を介して選択的に設けられた配線金属層上に受動素子又は能動素子が導電的に固着され、前記金属基板の主面に対向する他方の主面に第2絶縁樹脂層が設けられ、前記半導体チップとリードとが電気的に接続され、前記金属基板の半導体チップ固定部側の主面がモールド樹脂で封止され、前記金属基板の半導体チップ固定部側の主面及び側面部が樹脂ケースで封止されてなることを特徴とする半導体装置。
  3. 前記金属基板の半導体チップ固定部側の主面に前記第1絶縁樹脂層を介して配線層が選択的に設けられ、前記金属基板の前記配線層が設けられていない領域に第1絶縁樹脂層が形成されてなることを特徴とする請求項1または2に記載される半導体装置。
  4. 金属基板の一方の主面の半導体チップが固着されない領域に第1の絶縁樹脂層を形成する工程と、前記金属基板の一方の主面に対向する他方の主面に第2絶縁樹脂層を形成する工程と、該金属基板の表面が露出している一方の主面に少なくとも1つの半導体チップを導電的に固着する工程と、前記主面上に第1絶縁樹脂層を介して選択的に配線金属層を形成する工程と、前記配線金属層上に受動素子又は能動素子を導電的に固着する工程と、前記半導体チップとリードとを電気的に接続する工程と、前記金属基板の半導体チップ固定部側の主面及び側面部をモールド樹脂で封止する工程を備えてなることを特徴とする半導体装置の製造方法。
  5. 金属基板の一方の主面の半導体チップが固着されない領域に第1の絶縁樹脂層を形成する工程と、前記金属基板の一方の主面に対向する他方の主面に第2絶縁樹脂層を形成する工程と、該金属基板の表面が露出している一方の主面に少なくとも1つの半導体チップを導電的に固着する工程と、前記主面上に第1絶縁樹脂層を介して選択的に配線金属層を形成する工程と、前記配線金属層上に受動素子又は能動素子を導電的に固着する工程と、前記半導体チップとリードとを電気的に接続する工程と、前記金属基板の半導体チップ固定部側の主面がモールド樹脂で封止する工程と、前記金属基板の半導体チップ固定部側の主面及び側面部が樹脂ケースで封止する工程を備えてなることを特徴とする半導体装置の製造方法。
JP21834595A 1995-08-28 1995-08-28 半導体装置及びその製造方法 Expired - Fee Related JP3544757B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP21834595A JP3544757B2 (ja) 1995-08-28 1995-08-28 半導体装置及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP21834595A JP3544757B2 (ja) 1995-08-28 1995-08-28 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JPH0964248A JPH0964248A (ja) 1997-03-07
JP3544757B2 true JP3544757B2 (ja) 2004-07-21

Family

ID=16718423

Family Applications (1)

Application Number Title Priority Date Filing Date
JP21834595A Expired - Fee Related JP3544757B2 (ja) 1995-08-28 1995-08-28 半導体装置及びその製造方法

Country Status (1)

Country Link
JP (1) JP3544757B2 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002314004A (ja) * 2001-04-17 2002-10-25 Denki Kagaku Kogyo Kk 樹脂封止型半導体装置用金属ベース絶縁基板とそれを用いた樹脂封止型半導体装置の製造方法
JP4623871B2 (ja) * 2001-06-28 2011-02-02 三洋電機株式会社 混成集積回路装置
JP3740116B2 (ja) 2002-11-11 2006-02-01 三菱電機株式会社 モールド樹脂封止型パワー半導体装置及びその製造方法
US9287201B2 (en) * 2010-12-16 2016-03-15 Mitsubishi Electric Corporation Semiconductor device
JP5737080B2 (ja) * 2011-08-31 2015-06-17 サンケン電気株式会社 半導体装置およびその製造方法
JP6124440B2 (ja) * 2013-01-18 2017-05-10 新電元工業株式会社 半導体装置
JP6339085B2 (ja) 2013-09-11 2018-06-06 三菱電機株式会社 半導体装置及びその製造方法
JP6032254B2 (ja) * 2013-10-11 2016-11-24 大日本印刷株式会社 パワーモジュール用金属配線付基板、パワーモジュール及びパワーモジュール用基板、並びにパワーモジュール用金属配線付基板の製造方法
US9947850B2 (en) * 2014-04-04 2018-04-17 Sharp Kabushiki Kaisha Substrate for light emitting devices and light emitting device

Also Published As

Publication number Publication date
JPH0964248A (ja) 1997-03-07

Similar Documents

Publication Publication Date Title
US7256479B2 (en) Method to manufacture a universal footprint for a package with exposed chip
JP4438489B2 (ja) 半導体装置
US8203848B2 (en) Circuit device and method of manufacturing the same
US6522555B2 (en) Thermally conductive board, method of manufacturing the same, and power module with the same incorporated therein
JP2917868B2 (ja) 半導体装置およびその製造方法
US7529093B2 (en) Circuit device
US20100013070A1 (en) Power module package having excellent heat sink emission capability and method for manufacturing the same
JP3390661B2 (ja) パワーモジュール
JP4545022B2 (ja) 回路装置およびその製造方法
US5299091A (en) Packaged semiconductor device having heat dissipation/electrical connection bumps and method of manufacturing same
JP3544757B2 (ja) 半導体装置及びその製造方法
JPH08306855A (ja) 半導体パッケージ、リードフレーム、回路基板、半導体パッケージモールディング用金型及び電子回路盤並にリードフレームの製造方法
JP2006100759A (ja) 回路装置およびその製造方法
CN109216214B (zh) 半导体封装结构及其制作方法
JP4949159B2 (ja) 回路基板及びこれを用いたパッケージ並びに電子装置
JPH08330356A (ja) 導体層付異方性導電シートおよびこれを用いた配線基板
JPH09213877A (ja) マルチチップモジュール半導体装置
JPH06132441A (ja) 樹脂封止型半導体装置及びその製造方法
JP2002270725A (ja) 半導体装置およびその製造方法
JPH09148484A (ja) 半導体装置及びその製造方法
JP3576228B2 (ja) 表面実装型半導体装置
JPS63284831A (ja) 混成集積回路の製造方法
JPH08255868A (ja) 半導体装置およびその製造方法
JP2002184890A (ja) 表面実装型半導体装置
JPH04144162A (ja) 半導体装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040113

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040127

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040305

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20040330

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20040406

R150 Certificate of patent (=grant) or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080416

Year of fee payment: 4

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090416

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees