JPH08306855A - 半導体パッケージ、リードフレーム、回路基板、半導体パッケージモールディング用金型及び電子回路盤並にリードフレームの製造方法 - Google Patents

半導体パッケージ、リードフレーム、回路基板、半導体パッケージモールディング用金型及び電子回路盤並にリードフレームの製造方法

Info

Publication number
JPH08306855A
JPH08306855A JP8002082A JP208296A JPH08306855A JP H08306855 A JPH08306855 A JP H08306855A JP 8002082 A JP8002082 A JP 8002082A JP 208296 A JP208296 A JP 208296A JP H08306855 A JPH08306855 A JP H08306855A
Authority
JP
Japan
Prior art keywords
semiconductor package
lead
lead frame
bonding
circuit board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP8002082A
Other languages
English (en)
Other versions
JP2829925B2 (ja
Inventor
Choi Suin
チョイ スィン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
LG Semicon Co Ltd
Goldstar Electron Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LG Semicon Co Ltd, Goldstar Electron Co Ltd filed Critical LG Semicon Co Ltd
Publication of JPH08306855A publication Critical patent/JPH08306855A/ja
Application granted granted Critical
Publication of JP2829925B2 publication Critical patent/JP2829925B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341Surface mounted components
    • H05K3/3421Leaded components
    • H05K3/3426Leaded components characterised by the leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565Moulds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49503Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/4826Connecting between the body and an opposite side of the item with respect to the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73215Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02PCLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50Manufacturing or production processes characterised by the final manufactured product

Abstract

(57)【要約】 【課題】効果的放熱が可能な半導体パッケージ等及び電
子回路盤と、関連部品の製造方法とを提供する。 【解決手段】基板50と、基板50上に形成された回路
配線53と、回路配線53との電気的接続と放熱との機
能を果たす複数の放熱ピン51とからなる回路基板と、
ボンディングパッドが中央部に形成された半導体チップ
と、半導体チップの上面に取付けた両面接着用絶縁テー
プと、該テープに取付けられ、ボンディングパッドとボ
ンディングワイヤで接続されたボンディングチップを有
し、半導体パッケージの表面から外側部分が露出してい
る複数のリードと、該リードの外側部分のみが露出する
ように半導体チップ等を密閉するモールディングコンパ
ウンド33とからなる半導体パッケージとからなり、放
熱ピン51と半導体パッケージのリードの外側部分とを
はんだで接着し、回路基板と半導体パッケージとの間に
冷却流体100が流通するようにする。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体パッケージ、
リードフレーム、回路基板、半導体パッケージモールデ
ィング用金型及び電子回路盤並にリードフレームの製造
方法に関し、特に半導体チップの発生熱を効果的に放熱
することが可能な、半導体パッケージ、リードフレー
ム、回路基板、半導体パッケージモールディング用金型
及び電子回路盤並にリードフレームの製造方法に関す
る。
【0002】
【従来の技術】熱放出を容易にする、従来の半導体パワ
ーデバイスのパッケージにおいては、パッケージングを
完了した段階で、放熱板または放熱用ピンを有する板を
重ねて半導体パッケージを覆って熱交換部位を設ける
か、あるいは、リードフレームのパドル下面に放熱ピン
を有する放熱板を取り付ける。
【0003】図7は、上記後者の場合の従来の半導体パ
ッケージの1部を示す断面図である。図示のように、従
来の半導体パッケージにおいては、半導体チップ10の
下面に放熱板11を取付け、放熱板11の上の半導体チ
ップ10をモールディングコンパウンド12でモールド
する。
【0004】
【発明が解決しようとする課題】しかしながら、上記従
来の半導体パッケージにおいては、半導体チップ10の
上部で発生した熱は、半導体チップ10の底面を通って
放熱板11へ容易には伝達されないので、効果的な放熱
が行われ難いという問題がある。
【0005】また、放熱板または放熱ピンを有する板を
重ねてパッケージを覆って熱交換部位を設ける方法にお
いても、放熱板を熱抵抗が大きいモールディングコンパ
ウンド12に取り付けるので、効果的な放熱が行われ難
いという問題がある。
【0006】本発明の目的は、上記従来技術における問
題点を解決して、半導体チップから発生する熱を効果的
に放熱することが可能な、半導体パッケージ、リードフ
レーム、回路基板、半導体パッケージモールディング用
金型及び電子回路盤並にリードフレームの製造方法を提
供することにある。
【0007】
【課題を解決するための手段】上記目的を達成するため
に、本願発明のリードフレームは、半導体チップのボン
ディングパッドと接続するボンディングチップと、上記
ボンディングチップが側面に一体に形成され、上記ボン
ディングチップより厚さが厚く、並べて配列された複数
のリードと、上記リードにU字型溝を形成することによ
り強度的に弱くした切断部を介して上記リードと連結さ
れたリード連結バーと、を含んでなることを特徴とす
る。
【0008】この場合、上記ボンディングチップの厚さ
は50〜100μmであることを特徴とする。
【0009】また上記目的を達成するための本願発明の
リードフレームの製造方法は、帯板状態の金属板をポン
チングしてリードフレームのボンディングチップとする
部分を帯板の厚さよりも薄くした後、エッチングまたは
スタンピングによってリードフレームを形成することを
特徴とする。
【0010】この場合、上記リードフレームは銅を含有
する合金で製作し、上記ボンディングチップ部分の厚さ
は50〜100μmとなるようにポンチングすることを
特徴とする。
【0011】また、上記目的を達成するために、本願発
明の回路基板は、絶縁体からなる基板と、上記基板上に
形成された回路配線と、上記回路配線と電気的に接続さ
れ、所定の厚さを有し、半導体パッケージのリードの配
列に対応して配置され、電気的接続と放熱との機能を果
たす複数の放熱ピンとを含んでなることを特徴とする。
【0012】この場合、上記放熱ピンの高さは、上記基
板の表面から約2〜3mmであることを特徴とする。
【0013】また上記目的を達成するために、本願発明
の半導体パッケージは、ボンディングパッドが中央部分
に形成された半導体チップと、上記ボンディングパッド
が形成された部位を除いた上記半導体チップの上面に取
付けられた両面接着用絶縁テープと、上記両面接着用絶
縁テープに取付けられ、上記半導体チップのボンディン
グパッドとボンディングワイヤで接続されたボンディン
グチップを有し、半導体パッケージの表面から外側部分
が露出している複数のリードと、上記半導体チップと上
記両面接着用絶縁テープとを完全に取り囲み、上記リー
ドの外側部分のみが露出するように密閉するモールディ
ングコンパウンドと、を含んでなることを特徴とする。
【0014】また上記目的を達成するための本願発明の
半導体パッケージモールディング用金型は、下部金型に
は半導体チップを収納するに充分な容積を有するモール
ドキャビティが形成され、上記モールドキャビティに
は、半導体パッケージの複数のリードの外側部分を位置
する複数のリードホールと、モールディング金型の上部
金型を組み合わせた後にモールディングコンパウンドを
注入するモールドキャビティゲートとが形成されている
ことを特徴とする。
【0015】また上記目的を達成するために、本願発明
の電子回路盤は、絶縁体からなる基板と、上記基板上に
形成された回路配線と、上記回路配線と電気的に接続さ
れ、所定の厚さを有し、半導体パッケージのリードの配
列に対応して配置され、電気的接続と放熱との機能を果
たす複数の放熱ピンとを含んでなることを特徴とする回
路基板と、ボンディングパッドが中央部分に形成された
半導体チップと、上記ボンディングパッドが形成された
部位を除いた上記半導体チップの上面に取付けられた両
面接着用絶縁テープと、上記両面接着用絶縁テープに取
付けられ、上記半導体チップのボンディングパッドとボ
ンディングワイヤで接続されたボンディングチップを有
し、半導体パッケージの表面から外側部分が露出してい
る複数のリードと、上記半導体チップと上記両面接着用
絶縁テープとを完全に取り囲み、上記リードの外側部分
のみが露出するように密閉するモールディングコンパウ
ンドとを含んでなることを特徴とする半導体パッケージ
とからなり、上記回路基板の上記放熱ピンと上記半導体
パッケージの上記リードの外側部分とをはんだで接着
し、上記回路基板と上記半導体パッケージとの間に冷却
流体が流通するようにしたことを特徴とする。
【0016】
【発明の実施の形態】以下、本発明の実施の形態を添付
図面に基づいて詳細に説明する。
【0017】図1は、本発明のリードフレームの1部を
示す平面図である。
【0018】本発明のリードフレームは、例えば厚さ約
350μmの銅合金の帯板状態の金属板を、ボンディン
グチップ21となるように設計した部位をポンチングし
て図1に示すように約50〜100μmの厚さにする。
同時に、または別途に、図1に示すU字型溝形状をなし
強度的に弱くした切断部23をポンチングにより板厚を
薄くして形成する。
【0019】次いで、上記工程を経た金属板をエッチン
グまたはスタンピングして、リードフレームを形成す
る。このようなエッチングやスタンピングには、リード
フレームを形成する従来技術を用いる。
【0020】上記リードフレームには、サイドレール2
0と、サイドレール20に接続されたリード連結バー2
4と、リード連結バー24に薄い切断部23を介して接
続された複数のリード22と、リード22の1側面にそ
れぞれ形成された複数のボンディングチップ21とが設
けられ、該ボンディングチップ21はリード22よりも
薄くなっている。
【0021】図2は、本発明の半導体パッケージの1部
を示す断面図である。本発明の半導体パッケージにおい
ては、上記リードフレームを半導体チップ30と結合
し、モールディングコンパウンド33でモールドする。
【0022】上記本発明の半導体パッケージは、両面接
着用絶縁テープ(例えば、ポリイミドテープ)34等の
接着手段を用いてリードフレームを半導体チップ30に
取付け、接着手段を加熱して熱接着した後、半導体チッ
プ30に形成された各ボンディングパッド31とリード
22に形成された各ボンディングチップ21とをボンデ
ィングワイヤ32を用いてそれぞれ接続する。ここに用
いる半導体チップ30は、ボンディングパッド31が半
導体チップ30の中央部に形成されているものである。
【0023】このようにした後、リード22の外側部分
のみが露出するように設計されたモールディング用金型
(図3参照)に入れて半導体パッケージをモールドす
る。
【0024】図3は、上記本発明の半導体パッケージの
モールディング用金型の1部を示す斜視図である。図に
示す部分は、モールディング用金型の下部金型40であ
る。下部金型40には、半導体チップ30のサイズに適
合するように設計されたモールドキャビティ44が形成
され、リード22の外側部分を位置する複数のリードホ
ール45が形成されている。また、モールドキャビティ
44には、モールディング用金型の上部金型を組み合わ
せた後にモールディングコンパウンド33を注入するモ
ールドキャビティゲート43が形成されている。リード
ホール45は、陰刻放電加工方法を用いて形成する。
【0025】モールド工程は以下のように実施する。ワ
イヤボンディングを終えた半導体チップ30とリードフ
レームとの結合体を、リード22の外側部分がリードホ
ール45に挿入されるように位置させた後、上部金型を
組み付けて覆い、モールドキャビティゲート43からモ
ールディングコンパウンド33を注入してモールドす
る。モールド工程を進行した後、U字型溝形状に形成さ
れている切断部23を切断して半導体パッケージの製作
を完了する。
【0026】このように製作された本発明の半導体パッ
ケージにおいては、図2に示すように、リード22の外
側部分のみがモールディングコンパウンド33の外部に
露出し、残りの部分はすべてモールディングコンパウン
ド33内に包装されている。
【0027】図4〜図6は、半導体パッケージを回路基
板に実装して用いる状態を説明するためのものである。
このうち、図4は本発明の回路基板の1部を示す斜視図
であり、図5は本発明の半導体パッケージを回路基板に
実装した状態の1部を示す断面図であり、図6は本発明
の半導体パッケージを回路基板に表面実装した電子回路
盤の1部を示す斜視図である。
【0028】本発明の回路基板には、図4に示すよう
に、絶縁体からなる基板50と、基板50の上または内
部に形成された回路配線53と、基板50上に配置され
た複数の放熱ピン51とが形成されている。放熱ピン5
1は、半導体パッケージのリード22の外側部分と接続
され、導線としての機能と放熱板としての機能とを併せ
て果たす。
【0029】放熱ピン51は以下のようにして製作す
る。例えば、ニッケル鉛(Ni−Pb)層等からなる導
電層を、スパッタリングまたは化学気相蒸着(CVD)
またはメッキ等によって基板50の上に形成し、ホトエ
ッチングを施して導電層を部分的に除去して基板50の
表面からの高さが約2〜3mmとなるように放熱ピン5
1を形成する。
【0030】放熱ピン51は、以下のような工程を含む
方法で製作することも可能である。すなわち、基板50
の上に、半導体パッケージのリード22と接続する部分
を開口するホトレジストマスクパターンを形成する。次
いで、所定の厚さの金属層を、スパッタリングまたはメ
ッキで形成する。ホトレジストを除去したあとには放熱
ピン51が形成されている。
【0031】上記回路基板に、本発明の半導体パッケー
ジを表面実装する方法は、以下のとおりである。まず、
半導体パッケージを実装する回路基板上の放熱ピン51
のリード22との接合部と、半導体パッケージのリード
22の外側部分との、1方または双方に、はんだペース
トを塗付する。次いで、半導体パッケージを回路基板上
の所定の位置に置き、はんだペーストを加熱して溶かし
てリード22の外側部分と放熱ピン51とをはんだ52
で接合する。
【0032】このようにして構成された、回路基板と半
導体パッケージとからなる電子回路盤にあっては、回路
基板と半導体パッケージとの間に、図6に示すように、
冷却流体100が流通するようにすることも可能であ
り、より効果的な放熱が可能である。
【0033】
【発明の効果】上記構成の本願発明の回路基板と半導体
パッケージとからなる電子回路盤においては、半導体パ
ッケージ内の半導体チップから発生される熱は、冷却流
体との熱交換面積が広く、かつ熱伝導度に優れた放熱ピ
ンの金属を通じて外部の雰囲気へ放熱されるので、効果
的な放熱が可能となるという効果がある。
【0034】すなわち、熱伝達は、熱源である半導体チ
ップ上面から放熱ピンへ直接行われるので、熱伝達が効
果的に実行され、過熱による作動不良を防止することが
可能となるという効果がある。
【0035】また、半導体チップの設計において、ボン
ディングパッドを中央に形成することができ、リードフ
レームと半導体チップとの厚さとほぼ同様の薄形の半導
体パッケージとすることができるので、半導体チップ下
面への熱放出も良好に行われて、効果的な放熱が可能と
なるという効果がある。
【0036】更に、リードの外側部分のトリミングやフ
ォーミング工程を要しないので、半導体パッケージの製
造工程が簡単となるという効果があり、また、リードの
外側部分をインナーリードのように形成するので、リー
ドフレームの材料の節約が可能となるという効果があ
る。
【図面の簡単な説明】
【図1】本発明のリードフレームの1部を示す平面図で
ある。
【図2】本発明の半導体パッケージの1部を示す断面図
である。
【図3】本発明の半導体パッケージのモールディング用
金型の1部を示す斜視図である。
【図4】本発明の回路基板の1部を示す斜視図である。
【図5】本発明の半導体パッケージを回路基板に実装し
た状態の1部を示す断面図である。
【図6】本発明の半導体パッケージを回路基板に表面実
装した電子回路盤の1部を示す斜視図である。
【図7】従来の半導体パッケージの1部を示す断面図で
ある。
【符号の説明】
20…サイドレール、 21…ボンディングチップ、 22…リード、 23…切断部、 24…リード連結バー、 30…半導体チップ、 31…ボンディングパッド、 32…ボンディングワイヤ、 33…モールディングコンパウンド、 34…両面接着用絶縁テープ、 40…下部金型、 43…モールドキャビティゲート、 44…モールドキャビティ、 45…リードホール、 50…基板、 51…放熱ピン、 52…はんだ、 53…回路配線、 100…冷却流体

Claims (9)

    【特許請求の範囲】
  1. 【請求項1】半導体チップのボンディングパッドと接続
    するボンディングチップと、 上記ボンディングチップが側面に一体に形成され、上記
    ボンディングチップより厚さが厚く、並べて配列された
    複数のリードと、 上記リードにU字型溝を形成することにより強度的に弱
    くした切断部を介して上記リードと連結されたリード連
    結バーと、 を含んでなることを特徴とするリードフレーム。
  2. 【請求項2】請求項1に記載のリードフレームにおい
    て、上記ボンディングチップの厚さは50〜100μm
    であることを特徴とするリードフレーム。
  3. 【請求項3】帯板状態の金属板をポンチングしてリード
    フレームのボンディングチップとする部分を帯板の厚さ
    よりも薄くした後、エッチングまたはスタンピングによ
    ってリードフレームを形成することを特徴とするリード
    フレームの製造方法。
  4. 【請求項4】請求項3に記載のリードフレームの製造方
    法において、上記リードフレームは銅を含有する合金で
    製作し、上記ボンディングチップ部分の厚さは50〜1
    00μmとなるようにポンチングすることを特徴とする
    リードフレームの製造方法。
  5. 【請求項5】絶縁体からなる基板と、 上記基板上に形成された回路配線と、 上記回路配線と電気的に接続され、所定の厚さを有し、
    半導体パッケージのリードの配列に対応して配置され、
    電気的接続と放熱との機能を果たす複数の放熱ピンと、 を含んでなることを特徴とする回路基板。
  6. 【請求項6】請求項5に記載の回路基板において、上記
    放熱ピンの高さは、上記基板の表面から約2〜3mmで
    あることを特徴とする回路基板。
  7. 【請求項7】半導体チップ上面の発生熱を、熱伝導度が
    すぐれた金属を介して放熱する半導体パッケージであっ
    て、 ボンディングパッドが中央部分に形成された半導体チッ
    プと、 上記ボンディングパッドが形成された部位を除いた上記
    半導体チップの上面に取付けられた両面接着用絶縁テー
    プと、 上記両面接着用絶縁テープに取付けられ、上記半導体チ
    ップのボンディングパッドとボンディングワイヤで接続
    されたボンディングチップを有し、半導体パッケージの
    表面から外側部分が露出している複数のリードと、 上記半導体チップと上記両面接着用絶縁テープとを完全
    に取り囲み、上記リードの外側部分のみが露出するよう
    に密閉するモールディングコンパウンドと、 を含んでなることを特徴とする半導体パッケージ。
  8. 【請求項8】半導体パッケージモールディング用金型に
    おいて、 下部金型には半導体チップを収納するに充分な容積を有
    するモールドキャビティが形成され、上記モールドキャ
    ビティには、半導体パッケージの複数のリードの外側部
    分を位置する複数のリードホールと、モールディング金
    型の上部金型を組み合わせた後にモールディングコンパ
    ウンドを注入するモールドキャビティゲートとが形成さ
    れていることを特徴とする半導体パッケージモールディ
    ング用金型。
  9. 【請求項9】絶縁体からなる基板と、上記基板上に形成
    された回路配線と、上記回路配線と電気的に接続され、
    所定の厚さを有し、半導体パッケージのリードの配列に
    対応して配置され、電気的接続と放熱との機能を果たす
    複数の放熱ピンとを含んでなることを特徴とする回路基
    板と、 ボンディングパッドが中央部分に形成された半導体チッ
    プと、上記ボンディングパッドが形成された部位を除い
    た上記半導体チップの上面に取付けられた両面接着用絶
    縁テープと、上記両面接着用絶縁テープに取付けられ、
    上記半導体チップのボンディングパッドとボンディング
    ワイヤで接続されたボンディングチップを有し、半導体
    パッケージの表面から外側部分が露出している複数のリ
    ードと、上記半導体チップと上記両面接着用絶縁テープ
    とを完全に取り囲み、上記リードの外側部分のみが露出
    するように密閉するモールディングコンパウンドとを含
    んでなることを特徴とする半導体パッケージとからな
    り、 上記回路基板の上記放熱ピンと上記半導体パッケージの
    上記リードの外側部分とをはんだで接着し、上記回路基
    板と上記半導体パッケージとの間に冷却流体が流通する
    ようにしたことを特徴とする電子回路盤。
JP8002082A 1995-04-27 1996-01-10 半導体パッケージ及び電子回路盤 Expired - Fee Related JP2829925B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019950010042A KR0156622B1 (ko) 1995-04-27 1995-04-27 반도체 패키지,리드프레임 및 제조방법
KR1995-10042 1995-04-27

Publications (2)

Publication Number Publication Date
JPH08306855A true JPH08306855A (ja) 1996-11-22
JP2829925B2 JP2829925B2 (ja) 1998-12-02

Family

ID=19413075

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8002082A Expired - Fee Related JP2829925B2 (ja) 1995-04-27 1996-01-10 半導体パッケージ及び電子回路盤

Country Status (3)

Country Link
US (2) US5844779A (ja)
JP (1) JP2829925B2 (ja)
KR (1) KR0156622B1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990035575A (ko) * 1997-10-31 1999-05-15 윤종용 쇼트 리드형 반도체 패키지의 리드 프레임

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6069406A (en) * 1997-05-20 2000-05-30 Shinko Electric Industries Co., Ltd. Wiring patterned film and production thereof
DE19836753B4 (de) * 1998-08-13 2004-04-15 Infineon Technologies Ag Integrierter Halbleiterchip mit Zuleitungen zu einem oder mehreren externen Anschlüssen
US6949824B1 (en) * 2000-04-12 2005-09-27 Micron Technology, Inc. Internal package heat dissipator
US6717245B1 (en) * 2000-06-02 2004-04-06 Micron Technology, Inc. Chip scale packages performed by wafer level processing
US6459581B1 (en) * 2000-12-19 2002-10-01 Harris Corporation Electronic device using evaporative micro-cooling and associated methods
US6523998B1 (en) * 2001-01-26 2003-02-25 Ta Instruments, Inc. Thermal analysis assembly with distributed resistance and integral flange for mounting various cooling devices
JP2003236632A (ja) * 2002-02-19 2003-08-26 Shinko Electric Ind Co Ltd 金属板及びその成形方法
JP4034173B2 (ja) * 2002-11-28 2008-01-16 株式会社日立製作所 半導体集積回路装置及びその半導体集積回路チップ
EP1936683A1 (en) * 2006-12-22 2008-06-25 ABB Technology AG Base plate for a heat sink and electronic device with a base plate
ITSA20100006A1 (it) * 2010-02-16 2010-05-18 Manufatti Cemento Ferro S A S Di V Ita Francesco Lampione stradale a led ad altissimo rendimento elettrico provvisto di sistema integrato di dissipazione termica e di sistema di sicurezza anti spegnimento.
DE102014117943B4 (de) * 2014-12-05 2022-12-08 Infineon Technologies Austria Ag Vorrichtung mit einer Leiterplatte und einem Metallwerkstück
KR102428948B1 (ko) * 2020-06-15 2022-08-04 에스티씨 주식회사 절연효율이 향상된 냉각모듈
CN112864121A (zh) * 2021-01-14 2021-05-28 长鑫存储技术有限公司 芯片结构、封装结构及其制作方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55175249U (ja) * 1979-06-04 1980-12-16
JPS6439052A (en) * 1987-08-05 1989-02-09 Matsushita Electric Works Ltd Pin grid array
JPH0363943U (ja) * 1989-10-26 1991-06-21
JPH04303850A (ja) * 1991-03-30 1992-10-27 Ricoh Co Ltd 静電荷像現像用トナー
JPH05291476A (ja) * 1992-04-08 1993-11-05 Nec Ic Microcomput Syst Ltd 半導体装置
JPH0629147U (ja) * 1992-08-21 1994-04-15 金星エレクトロン株式会社 リード露出型半導体パッケージ
JPH06132453A (ja) * 1992-10-20 1994-05-13 Fujitsu Ltd 半導体装置及びその製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CH592366A5 (ja) * 1975-06-05 1977-10-31 Ebauches Sa
US4254447A (en) * 1979-04-10 1981-03-03 Rca Corporation Integrated circuit heat dissipator
JPS60143639A (ja) * 1983-12-29 1985-07-29 Konishiroku Photo Ind Co Ltd 集積回路装置
US4677526A (en) * 1984-03-01 1987-06-30 Augat Inc. Plastic pin grid array chip carrier
JPS6132452A (ja) * 1984-07-25 1986-02-15 Hitachi Ltd リ−ドフレ−ムとそれを用いた電子装置
US4873615A (en) * 1986-10-09 1989-10-10 Amp Incorporated Semiconductor chip carrier system
EP0399161B1 (en) * 1989-04-17 1995-01-11 International Business Machines Corporation Multi-level circuit card structure
JP2504187B2 (ja) * 1989-05-17 1996-06-05 三菱電機株式会社 リ―ドフレ―ム
JPH0382068A (ja) * 1989-08-24 1991-04-08 Mitsubishi Electric Corp 半導体リードフレーム
DE4031051C2 (de) * 1989-11-14 1997-05-07 Siemens Ag Modul mit mindestens einem Halbleiterschaltelement und einer Ansteuerschaltung
JPH04120765A (ja) * 1990-09-12 1992-04-21 Seiko Epson Corp 半導体装置とその製造方法
JP2982126B2 (ja) * 1991-03-20 1999-11-22 株式会社日立製作所 半導体装置およびその製造方法
US5448450A (en) * 1991-08-15 1995-09-05 Staktek Corporation Lead-on-chip integrated circuit apparatus
JPH0582685A (ja) * 1991-09-24 1993-04-02 Mitsubishi Electric Corp 混成集積部品の放熱部および端子部用構造体とその構造体を用いた混成集積部品の製造方法
US5214563A (en) * 1991-12-31 1993-05-25 Compaq Computer Corporation Thermally reactive lead assembly and method for making same
JPH06163789A (ja) * 1992-11-25 1994-06-10 Matsushita Electric Ind Co Ltd 半導体装置
US5559366A (en) * 1994-08-04 1996-09-24 Micron Technology, Inc. Lead finger tread for a semiconductor lead package system

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55175249U (ja) * 1979-06-04 1980-12-16
JPS6439052A (en) * 1987-08-05 1989-02-09 Matsushita Electric Works Ltd Pin grid array
JPH0363943U (ja) * 1989-10-26 1991-06-21
JPH04303850A (ja) * 1991-03-30 1992-10-27 Ricoh Co Ltd 静電荷像現像用トナー
JPH05291476A (ja) * 1992-04-08 1993-11-05 Nec Ic Microcomput Syst Ltd 半導体装置
JPH0629147U (ja) * 1992-08-21 1994-04-15 金星エレクトロン株式会社 リード露出型半導体パッケージ
JPH06132453A (ja) * 1992-10-20 1994-05-13 Fujitsu Ltd 半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990035575A (ko) * 1997-10-31 1999-05-15 윤종용 쇼트 리드형 반도체 패키지의 리드 프레임

Also Published As

Publication number Publication date
JP2829925B2 (ja) 1998-12-02
KR960039449A (ko) 1996-11-25
US5978216A (en) 1999-11-02
US5844779A (en) 1998-12-01
KR0156622B1 (ko) 1998-10-15

Similar Documents

Publication Publication Date Title
JP5442368B2 (ja) 直付リード線を備えるicチップパッケージ
US5808359A (en) Semiconductor device having a heat sink with bumpers for protecting outer leads
KR100339044B1 (ko) 볼그리드어레이 반도체패키지 및 그 제조방법
US4827376A (en) Heat dissipating interconnect tape for use in tape automated bonding
EP1662565B1 (en) Semiconductor package
US6410363B1 (en) Semiconductor device and method of manufacturing same
KR101388328B1 (ko) 통합 tht 히트 스프레더 핀을 구비한 리드 프레임 기반 오버-몰딩 반도체 패키지와 그 제조 방법
KR20090052688A (ko) 전력 소자 패키지 및 그 제조 방법
US5299091A (en) Packaged semiconductor device having heat dissipation/electrical connection bumps and method of manufacturing same
KR101561934B1 (ko) 반도체 패키지 및 그의 제조방법
JP2829925B2 (ja) 半導体パッケージ及び電子回路盤
JP4094075B2 (ja) ワイヤボンドなしモジュールパッケージおよび製造方法
US20020187590A1 (en) Ball grid array packages with thermally conductive containers
US6501160B1 (en) Semiconductor device and a method of manufacturing the same and a mount structure
US20030006501A1 (en) Semiconductor device, method of manufacturing semiconductor device, lead frame, method of manufacturing lead frame, and method of manufacturing semiconductor device with lead frame
EP1696484B1 (en) Process for assembling a double-sided circuit component
JP5169964B2 (ja) モールドパッケージの実装構造および実装方法
JPH0864733A (ja) 印刷配線板組立体
JPH09326450A (ja) 半導体装置およびその製造方法
JP3314574B2 (ja) 半導体装置の製造方法
JPH11220074A (ja) 半導体装置
EP4283670A2 (en) Molded power modules
JP2504262Y2 (ja) 半導体モジュ―ル
CN117012743A (zh) 电子器件组件
JPH0758160A (ja) フィルムキャリヤ及びこのフィルムキャリヤを用いた半導体装置

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080925

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080925

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090925

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100925

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110925

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120925

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130925

Year of fee payment: 15

LAPS Cancellation because of no payment of annual fees