JP2002184890A - 表面実装型半導体装置 - Google Patents
表面実装型半導体装置Info
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- JP2002184890A JP2002184890A JP2000383165A JP2000383165A JP2002184890A JP 2002184890 A JP2002184890 A JP 2002184890A JP 2000383165 A JP2000383165 A JP 2000383165A JP 2000383165 A JP2000383165 A JP 2000383165A JP 2002184890 A JP2002184890 A JP 2002184890A
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- semiconductor device
- electrode
- semiconductor chip
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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Abstract
(57)【要約】
【課題】本発明は、実装面積が小さくでき、放熱効果が
高くかつ安価で製造が容易で信頼性が高くしかも小型化
した電子機器を提供するものである。 【解決手段】導電性放熱板に半導体チップが搭載され一
つの電極を形成し、前記チップはセラミック等の絶縁材
でできた枠体で囲われ、かつ前記枠体は前記放熱板と接
続され、かつ枠体外側に電極を形成しかつ前記電極は前
記半導体チップの電極と金線もしくはアルミ線で接続す
る。前記枠体内部に樹脂を充填する。もしくはふたをす
る。前記放熱板にFETチップを複数実装し、ゲート、ソ
ース、ドレインをそれぞれ独立もしくは並列に接続す
る。
高くかつ安価で製造が容易で信頼性が高くしかも小型化
した電子機器を提供するものである。 【解決手段】導電性放熱板に半導体チップが搭載され一
つの電極を形成し、前記チップはセラミック等の絶縁材
でできた枠体で囲われ、かつ前記枠体は前記放熱板と接
続され、かつ枠体外側に電極を形成しかつ前記電極は前
記半導体チップの電極と金線もしくはアルミ線で接続す
る。前記枠体内部に樹脂を充填する。もしくはふたをす
る。前記放熱板にFETチップを複数実装し、ゲート、ソ
ース、ドレインをそれぞれ独立もしくは並列に接続す
る。
Description
【０００１】
【産業上の利用分野】本発明は高い放熱が要求される小
型の電子回路装置のパッケージの構造に関するものであ
る。
型の電子回路装置のパッケージの構造に関するものであ
る。
【０００２】
【従来の技術】従来の電子回路装置は、特開平3-174749
のように横形で実装していたので、実装面積が大きくま
た放熱特性よくなかった。また、FETを複数並列に使用
する場合などは、特開2000-13372のように特殊な端子台
を製造するかあるいは、特許願2000-177422のように製
造に工夫をこらすなどしなければならなかった。
のように横形で実装していたので、実装面積が大きくま
た放熱特性よくなかった。また、FETを複数並列に使用
する場合などは、特開2000-13372のように特殊な端子台
を製造するかあるいは、特許願2000-177422のように製
造に工夫をこらすなどしなければならなかった。
【０００３】
【発明が解決する課題】本発明は、実装面積が小さくで
き、放熱効果が高くかつ安価で製造が容易で信頼性が高
くしかも小型化した電子機器を提供するものである。
き、放熱効果が高くかつ安価で製造が容易で信頼性が高
くしかも小型化した電子機器を提供するものである。
【０００４】
【課題を解決するための手段】請求項１の発明は、導電
性放熱板４に半導体チップ３が搭載され外部電極を形成
し、前記半導体チップ３は絶縁性枠体２でかこわれ、か
つ前記絶縁性枠体２は前記導電性放熱板４と接続され、
かつ前記絶縁性枠体２の一表面にメッキ電極６を形成
し、かつ前記メッキ電極６は前記半導体チップ３の電極
と接続され、かつ前記メッキ電極を下にして実装した事
を特徴する。
性放熱板４に半導体チップ３が搭載され外部電極を形成
し、前記半導体チップ３は絶縁性枠体２でかこわれ、か
つ前記絶縁性枠体２は前記導電性放熱板４と接続され、
かつ前記絶縁性枠体２の一表面にメッキ電極６を形成
し、かつ前記メッキ電極６は前記半導体チップ３の電極
と接続され、かつ前記メッキ電極を下にして実装した事
を特徴する。
【０００５】請求項２の発明は枠体内部に樹脂を充填す
ることにより、信頼性を向上させた。
ることにより、信頼性を向上させた。
【０００６】請求項３の発明は、枠体上部に蓋をするこ
とによって信頼性を向上させた。請求項２の発明より軽
くすることができる。
とによって信頼性を向上させた。請求項２の発明より軽
くすることができる。
【０００７】請求項４の発明は、縦形に実装することに
より実装面積を減らしたものである。
より実装面積を減らしたものである。
【０００８】請求項５の発明は、放熱板に複数半導体チ
ップを実装したものである。
ップを実装したものである。
【０００９】
【請求項６】前記半導体チップをＭＯＳＦＥＴチップと
したものであり、ゲート、ソース、ドレインを共通とし
た事を特徴とする。
したものであり、ゲート、ソース、ドレインを共通とし
た事を特徴とする。
【００１０】請求項７は、前記絶縁性枠体をセラミック
で形成したことを特徴とする。
で形成したことを特徴とする。
【発明の実施の形態】図１は本発明一実施例図である。
本発明電子回路装置を製造するには通常は次のようなフ
ロ−でおこなう。 セラミック多層技術を利用し、セラミック等の絶縁材
で出来た枠体内部または枠体側面にＡｇまたはＣｕ電極
等の厚膜材料又はメッキ等でメタライズして電極を形成
する。 枠体とほぼ同じ大きさの導電性放熱板上に前記枠体を
接着剤、ろう付けまたははんだ接続し、一体とする。 枠体内部の前記導電性放熱板上にはんだ付けまたはＡ
ｇペーストまたはＡｇメッキ部のスクラブ等の技術を用
い、半導体チップを搭載し、電気的に接続する。 前記半導体チップの電極と前記枠体メタライズ部とを
金線もしくはアルミ線ワイヤーボンディングで接続する
か、金属接続子をはんだ接続し、電気的に接続する。 前記接続された枠体内部に例えばシリコーン樹脂等の
枠体に熱応力的なストレスを与えない材料を用い、ポッ
ティングして前記接続部を保護する。 前記手順により組み立てられた本半導体装置をエンボ
ステーピングまたはトレイ等の容器に収納することで自
動搭載が容易に行える。
本発明電子回路装置を製造するには通常は次のようなフ
ロ−でおこなう。 セラミック多層技術を利用し、セラミック等の絶縁材
で出来た枠体内部または枠体側面にＡｇまたはＣｕ電極
等の厚膜材料又はメッキ等でメタライズして電極を形成
する。 枠体とほぼ同じ大きさの導電性放熱板上に前記枠体を
接着剤、ろう付けまたははんだ接続し、一体とする。 枠体内部の前記導電性放熱板上にはんだ付けまたはＡ
ｇペーストまたはＡｇメッキ部のスクラブ等の技術を用
い、半導体チップを搭載し、電気的に接続する。 前記半導体チップの電極と前記枠体メタライズ部とを
金線もしくはアルミ線ワイヤーボンディングで接続する
か、金属接続子をはんだ接続し、電気的に接続する。 前記接続された枠体内部に例えばシリコーン樹脂等の
枠体に熱応力的なストレスを与えない材料を用い、ポッ
ティングして前記接続部を保護する。 前記手順により組み立てられた本半導体装置をエンボ
ステーピングまたはトレイ等の容器に収納することで自
動搭載が容易に行える。
【００１１】図１では導電性放熱板の材質を選択するに
おいて、セラミック枠との熱膨張係数を考慮しＣｕを選
択した。材質はＣｕに限定するものではなく、当該放熱
板やセラミック双方の熱膨張係数に応じて任意に選択で
きるものとする。当該放熱板と当該セラミック枠との接
合には接着剤、ろう付けまたははんだを用いた。メッキ
電極の厚さは１０?３０μｍとしてFETチップとは金線も
しくはAl線で超音波ホ゛ンテ゛ィンク゛により形成するか、金属
接続子をはんだ接続し、電気的に接続する。当該ボンデ
ィングワイヤの線径または接続子は使用の際の電流容量
に応じ任意に選択できるものとする。
おいて、セラミック枠との熱膨張係数を考慮しＣｕを選
択した。材質はＣｕに限定するものではなく、当該放熱
板やセラミック双方の熱膨張係数に応じて任意に選択で
きるものとする。当該放熱板と当該セラミック枠との接
合には接着剤、ろう付けまたははんだを用いた。メッキ
電極の厚さは１０?３０μｍとしてFETチップとは金線も
しくはAl線で超音波ホ゛ンテ゛ィンク゛により形成するか、金属
接続子をはんだ接続し、電気的に接続する。当該ボンデ
ィングワイヤの線径または接続子は使用の際の電流容量
に応じ任意に選択できるものとする。
【００１２】図２(a)は、本発明による電子回路装置を
複数個実装したものである。一方図２(b)はFETチップの
従来の実装方法である。両者の実装面積を比較すること
で本発明が実装密度の向上に寄与していることがわか
る。
複数個実装したものである。一方図２(b)はFETチップの
従来の実装方法である。両者の実装面積を比較すること
で本発明が実装密度の向上に寄与していることがわか
る。
【００１３】
【発明の効果】従来の電子回路装置と比べて自動マウン
トが可能であり、リールトレイによる供給が可能とな
り、安価で製造でき実装面積を減少できるものであり産
業上利用価値大なものである。さらには導電性放熱板に
より自然空冷または強制空冷どちらでも放熱効果が得ら
れる。また本発明では２個以上の半導体チップを一つの
枠の中に入れても同様の効果が得られる。
トが可能であり、リールトレイによる供給が可能とな
り、安価で製造でき実装面積を減少できるものであり産
業上利用価値大なものである。さらには導電性放熱板に
より自然空冷または強制空冷どちらでも放熱効果が得ら
れる。また本発明では２個以上の半導体チップを一つの
枠の中に入れても同様の効果が得られる。
【図１】(a) 本発明の斜視図 (b) 本発明のA-A断面図であり、メッキ電極とFETチップ
とは金線（Al線）により接続されている。 (c) 本発明のA-A断面図であり、メッキ電極とFETチップ
とは金属接続子により接続されている。 (d) 本発明の内部上面図
とは金線（Al線）により接続されている。 (c) 本発明のA-A断面図であり、メッキ電極とFETチップ
とは金属接続子により接続されている。 (d) 本発明の内部上面図
【図２】(a) 本発明の実装例 (b) FETチップの従来の実装例
１ セラミックふた ２ セラミック枠 ３ FETチップ ４ 導電性放熱板 ５ 金線（アルミ線）ワイヤー ６ メッキ電極 ７ 回路基板 ８ 金属接続子
【手続補正書】
【提出日】平成１２年１２月１８日（２０００．１２．
１８）
１８）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】(a) 本発明の斜視図 (b) 本発明のA-A断面図であり、メッキ電極とFETチップ
とは金線（Al線）により接続されている。 (c) 本発明のA-A断面図であり、メッキ電極とFETチップ
とは金属接続子により接続されている。 (d) 本発明の内部上面図
とは金線（Al線）により接続されている。 (c) 本発明のA-A断面図であり、メッキ電極とFETチップ
とは金属接続子により接続されている。 (d) 本発明の内部上面図
【図２】(a) 本発明の実装例 (b) FETチップの従来の実装例
【図３】請求項５の発明の実施例
【図４】メッキ電極の取り出し例
Claims (7)
- 【請求項１】 導電性放熱板４に半導体チップ３が搭載
され外部電極を形成し、前記半導体チップ３は絶縁性枠
体２でかこわれ、かつ前記絶縁性枠体２は前記導電性放
熱板４と接続され、かつ前記絶縁性枠体２の一表面にメ
ッキ電極６を形成し、かつ前記メッキ電極６は前記半導
体チップ３の電極と接続され、かつ前記メッキ電極６を
下にして実装した事を特徴とした表面実装型半導体装
置。 - 【請求項２】前記枠体内部に樹脂を充填したことを特徴
とした請求項１の表面実装型半導体装置。 - 【請求項３】前記枠体上部に蓋をしたことを特徴とした
請求項１の表面実装型半導体装置。 - 【請求項４】前記外部電極を底にして実装し、かつ前記
底部面積は他の面と比較して最大でないことを特徴とし
た請求項１の表面実装型半導体装置。 - 【請求項５】前記放熱板には半導体チップが複数個実装
されたことを特徴とした請求項１の表面実装型半導体装
置。 - 【請求項６】前記半導体チップはＭＯＳＦＥＴチップで
あり、ゲート、ソース、ドレインを共通とした事を特徴
とした請求項５の表面実装型半導体装置。 - 【請求項７】前記絶縁性枠体はセラミックであることを
特徴とした請求項１の表面実装型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000383165A JP2002184890A (ja) | 2000-12-18 | 2000-12-18 | 表面実装型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000383165A JP2002184890A (ja) | 2000-12-18 | 2000-12-18 | 表面実装型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002184890A true JP2002184890A (ja) | 2002-06-28 |
Family
ID=18850863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000383165A Pending JP2002184890A (ja) | 2000-12-18 | 2000-12-18 | 表面実装型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002184890A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006180148A (ja) * | 2004-12-22 | 2006-07-06 | Kyocera Kinseki Corp | 圧電デバイス |
| JP2010283407A (ja) * | 2010-09-29 | 2010-12-16 | Toshiba Corp | 高周波セラミックパッケージおよびその作製方法 |
| JP4768024B2 (ja) * | 2006-07-28 | 2011-09-07 | 京セラ株式会社 | 電子部品収納用パッケージおよび電子装置 |
| US8476755B2 (en) | 2008-07-28 | 2013-07-02 | Kabushiki Kaisha Toshiba | High frequency ceramic package and fabrication method for the same |
-
2000
- 2000-12-18 JP JP2000383165A patent/JP2002184890A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006180148A (ja) * | 2004-12-22 | 2006-07-06 | Kyocera Kinseki Corp | 圧電デバイス |
| JP4768024B2 (ja) * | 2006-07-28 | 2011-09-07 | 京セラ株式会社 | 電子部品収納用パッケージおよび電子装置 |
| JP2012019193A (ja) * | 2006-07-28 | 2012-01-26 | Kyocera Corp | 電子部品収納用パッケージおよび電子装置 |
| US8242387B2 (en) | 2006-07-28 | 2012-08-14 | Kyocera Corporation | Electronic component storing package and electronic apparatus |
| US8476755B2 (en) | 2008-07-28 | 2013-07-02 | Kabushiki Kaisha Toshiba | High frequency ceramic package and fabrication method for the same |
| JP2010283407A (ja) * | 2010-09-29 | 2010-12-16 | Toshiba Corp | 高周波セラミックパッケージおよびその作製方法 |
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