JP2524482B2 - Ｑｆｐ構造半導体装置 - Google Patents
Ｑｆｐ構造半導体装置Info
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- element mounting
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
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- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
Description
【０００１】
【産業上の利用分野】本発明は、ＱＦＰ構造半導体装置
に関し、特に半導体ペレットから外部端子までの電気的
配線に関する。
に関し、特に半導体ペレットから外部端子までの電気的
配線に関する。
【０００２】
【従来の技術】従来のクワッドフラットパッケージ（Ｑ
ＦＰ）構造半導体装置は、図６に示すように半導体ペレ
ット１をアイランド３ａに搭載し、ボンディング線４を
介して半導体ペレットの端子である図示しないボンディ
ングパッドと外部リード３とが電気的に接続されてお
り、外部リード３の一部を露出してモールド樹脂２で封
止されている。
ＦＰ）構造半導体装置は、図６に示すように半導体ペレ
ット１をアイランド３ａに搭載し、ボンディング線４を
介して半導体ペレットの端子である図示しないボンディ
ングパッドと外部リード３とが電気的に接続されてお
り、外部リード３の一部を露出してモールド樹脂２で封
止されている。
【０００３】外部リード３は複数あってそれぞれ分離さ
れており、信号端子、電源端子または接地端子として、
パッケージ側面からそれぞれ突き出ていて、一般的にガ
ルウィング状に成形されでいる。
れており、信号端子、電源端子または接地端子として、
パッケージ側面からそれぞれ突き出ていて、一般的にガ
ルウィング状に成形されでいる。
【０００４】
【発明が解決しようとする課題】この従来のＱＦＰ構造
半導体装置は、信号端子、電源端子および接地端子が個
々に独立し、かつ全てパッケージ側面から外部へ突き出
しているため、多ピンになるほどパッケージ寸法が著し
く大きくなるという問題点があり、パッケージ寸法を小
さくする為に外部リードの狭ピッチ化や電源端子および
または接地端子数の制限が必要になっている。しかし、
狭ピッチ化が進むと外部リードの変形や加工精度上の理
由から外部リード間の絶縁を確保して製造することや実
装することが困難になる。電源端子数等を制限すると半
導体チップ内の電源電位の均一化や安定性が犠牲になり
電気的特性の良好な半導体装置が得られ難くなる。
半導体装置は、信号端子、電源端子および接地端子が個
々に独立し、かつ全てパッケージ側面から外部へ突き出
しているため、多ピンになるほどパッケージ寸法が著し
く大きくなるという問題点があり、パッケージ寸法を小
さくする為に外部リードの狭ピッチ化や電源端子および
または接地端子数の制限が必要になっている。しかし、
狭ピッチ化が進むと外部リードの変形や加工精度上の理
由から外部リード間の絶縁を確保して製造することや実
装することが困難になる。電源端子数等を制限すると半
導体チップ内の電源電位の均一化や安定性が犠牲になり
電気的特性の良好な半導体装置が得られ難くなる。
【０００５】本発明の目的は、多ピン化に伴なうパッケ
ージ寸法の増大を抑制できる、いいかえると電気的特性
を犠牲にすることなく電源端子およびまたは接地端子と
して使用する外部リード数を制限できるＱＦＰ構造半導
体装置を提供することにある。
ージ寸法の増大を抑制できる、いいかえると電気的特性
を犠牲にすることなく電源端子およびまたは接地端子と
して使用する外部リード数を制限できるＱＦＰ構造半導
体装置を提供することにある。
【０００６】
【課題を解決するための手段】本発明のＱＦＰ構造半導
体装置は中央に隆起した素子搭載部および前記素子搭載
部に連結するつば状の縁部を有する接地板と、前記接地
板の前記素子搭載部が隆起している第１の面で前記素子
搭載部および縁部にそれぞれ接合して設けられた半導体
ペレットおよび、電源プレーンを内層として有する積層
基板と、前記積層基板の前記縁部に接合する第１の面と
対抗する第２の面と前記電源プレーンとを結ぶ第１のス
ルーホールと前記半導体ペレットの電源端子との間の導
通をとる接続手段と、前記積層基板の前記第２の面に接
合する複数の外部リードと、前記接地板の第１の面と対
抗する第２の面および前記各外部リードの一部をそれぞ
れ露出させて封止するモールド樹脂とを有するというも
のである。
体装置は中央に隆起した素子搭載部および前記素子搭載
部に連結するつば状の縁部を有する接地板と、前記接地
板の前記素子搭載部が隆起している第１の面で前記素子
搭載部および縁部にそれぞれ接合して設けられた半導体
ペレットおよび、電源プレーンを内層として有する積層
基板と、前記積層基板の前記縁部に接合する第１の面と
対抗する第２の面と前記電源プレーンとを結ぶ第１のス
ルーホールと前記半導体ペレットの電源端子との間の導
通をとる接続手段と、前記積層基板の前記第２の面に接
合する複数の外部リードと、前記接地板の第１の面と対
抗する第２の面および前記各外部リードの一部をそれぞ
れ露出させて封止するモールド樹脂とを有するというも
のである。
【０００７】前記接続手段は、前記第１のスルーホール
に接合する外部リードと前記半導体ペレットの電源端子
であるボンディングパッドとを結ぶボンディング線にす
ることができる。また、前記接続手段は前記第１のスル
ーホールに連結し前記積層基板の第２の面に設けられた
枠状ランドおよび前記枠状ランドと前記半導体ペレット
の電源端子とを結ぶボンディング線であり、前記積層基
板の第２の面と前記電源プレーンとを結ぶ第２のスルー
ホールおよび前記第２のスルーホールに接合し前記接地
板とは独立して設けられた枠状電源端子を設けることも
できる。
に接合する外部リードと前記半導体ペレットの電源端子
であるボンディングパッドとを結ぶボンディング線にす
ることができる。また、前記接続手段は前記第１のスル
ーホールに連結し前記積層基板の第２の面に設けられた
枠状ランドおよび前記枠状ランドと前記半導体ペレット
の電源端子とを結ぶボンディング線であり、前記積層基
板の第２の面と前記電源プレーンとを結ぶ第２のスルー
ホールおよび前記第２のスルーホールに接合し前記接地
板とは独立して設けられた枠状電源端子を設けることも
できる。
【０００８】また、素子搭載部の側壁部に開口を設け素
子搭載部の下にもモールド樹脂を充填してもよい。
子搭載部の下にもモールド樹脂を充填してもよい。
【０００９】
【作用】接地板の第２の面が露出しているので接地端子
として使用でき、外部リードを接地端子用に使用しなく
てもよい。更に電源プレーンと外部リードとを接続する
ことにより、外部リードと接地板との間に容量をもたせ
ることができる。あるいは、電源プレーンを介して半導
体チップの電源端子に接続する枠状電源端子を設けるこ
とにより、外部リードを半導体装置の電源端子として使
用しなくてもよい。
として使用でき、外部リードを接地端子用に使用しなく
てもよい。更に電源プレーンと外部リードとを接続する
ことにより、外部リードと接地板との間に容量をもたせ
ることができる。あるいは、電源プレーンを介して半導
体チップの電源端子に接続する枠状電源端子を設けるこ
とにより、外部リードを半導体装置の電源端子として使
用しなくてもよい。
【００１０】
【実施例】図１（ａ）は本発明の第１の実施例の部分上
面図で、ＱＦＰ構造半導体装置の約１／２の部分を示し
ている。図１（ｂ）は図１（ａ）のＸ−Ｘ線断面図、図
２は第１の実施例の部分裏面図、図３は接地板の部分斜
視図である。
面図で、ＱＦＰ構造半導体装置の約１／２の部分を示し
ている。図１（ｂ）は図１（ａ）のＸ−Ｘ線断面図、図
２は第１の実施例の部分裏面図、図３は接地板の部分斜
視図である。
【００１１】この実施例は、中央に隆起した素子搭載部
５ａおよび素子搭載部５ａに連結するつば状の縁部５ｂ
を有する接地板５と、接地板５の素子搭載部５ａが隆起
している第１の面で素子搭載部５ａおよび縁部５ｂにそ
れぞれ接合して設けられた半導体ペレット１および、電
源プレーン６ａを内層として有する積層基板６と、積層
基板６の、縁部５ｂに接合する第１の面と対向する第２
の面と電源プレーン６ａとを結ぶ第１のスルーホール６
ｂ（厳密にはスルーホール６ｂとそれに連結するランド
以下単にスルーホールという。）と半導体ペレット１の
電源端子（図示しないボンディングパッド。）との間の
導通をとる接続手段と、積層基板６の第２の面に接合す
る複数の外部リード３ｓ，３ｖと、接地板５の第１の面
と対向する第２の面および各外部リード３ｓ，３ｖの一
部をそれぞれ露出させて封止するモールド樹脂２とを有
し、前述の接続手段が、第１のスルーホール６ｂに接合
する外部リード３ｖおよび外部リード３ｖと半導体ペレ
ット１の電源端子とを結ぶボンディング線４ｖであると
いうものである。素子搭載部５ａの側壁部に開口５ｃが
設けられているが、これはトランスァモールド成形時に
半導体ペレット１の下方に樹脂を充填し接地板とモール
ド樹脂との密着性を向上させるためである。
５ａおよび素子搭載部５ａに連結するつば状の縁部５ｂ
を有する接地板５と、接地板５の素子搭載部５ａが隆起
している第１の面で素子搭載部５ａおよび縁部５ｂにそ
れぞれ接合して設けられた半導体ペレット１および、電
源プレーン６ａを内層として有する積層基板６と、積層
基板６の、縁部５ｂに接合する第１の面と対向する第２
の面と電源プレーン６ａとを結ぶ第１のスルーホール６
ｂ（厳密にはスルーホール６ｂとそれに連結するランド
以下単にスルーホールという。）と半導体ペレット１の
電源端子（図示しないボンディングパッド。）との間の
導通をとる接続手段と、積層基板６の第２の面に接合す
る複数の外部リード３ｓ，３ｖと、接地板５の第１の面
と対向する第２の面および各外部リード３ｓ，３ｖの一
部をそれぞれ露出させて封止するモールド樹脂２とを有
し、前述の接続手段が、第１のスルーホール６ｂに接合
する外部リード３ｖおよび外部リード３ｖと半導体ペレ
ット１の電源端子とを結ぶボンディング線４ｖであると
いうものである。素子搭載部５ａの側壁部に開口５ｃが
設けられているが、これはトランスァモールド成形時に
半導体ペレット１の下方に樹脂を充填し接地板とモール
ド樹脂との密着性を向上させるためである。
【００１２】接地板５は例えば厚さ０．１２７ｍｍの銅
板をプレス加工して素子搭載部５ａを設け開口５Ｃを設
けたもの、積層基板６は多層印刷配線板と同様のもので
あり、セラミック多層基板やガラスエポキシ多層基板な
どを用いることができる。なお、８ａははんだ、８ｂは
ろう材（セラミック多層基板の場合）である。また、４
ｇは半導体ペレットの接地端子（ボンディングパッド）
と素子搭載部とを接続するボンディング線、４ｓは半導
体ペレットの信号端子（ボンディングパット）と外部リ
ード３ｓとを接続するボンディング線である。接地板の
縁部５ｂの裏面（第２の面）が露出しているので半導体
装置の接地端子として使用でき、外部リードは全て信号
端子（３ｓ）と電源端子（３ｖ）だけである。また電源
プレーン６ａと接地板の縁部５ｂとをそれぞれ一対の電
極とするデカップリング・コンデンサが電源端子（３
ｖ）と接地端子との間に挿入されている構造になってい
るので電源雑音を吸収でき半導体装置の安定動作が確保
される。また、ボンディング線４ｇが短くてよいので寄
生抵抗、寄生インダクタンスが約１／３に低減でき、前
述のデカップリング・コンデンサがあるのと相俟って半
導体チップ内の電源電位や接地電位の変動（グランドバ
ウンス雑音など）を少なくできる。
板をプレス加工して素子搭載部５ａを設け開口５Ｃを設
けたもの、積層基板６は多層印刷配線板と同様のもので
あり、セラミック多層基板やガラスエポキシ多層基板な
どを用いることができる。なお、８ａははんだ、８ｂは
ろう材（セラミック多層基板の場合）である。また、４
ｇは半導体ペレットの接地端子（ボンディングパッド）
と素子搭載部とを接続するボンディング線、４ｓは半導
体ペレットの信号端子（ボンディングパット）と外部リ
ード３ｓとを接続するボンディング線である。接地板の
縁部５ｂの裏面（第２の面）が露出しているので半導体
装置の接地端子として使用でき、外部リードは全て信号
端子（３ｓ）と電源端子（３ｖ）だけである。また電源
プレーン６ａと接地板の縁部５ｂとをそれぞれ一対の電
極とするデカップリング・コンデンサが電源端子（３
ｖ）と接地端子との間に挿入されている構造になってい
るので電源雑音を吸収でき半導体装置の安定動作が確保
される。また、ボンディング線４ｇが短くてよいので寄
生抵抗、寄生インダクタンスが約１／３に低減でき、前
述のデカップリング・コンデンサがあるのと相俟って半
導体チップ内の電源電位や接地電位の変動（グランドバ
ウンス雑音など）を少なくできる。
【００１３】図４（ａ）は本発明の第２の実施例の部分
上面図、図４（ｂ）は図４（ａ）のＸ−Ｘ線断面図、図
５は第２の実施例の部分裏面図である。
上面図、図４（ｂ）は図４（ａ）のＸ−Ｘ線断面図、図
５は第２の実施例の部分裏面図である。
【００１４】第１の実施例との相違点は、接続手段が第
１のスルーホール６ｂＡに連結し積層基板６の第２の面
に設けられた枠状ランド６ｂＢおよび枠状ランド６ｂＢ
と半導体ペレット１の電源端子とを結ぶボンディング線
４ｖであり、積層基板５の第２の面と電源プレーン６ａ
とを結ぶ第２のスルーホール６ｃおよび第２のスルーホ
ール６ｃに接合し接地板５とは独立して設けられた厚さ
０．１２７ｍｍの銅板からなる枠状電源端子７を有する
ことである。電源プレーン６ａと接地板５ｂとの対向面
積が第１の実施例よりは小さいが、外部リードは全て信
号端子３ｓとして使用できる利点がある。第１のスルー
ホール６ｂＡとしては、６ｂや６ｃと同様にほぼ円柱状
もしくは円筒状の導電膜でもよいし、図示のように枠状
ランド６ｂＢに沿って帯状をなす形状にしてもおい。多
ピンゲートアレイ品種の信号端子、電源端子および接地
端子は８，１および１程度の比になっているが、端子ピ
ッチ０．５ｍｍの３０４ピンを例として本発明の第２の
実施例を適用するとパッケージ寸法を４０ｍｍ×４０ｍ
ｍから３２ｍｍ×３２ｍｍに縮小することができる。
１のスルーホール６ｂＡに連結し積層基板６の第２の面
に設けられた枠状ランド６ｂＢおよび枠状ランド６ｂＢ
と半導体ペレット１の電源端子とを結ぶボンディング線
４ｖであり、積層基板５の第２の面と電源プレーン６ａ
とを結ぶ第２のスルーホール６ｃおよび第２のスルーホ
ール６ｃに接合し接地板５とは独立して設けられた厚さ
０．１２７ｍｍの銅板からなる枠状電源端子７を有する
ことである。電源プレーン６ａと接地板５ｂとの対向面
積が第１の実施例よりは小さいが、外部リードは全て信
号端子３ｓとして使用できる利点がある。第１のスルー
ホール６ｂＡとしては、６ｂや６ｃと同様にほぼ円柱状
もしくは円筒状の導電膜でもよいし、図示のように枠状
ランド６ｂＢに沿って帯状をなす形状にしてもおい。多
ピンゲートアレイ品種の信号端子、電源端子および接地
端子は８，１および１程度の比になっているが、端子ピ
ッチ０．５ｍｍの３０４ピンを例として本発明の第２の
実施例を適用するとパッケージ寸法を４０ｍｍ×４０ｍ
ｍから３２ｍｍ×３２ｍｍに縮小することができる。
【００１５】
【発明の効果】以上説明したように本発明は、パッケー
ジの裏面に露出して接地板を設けたので、パッケージ側
面へ伸びる外部リードを接地端子として使用しなくてす
み半導体装置を多ピン化してもパッケージ寸法の増大を
抑制できる。接地板とは独立に枠状電源端子を設ければ
この効果は一層大きくできる。接地板な枠状電源端子は
外部リードに比べると寄生インダクタンスや寄生抵抗に
ついても低減ができ、特に接地配線については、現状の
１／３以下のレベルに低減可能である。更に内層として
電源プレーンを有する積層基板を利用しているので電源
プレーンと接地板との間のデカップリング・コンデンサ
と相俟って電源電位や接地電位の変動（グランドパウン
ス雑音）を低減できる効果もある。
ジの裏面に露出して接地板を設けたので、パッケージ側
面へ伸びる外部リードを接地端子として使用しなくてす
み半導体装置を多ピン化してもパッケージ寸法の増大を
抑制できる。接地板とは独立に枠状電源端子を設ければ
この効果は一層大きくできる。接地板な枠状電源端子は
外部リードに比べると寄生インダクタンスや寄生抵抗に
ついても低減ができ、特に接地配線については、現状の
１／３以下のレベルに低減可能である。更に内層として
電源プレーンを有する積層基板を利用しているので電源
プレーンと接地板との間のデカップリング・コンデンサ
と相俟って電源電位や接地電位の変動（グランドパウン
ス雑音）を低減できる効果もある。
【図１】本発明の第１の実施例の部分上面図（図１
（ａ））および図１（ａ）のＸ−Ｘ線断面図（図１
（ｂ））である。
（ａ））および図１（ａ）のＸ−Ｘ線断面図（図１
（ｂ））である。
【図２】第１の実施例の部分裏面図である。
【図３】図１における接地板の部分斜視図である。
【図４】本発明の第２の実施例の部分上面図（図４
（ａ））および図４（ａ）のＸ−Ｘ線断面図（図４
（ｂ））である。
（ａ））および図４（ａ）のＸ−Ｘ線断面図（図４
（ｂ））である。
【図５】第２の実施例の部分裏面図である。
【図６】従来例を示す断面図である。
１ 半導体ペレット ２ モールド樹脂 ３ 外部リード ３ａ アイランド ３ｓ 外部リード（信号端子） ３ｖ 外部リード（電源端子） ４ ボンディング線 ４ｇ ボンディング線（半導体ペレットの接地端子と
接地板とを結ぶ） ４ｓ ボンディング線（半導体ペレットの信号端子と
３ｓとを結ぶ） ４ｖ ボンディング線（半導体ペレットの電源端子と
３ｖまたは枠状ランド６ｂＢとを結ぶ） ５ 接地板 ５ａ 素子搭載板 ５ｂ 縁部 ６ 積層基板 ６ａ 電源プレーン ６ｂ，６ｂＡ，６ｃ スルーホール ６ｂＢ 枠状ランド ７ 枠状電源端子 ８ａ はんだ ８ｂ ろう材
接地板とを結ぶ） ４ｓ ボンディング線（半導体ペレットの信号端子と
３ｓとを結ぶ） ４ｖ ボンディング線（半導体ペレットの電源端子と
３ｖまたは枠状ランド６ｂＢとを結ぶ） ５ 接地板 ５ａ 素子搭載板 ５ｂ 縁部 ６ 積層基板 ６ａ 電源プレーン ６ｂ，６ｂＡ，６ｃ スルーホール ６ｂＢ 枠状ランド ７ 枠状電源端子 ８ａ はんだ ８ｂ ろう材
Claims (4)
- 【請求項１】 中央に隆起した素子搭載部および前記素
子搭載部に連結するつば状の縁部を有する接地板と、前
記接地板の前記素子搭載部が隆起している第１の面で前
記素子搭載部および縁部にそれぞれ接合して設けられた
半導体ペレットおよび、電源プレーンを内層として有す
る積層基板と、前記積層基板の前記縁部に接合する第１
の面と対向する第２の面と前記電源プレーンとを結ぶ第
１のスルーホールと前記半導体ペレットの電源端子との
間の導通をとる接続手段と、前記積層基板の前記第２の
面に接合する複数の外部リードと、前記接地板の第１の
面と対抗する第２の面および前記各外部リードの一部を
それぞれ露出させて封止するモールド樹脂とを有するこ
とを特徴とするＱＦＰ構造半導体装置。 - 【請求項２】 接続手段が第１のスルーホールに接合す
る外部リードおよび前記外部リードと半導体ペレットの
電源端子とを結ぶボンディング線である請求項１記載の
ＱＦＰ構造半導体装置。 - 【請求項３】 接続手段が、第１のスルーホールに連結
し積層基板の第２の面に設けられた枠状ランドおよび前
記枠状ランドと半導体ペレットの電源端子とを結ぶボン
ディング線であり、前記積層基板の第２の面と電源プレ
ーンとを結ぶ第２のスルーホールおよび前記第２のスル
ーホールに接合し接地板とは独立して設けられた枠状電
源端子を有する請求項１記載のＱＦＰ構造半導体装置。 - 【請求項４】 素子搭載部の側壁部に開口が設けられて
いる請求項１，２または３記載のＱＦＰ構造半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14805194A JP2524482B2 (ja) | 1994-06-29 | 1994-06-29 | Ｑｆｐ構造半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14805194A JP2524482B2 (ja) | 1994-06-29 | 1994-06-29 | Ｑｆｐ構造半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0817960A JPH0817960A (ja) | 1996-01-19 |
| JP2524482B2 true JP2524482B2 (ja) | 1996-08-14 |
Family
ID=15444057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14805194A Expired - Lifetime JP2524482B2 (ja) | 1994-06-29 | 1994-06-29 | Ｑｆｐ構造半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2524482B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3531733B2 (ja) | 2000-08-08 | 2004-05-31 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 半導体集積回路装置、電気回路装置、電子機器及び制御機器 |
| JP4613416B2 (ja) | 2000-11-28 | 2011-01-19 | 日本電気株式会社 | 半導体装置およびその実装方法 |
| KR100677651B1 (ko) * | 2001-04-13 | 2007-02-01 | 야마하 가부시키가이샤 | 반도체 소자 및 패키지와 그 제조방법 |
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-
1994
- 1994-06-29 JP JP14805194A patent/JP2524482B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0817960A (ja) | 1996-01-19 |
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