JP2593509B2

JP2593509B2 - 半導体集積回路用パッケージ

Info

Publication number: JP2593509B2
Application number: JP63078711A
Authority: JP
Inventors: 映児高木; 悟二川; 邦夫吉原; 俊夫須藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-03-31
Filing date: 1988-03-31
Publication date: 1997-03-26
Anticipated expiration: 2012-03-26
Also published as: JPH01251743A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、半導体集積回路用パッケージに係わり、特
に高速デジタルICの搭載に適した半導体集積回路用パッ
ケージに関する。

（従来の技術）近年、次世代半導体デバイスの材料として、Siに比べ
て易動度が５〜６倍高いGaAsが注目されている。GaAsを
用いたデバイスは、良質の結晶が得にくい等の問題のた
めに製品レベルでの開発が遅れていたが、最近ではGHz
帯のデジタルデバイスも開発されるようになっており、
現在の集積度はMSIレベルである。そこで、これらのチ
ップを搭載するパッケージにも、従来以上の高速性能が
要求されてきている。

現在、パッケージ内配線の特性インピーダンスは、そ
の多くがマイクロストリップ構造によって制御されてい
る。その理由は、以下の通りである。信号線の特性イン
ピーダンスを制御するためには、電気的には同軸構造を
取ることが最も望ましいが、プロセス上その作成が困難
であってりして、コスト的に見合わない。そこで、多く
の場合、パッケージ内の配線に同軸構造を採用すること
は希である。一方、マイクロストリップ構造は、構造が
簡単でありプロセス上作成が容易である。さらに、マイ
クロストリップ構造は、同様な工程で作成することがで
きるストリップ構造に比べ、同じ50Ω系の線路を構成す
る場合に、その絶縁層の厚さをストリップ構造の絶縁層
の厚さの約半分、即ち構造全体としては約1/4にでき
る。このことは、接地層を貫いてビアホールによって、
内部の配線と外部との電気的接触を取る必要が生じた場
合、コスト的，電気特性的に重要な差異となってくる。
また、ストリップ構造よりも、製造工程数が少ないと言
うことも、マイクロストリップ構造がパッケージ内の配
線に多く使われる所以である。

多層セラミックパッケージの生成法として、次の２つ
の方法が多く採用されている。一つは、同時焼成法であ
る。これは、アルミナのグリーンシート上に導体パター
ンをスクリーン印刷して所定の枚数を積層し、それを一
括して形成するものである。もう一つの多層化の方法
は、厚膜法である。これは、アルミナの基板上にスクリ
ーン印刷をして導体パターンを形成し、焼成する。次い
で、スクリーン印刷によって絶縁層を形成し、焼成す
る。この工程を繰返すことにより、必要な層数を作成す
る。

また、上記のような半導体集積回路パッケージにおい
ては、ボード上の実装密度を上げるために、多ピン小型
であることが要求される。デバイスの動作速度が高速化
するにつれて、その動作周波数がパッケージの持つ共振
周波数に近付いてきている。そこで、パッケージの大き
さが、その高周波特性に大きく影響する場合が起こって
くる。従って、高密度実装と言う点、さらに高周波特性
を向上させると言う点からも配線幅及びピッチを小さく
してパッケージを小型化することが望ましい。例えば、
パッケージが20mm角の場合、信号伝搬速度が秒速20万Km
としパッケージの外周80mmが波長の1/2になる周波数を
共振周波数とすると、そのパッケージの共振周波数は1.
25GHzとなる。

一方、マイクロストリップ構造において、特性インピ
ーダンスを制御する主要なパラメータは、絶縁体の厚さ
即ち接地層と、信号線の距離及び絶縁体の誘電定数、さ
らに信号線の幅である。絶縁体をアルミナとすると、誘
電定数は10である。このとき、信号線の特性インピーダ
ンスを50Ωに制御するためには、絶縁層の厚さＨと信号
線の幅Ｗとの関係は、W/H〜１となる。従って、配線の
ピッチを小さくしパッケージを小型化するためには、配
線幅を小さくできる薄い絶縁層の方が有利である。但
し、現実問題としてスクリーン印刷で作成する導体線路
の幅は、プロセス上から製品レベルで0.2mmが限度であ
る。従って、絶縁層の厚さは0.2mm程が最適値と言える
ことになる。近い値として規格品の10milのものがよく
使われる。一方、GaAsデバイスは高速，低消費電力であ
ったが、Siデバイスとの競合においてより高速性能を高
めるために、消費電力が1Wを越えるようになってきた。

そこで、第７図に示すように、放熱効果を高めるため
にパッケージの形態としては、ICチップ１がパッケージ
裏面に取付けてある放熱用導体２に直付けしてあるもの
が望ましい。ところが、この構造でマイクロストリップ
構造を形成している絶縁層３の厚さを10milにした場
合、問題が生じてくる。即ち、このようなパッケージを
作成するとき、前述したよう同時焼成法で絶縁層及び導
体層を形成し、しかるのちに放熱用導体２をろう付けす
るが、同時焼成した後に厚さ10milにした最下層の絶縁
層３の強度が十分でなく、歩留りが悪くなる。なお、図
中4aは絶縁層３上に形成した配線パターン、4cはリード
ろう付けパッド、５はボンディングワイヤー、６は信号
用ビアホールを示している。

別の従来例として第８図に示すように、ICチップ１は
放熱用導体２に直付けになっているが、マイクロストリ
ップ構造の接地面4bと放熱用導体２との間に、もう１枚
の絶縁層３′が入っているものがある。この場合、マイ
クロストリップ構造の絶縁層３の厚さを最適値に保ちつ
つ、歩留り上問題のない強度のパッケージを作成するこ
とができるが、接地面4bの電位は、ビアホール７等によ
って外部接地電位との接続が行われるので、接地面4bの
接地が必ずしも十分ではない。そして、ICチップ１の厚
さは通常0.2〜0.3mmであるが、この構造ではチップ表面
の高さと配線層4aの高さとに0.2〜0.3mmの開きができ、
ボンディングワイヤー５の長さが長くなってしまう。さ
らに、信号伝送用ビアホール６も長くなってしまい、高
速信号伝送には不利な構造である。

他の従来例としては第９図に示すように、マイクロス
トリップ構造の下層に絶縁層３″を１枚挿入するものが
ある。このとき、放熱効果を向上させるため、またICチ
ップ１がマウントされている接地面4bと放熱用導体２と
の電気的接触を取るために、多くの場合挿入された絶縁
層３″にはビアホール７が設けられている。この実施例
では、マイクロストリップ構造の接地面4bと放熱用導体
２との導通、及びICチップ１から放熱用導体２への放熱
がビアホール７を介して行われるので、ICチップ１を放
熱用導体２に直付けする方法に比べ、上記導通及び放熱
の点で十分な性能を得ることができない。

一方、高速素子用パッケージには、高速性能を引出す
ために、パッケージ内に受動素子を搭載する場合が多
い。第10図は、パッケージ内の４隅に電源ノイズを低減
するために、デカップリングキャパシタ８を搭載した例
である。図を見ると明らかなように、配線パターン4aと
キャパシタ８とが同一平面に置かれているため、配線は
キャパシタ８のある位置を迂回して配置しなければなら
ない。このため、容量の大きいキャパシタを搭載するこ
とはできず、また配線パターンに制約が生じ、高速性能
の劣化及びパッケージを小形化する上で障害となる。

（発明が解決しようとする課題）このように従来のセラミックパッケージでは、放熱効
果が不十分であったり、パッケージの強度が不十分であ
った。また、電源ノイズを除去する目的で受動素子等を
パッケージ内に搭載しようとすると、そのために配線パ
ターンに制約が生じ、パッケージの小形化及び高速性能
に影響が出てきてしまう。

本発明は、上記事情を考慮してなされたもので、その
目的とするところは、高速性能が良く、放熱効果及び機
械的強度の高い半導体集積回路用パッケージを提供する
ことにある。

［発明の構成］（課題を解決するための手段）本発明は、マイクロストリップ構造を実現する第１の
絶縁層における機械的強度を上げるために、この絶縁層
上に更に第２の絶縁層を配置するものであり、この第２
の絶縁層を下層の線路にできるだけ影響を与えない位置
に配置することになる。

即ち本発明は、半導体集積回路用パッケージにおい
て、上面にICチップが直接マウントされる放熱用導体
と、上面に配線パターンを形成すると共に下面に接地層
を形成し、且つ中央部に開口を形成してなり、この開口
内にICチップを配置して前記放熱用導体とパッケージ本
体の一部とを接続する第１の絶縁層と、この第１の絶縁
層上の４隅の少なくとも１隅を覆うように設けられた第
２の絶縁層とを具備したものであり、前記配線パターン
の主要部が露出している構造を有することを特徴とす
る。

（作用）本発明によれば、放熱用導体にチップが直付けにでき
る構造を取ったままで、マイクロストリップ構造を構成
する絶縁層（第１の絶縁層）の厚さを最適化することが
できる。その際、接地層は、パターン裏面の放熱用導体
に直接つながっているので、高周波的にも良好な接地が
得られている。また、高速信号線が存在する領域を避け
て上面に第２の絶縁層が設置されているので、マイクロ
ストリップ構造を形成している第１の絶縁層が薄いのに
も拘らず、線間容量を大きくすることなしに、また信号
伝送速度を下げることなしに、プロセス工程上十分な強
度を保つことができる。さらに、ICチップとは別に受動
素子又は能動素子をパッケージに搭載する場合、配線層
と異なる面に搭載することになるので、素子が搭載され
ることによって発生する配線パターン上の制約が最小限
に抑えられる。

（実施例）以下、本発明の詳細を図示の実施例によって説明す
る。

第１図は本発明の一実施例に係わる半導体集積回路用
パッケージの概略構成を示す斜視図、第２図は同実施例
の平面図、第３図は第２図の矢視Ａ−Ａ′断面図であ
る。

ICチップ10はCu−Ｗ板からなる放熱用導体20の上面に
直付けされており、この放熱用導体20は第１の絶縁層31
に接続されている。絶縁層31は中心部が放熱用導体20の
外径よりも小さくICチップ10の外径よりは大きく正方形
に打抜かれている。絶縁層31の上面に配線パターン41が
形成され、下面に接地層42が形成され、これによりマイ
クロストリップ構造が構成されている。さらに、この下
面周辺部にはリードろう付け用のパッド43が配置されて
いる。配線パターン41は、ボンディングワイヤー50を介
してICチップ10に接続される。パッド43は、ビアホール
61を介して配線パターン41に接続される。そして、接地
層42には前記放熱用導体20がろう付けされる。つまり、
絶縁層31の下面周辺部が放熱用導体20の上面周辺部と接
続されるものとなっている。

絶縁層31の上には、第２の絶縁層32が設置されてお
り、この絶縁層32は中心部が十字形に打抜かれている。
従って、第１図及び第２図から判るように、上から見る
と十字形の凹部に存在する配線パターン41及びその下部
の絶縁層31が露出して見える構造となっている。４隅の
絶縁層32の上面にはメタライズ44が施され、これはビア
ホール62やノッチ63等により、接地層42と電気的接続が
取られている。メタライズ層44の上には第３の絶縁層33
が設置され、この絶縁層33の上面にはメタライズ45が施
されている。そして、絶縁層33とこの絶縁層33を挾むメ
タライズ層44,45から、受動素子としてのデカップリン
グキャパシタが構成されている。なお、デカップリング
キャパシタは上述の如く一連のプロセスで形成してもよ
いが、予め絶縁層の両側に金属層を付けたものをメタラ
イズ層44上に直接設置してもよい。

このような構成であれば、ICチップ10は放熱用導体20
に直付けの状態であり、第１の絶縁層31の表面をICチッ
プ10の表面と略同じ高さにすることができる。従って、
ICチップ10の放熱効果は良好となり、さらにICチップ10
と絶縁層31上の配線パターンとのボンディングも容易と
なる。しかも、第２の絶縁層32の付加により、第１の絶
縁層31が薄いことによる強度の問題を解決し、パッケー
ジとして十分大きな機械的強度を持たせることができ
る。

また、第２の絶縁層32上のキャパシタが配線パターン
41と同一平面上にないので、同一平面にある従来構造と
比べると、パッケージが同じビン数，同じ大きさである
とすると、本実施例の方が配線のデザインに余裕が出て
くる。第４図（ａ）（ｂ）は、リードが28ピンでパッケ
ージの大きさが同じ場合の従来構造のものと本実施例の
ものとを比較するものであり、マイクロストリップ構造
を構成する絶縁層31とその上に印刷された配線パターン
41を示している。従来例では、第４図（ａ）に示す如く
配線パターン41と同一平面上に４隅に能動又は受動素子
を搭載するためのエリア46を設ける必要がある。これに
対し本実施例では、配線パターンと異なる平面上に能動
又は受動素子を搭載することができるので、第４図
（ｂ）に示す如く上記エリア等を設ける必要がなく、配
線の引回しが従来例に比べて無理がなく伝送波形の劣化
も少ない。

また、本実施例では第１図及び第２図に示すように、
４隅に最も近い８本の配線上に第２の絶縁層32が一部か
かってきて、その配線の特性インピーダンスを一定に保
つことは困難である。しかし、この位置の配線は従来よ
り電源線用等の高速信号線以外に用いられているので問
題はない。何故なら、従来のパッケージでも４隅に近い
配線については、線路が他の配線に比べて長い、また折
れ曲がりがきつくなる等、高速信号伝送上他の配線ライ
ンと比べると不利なことが多いからである。さらに、デ
カップリングキャパシタを搭載したパッケージについて
は、キャパシタが電源線に近い方が、インダクタンス成
分が少なくなり、電源ノイズを効果的に抑えることがで
きるので、その意味でもキャパシタが搭載されている近
傍の配線は、電源用に用いることが望ましい。無論、配
線パターンを変更することによって、どの配線も第２の
絶縁層32の下を通過しないようにすることもできる。

なお、本発明は上述した実施例に限定されるものでは
ない。例えば、第２の絶縁層は必ずしも４隅に設置する
必要はなく、パッケージの機械的強度として許容できる
ならば、第５図に示すように１隅のみに設置してもよ
い。さらに、第１の絶縁層に設ける開口を第６図に示す
如く設けることにより、ICチップをパッケージの４辺に
対して傾けて設置することも可能である。また、ICチッ
プの種類は何等限定されるものではないが、例えばSi−
ECL,GaAs−MES−FET及びGaAs−HBT等に適用してより有
効な効果が得られる。

また、実施例ではICチップを放熱用導体に直付けする
ために、第１の絶縁層の中心部を正方形にくり抜いた
が、目的はICチップを放熱用導体に直付けすることにあ
るので、くり抜いた穴の形状に何等制限が加わるもので
はない。さらに、第１の絶縁層を補強するため、又は受
動若しくは能動素子を搭載するために第２の絶縁層を取
入れたものであるが、この絶縁層を十字形にくり抜いた
のは、前記理由により配線の上に絶縁層が乗ることを避
けるためであり、そのくり抜き方は十字形に何等限定さ
れない。その他、本発明の要旨を逸脱しない範囲で、種
々変形して実施することができる。

［発明の効果］以上詳述したように本発明よれば、第１の絶縁層上の
４隅の少なくとも１隅に第２の絶縁層を設置し、第１の
絶縁層上の配線パターンの主要部が露出している構造と
しているので、信号伝達速度を下げることなしに、プロ
セス工程上十分な強度を保つことができる。従って、高
速性能が良く、放熱効果及び機械的強度の高い半導体集
積回路用パッケージを実現することが可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例に係わる半導体集積回路用パ
ッケージの概略構成を示す斜視図、第２図は同実施例を
示す平面図、第３図は第２図の矢視Ａ−Ａ′断面図、第
４図は配線パターンの一例を示す平面図、第５図及び第
６図はそれぞれ変形例を説明するための斜視図、第７図
乃至第９図はそれぞれ従来の半導体集積回路用パッケー
ジの概略構成を示す断面図、第10図は従来の配線パター
ンの一例を示す平面図である。 10……ICチップ、20……放熱用導体、31……第１の絶縁
層（マイクロストリップ構造を構成する絶縁層）、32…
…第２の絶縁層,33……第３の絶縁層、41……配線パタ
ーン、42……接地面、43……リードろう付け用パッド、
44,45……メタライズ層、50……ボンディングワイヤ
ー、61……信号用ビアホール、62……接地用ビアホー
ル、63……ノッチ。

Claims

(57)【特許請求の範囲】

【請求項１】ICチップが直接マウントされる放熱用導体
と、上面に配線パターンを形成すると共に下面に接地層
を形成し、且つ中央部に開口を設けてなり、前記ICチッ
プを該開口内に配置して前記放熱用導体とパッケージ本
体とを接続する第１の絶縁層と、この第１の絶縁層上の
４隅の少なくとも１隅を覆うように設けられた第２の絶
縁層とを具備し、前記配線パターンの主要部が露出して
いる構造を有することを特徴とする半導体集積回路用パ
ッケージ。
【請求項２】前記第２の絶縁層の上面には、キャパシタ
が設けられていることを特徴とする請求項１記載の半導
体集積回路用パッケージ。