JPH01251743A - 半導体集積回路用パッケージ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体集積回路用パッケージに係わり、特に
高速デジタルＩＣの搭載に適した半導体集積回路用パッ
ケージに関する。

（従来の技術） 近年、次世代半導体デバイスの材料として、Ｓｉに比べ
て易動度が５〜６倍高いＧａＡｓが注目されている。Ｇ
ａＡｓを用いたデバイスは、良質の結晶が得にくい等の
問題のために製品レベルでの開発が遅れていたが、最近
ではＧＨｚ帯のデジタルデバイスも開発されるようにな
っており、現在の集積度はＭＳルベルである。そこで、
これらのチップを搭載するパッケージにも、従来以上の
高速性能が要求されてきている。

現在、パッケージ内配線の特性インピーダンスは、その
多くがマイクロストリップ構造によって制御されている
。その理由は、以下の通りである。

信号線の特性インピーダンスを制御するためには、電気
的には同軸構造を取ることが最も望ましいが、プロセス
上その作成が困難であってすして、コスト的に見合わな
い。そこで、多くの場合、パッケージ内の配線に同軸構
造を採用することは希である。一方、マイクロストリッ
プ構造は、構造が簡単でありプロセス上作成が容易であ
る。さらに、マイクロストリップ構造は、同様な工程で
作成することができるストリップ構造に比べ、同じ５０
Ω系の線路を構成する場合に、その絶縁層の厚さをスト
リップ構造の絶縁層の厚さの約半分、即ち構造全体とし
ては約１７４にできる。このことは、接地層を貫いてピ
アホールによって、内部の配線と外部との電気的接触を
取る必要が生じた場合、コスト的、電気特性的に重要な
差異となってくる。

また、ストリップ構造よりも、製造工程数が少ないと言
うことも、マイクロストリップ構造がバ・↓ケージ内の
配線に多く使われる所以である。

多層セラミックパッケージの生成法として、次の２つの
方法が多く採用されている。一つは、同時焼成法である
。これは、アルミナのグリーンシート上に導体パターン
をスクリーン印刷して所定の枚数を積層し、それを−括
して焼成するものである。もう一つの多層化の方法は、
厚膜法である。

これは、アルミナの基板上にスクリーン印刷をして導体
パターンを形成し、焼成する。次いで、スクリーン印刷
によって絶縁層を形成し、焼成する。

この工程を繰返すことにより、必要な層数を作成する。

また、上記のような半導体集積回路パッケージにおいて
は、ボード上の実装密度を上げるために、多ピン小型で
あることが要求される。デバイスの動作速度が高速化す
るにつれて、その動作周波数がパッケージの持つ共振周
波数に近付いてきている。そこで、パッケージの大きさ
が、その高周波特性に大きく影響する場合が起こってく
る。従って、高密度実装と言う点、さらに高周波特性を
向上させると言う点からも配線幅及びピッチを小さくし
てパッケージを小型化することが望ましい。

例えば、パッケージが２０＋ｎｏ＋角の場合、信号伝搬
速度が秒速２０万Ｋｍとしパッケージの外周８０ｍｍが
波長の１／２になる周波数を共振周波数とすると、その
パッケージの共振周波数は１．２５ＧＨｚとなる。

一方、マイクロストリップ構造において、特性インピー
ダンスを制御する主要なパラメータは、絶縁体の厚さ即
ち接地層と、信号線の距離及び絶縁体の誘電定数、さら
に信号線の幅である。絶縁体をアルミナとすると、誘電
定数はｌＯである。このとき、信号線の特性インピーダ
ンスを５０Ωに制御するためには、絶縁層の厚さＨと信
号線の幅Ｗとの関係は、Ｗ／Ｈ〜１となる。従って、配
線のピッチを小さくしパッケージを小型化するためには
、配線幅を小さくできる薄い絶縁層の方が有利である。

但し、現実問題としてスクリーン印刷で作成する導体線
路の幅は、プロセス上から製品レベルで０．２ｍｍが限
度である。従って、絶縁層の厚さは０　、２ｍｍ程が最
適値と言えることになる。近い値として規格品の１０ｍ
１ｌのものがよく使われる。

一方、ＧａＡｓデバイスは高速、低消費電力であったが
、Ｓｉデバイスとの競合においてより高速性能を高める
ために、消費電力が１Ｗを越えるようになってきた。

そこで、第７図に示すように、放熱効果を高めるために
パッケージの形態としては、ＩＣチップ１がパッケージ
裏面に取付けである放熱用導体２に直付けしであるもの
が望ましい。ところが、この構造でマイクロストリップ
構造を形成している絶縁層３の厚さを１０１１にした場
合、問題が生じてくる。即ち、このようなパッケージを
作成するとき、前述したよう同時焼成法で絶縁層及び導
体層を形成し、しかるのちに放熱用導体２をろう付けす
るが、同時焼成した後に厚さ１０ｍ１ｌにした最下層の
絶縁層３の強度が十分でなく、歩留りが悪くなる。なお
、図中４ａは絶縁層３上に形成した配線パターン、４Ｃ
はリードろう付はパッド、５はボンディングワイヤー、
６は信号用ピアホールを示している。

別の従来例として第８図に示すように、ＩＣチップ１は
放熱用導体２に直付けになっているが、マイクロストリ
ップ構造の接地面４ｂと放熱用導体２との間に、もう１
枚の絶縁層３′が入っているものがある。この場合、マ
イクロストリップ構造の絶縁層３の厚さを最適値に保ち
つつ、歩留り上問題のない強度のパッケージを作成する
ことができるが、接地面４ｂの電位は、ピアホール７等
によって外部接地電位との接続が行われるので、接地面
４ｂの接地が必ずしも十分ではない。そして、ＩＣチッ
プ１の厚さは通常０，２〜０．３　ａｖであるが、この
構造ではチップ表面の高さと配線層４ａの高さとに０．
２〜ＯＪ　＋ｎｍの開きができ、ボンディングワイヤー
５の長さが長くなってしまう。

さらに、信号伝送用ピアホール６も長くなってしまい、
高速信号伝送には不利な構造である。

他の従来例としては第９図に示すように、マイクロスト
リップ構造の下層に絶縁層３″を１枚挿入するものがあ
る。このとき、放熱効果を向上させるため、またＩＣチ
ップ１がマウントされている接地面４ｂと放熱用導体２
との電気的接触を取るために、多くの場合挿入された絶
縁層３′にはピアホール７が設けられている。この実施
例では、マイクロストリップ構造の接地面４ｂと放熱用
導体２との導通、及びＩＣチップ１から放熱用導体２へ
の放熱がピアホール７を介して行われるので、ＩＣチッ
プ１を放熱用導体２に直付けする方法に比べ、上記導通
及び放熱の点で十分な性能を得ることができない。

一方、高速素子用パッケージには、高速性能を引出すた
めに、パッケージ内に受動素子を搭載する場合が多い。

第１０図は、パッケージ内の４隅に電源ノイズを低減す
るために、デカップリングキャパシタ８を搭載した例で
ある。図を見ると明らかなように、配線パターン４ａと
キャパシタ８とが同一平面に置かれているため、配線は
キャパシタ８のある位置を迂回して配置しなければなら
ない。このため、容量の大きいキャパシタを搭載するこ
とはできず、また配線パターンに制約が生じ、高速性能
の劣化及びパッケージを小形化する上で障害となる。

（発明が解決しようとする課題） このように従来のセラミックパッケージでは、放熱効果
が不十分であったり、パッケージの強度が不十分であっ
た。また、電源ノイズを除去する目的で受動素子等をパ
ッケージ内に搭載しようとすると、そのために配線パタ
ーンに制約が生じ、パッケージの小形化及び高速性能に
影響が出てきてしまう。

本発明は、上記事情を考慮してなされたもので、その目
的とするところは、高速性能が良く、放熱効果及び機械
的強度の高い半導体集積回路用パッケージを提供するこ
とにある。

［発明の構成］ （課題を解決するための手段） 本発明は、マイクロストリップ構造を実現するＭｌの絶
縁層における機械的強度を上げるために、この絶縁層上
に更に第２の絶縁層を配置するものであり、この第２の
絶縁層を下層の線路にできるだけ影響を与えない位置に
配置することになる。

即ち本発明は、半導体集積回路用パッケージにおいて、
上面にＩＣチップが直接マウントされる放熱用導体と、
上面に配線パターンを形成すると共に下面に接地層を形
成し、且つ中央部に開口を形成してなり、この開口内に
ＩＣチップを配置して前記放熱用導体とパッケージ本体
の一部とを接続する第１の絶縁層と、この第１の絶縁層
上の４隅の少なくとも１隅を覆うように設けられた第２
の絶縁層とを具備したものであり、前記配線パターンの
主要部が露出している構造を有することを特徴とする。

（作　用） 本発明によれば、放熱用導体にチップが直付けにできる
構造を取ったままで、マイクロストリップ構造を構成す
る絶縁層（第１の絶縁層）の厚さを最適化することがで
きる。その際、接地層は、パターン裏面の放熱用導体に
直接つながっているので、高周波的にも良好な接地が得
られている。

また、高速信号線が存在する領域を避けて上面に第２の
絶縁層が設置されているので、マイクロストリップ構造
を形成している第１の絶縁層が薄いのにも拘らず、線間
容量を大きくすることなしに、また信号伝達速度を下げ
ることなしに、プロセス工程上十分な強度を保つことが
できる。さらに、ＩＣチップとは別に受動素子又は能動
素子をパッケージに搭載する場合、配線層と異なる面に
搭載することになるので、素子が搭載されることによっ
て発生する配線パターン上の制約が最小限に抑えられる
。

（実施例） 以下、本発明の詳細を図示の実施例によって説明する。

第１図は本発明の一実施例に係わる半導体集積回路用パ
ッケージの概略構成を示す斜視図、第２図は同実施例の
平面図、第３図は第２図の矢視Ａ−Ａ’断面図である。

ＩＣチップ１０はＣｕ−Ｗ板からなる放熱用導体２０の
上面に直付けされており、この放熱用導体２０は第１の
絶縁層３１に接続されている。絶縁層３１は中心部が放
熱用導体２０の外径よりも小さくＩＣチップ１０の外径
よりは大きく正方形に打抜かれている。絶縁層３１の上
面に配線パターン４１が形成され、下面に接地層４２が
形成され、これによりマイクロストリップ構造が構成さ
れている。さらに、この下面周辺部にはり一部ろう付は
用のパッド４３が配置されている。配線パターン４１は
、ボンディングワイヤー５０を介してＩＣチップ１０に
接続される。パッド４３は、ピアホール６１を介して配
線パターン４１に接続される。そして、接地層４２には
前記放熱用導体２０がろう付けされる。つまり、絶縁層
３１の下面周辺部が放熱用導体２０の上面周辺部と接続
されるものとなっている。

絶縁層３１の上には、第２の絶縁層３２が設置されてお
り、この絶縁層３２は中心部が十字形に打抜かれている
。従って、第１図及び第２図から判るように、上から見
ると十字形の四部に存在する配線パターン４１及びその
下部の絶縁層３１が露出して見える構造となっている。

４隅の絶縁層３２の上面にはメタライズ４４が施され、
これはピアホール６２やノツチ６３等により、接地層４
２と電気的接続が取られている。メタライズ層４４の上
には第３の絶縁層３３が設置され、この絶縁層３３の上
面にはメタライズ４５が施されている。そして、絶縁層
３３とこの絶縁層３３を挾むメタライズ層４４．４５か
ら、受動素子としてのデカップリングキャパシタが構成
されている。

なお、デカップリングキャパシタは上述の如く一連のプ
ロセスで形成してもよいが、予め絶縁層の両側に金属層
を付けたものをメタライズ層４４上に直接設置してもよ
い。

このような構成であれば、ＩＣチップ１０は放熱用導体
２０に直付けの状態であり、第１の絶縁層３１の表面を
ＩＣチップ１０の表面と略同じ高さにすることができる
。従って、ＩＣチップ１０の放熱効果は良好となり、さ
らにＩＣチップ１０と絶縁層３１上の配線パターンとの
ボンディングも容易となる。しかも、第２の絶縁層３２
の付加により、第１の絶縁層３１が薄いことによる強度
の問題を解決し、パッケージとして十分大きな機械的強
度を持たせることができる。

また、第２の絶縁層３２上のキャパシタが配線パターン
４１と同一平面上にないので、同一平面にある従来構造
と比べると、パッケージが同じビン数、同じ大きさであ
るとすると、本実施例の方が配線のデザインに余裕が出
てくる。第４図（ａ）　（ｂ）は、リードが２８ピンで
パッケージの大きさが同じ場合の従来構造のものと本実
施例のものとを比較するものであり、マイクロストリッ
プ構造を構成する絶縁層３１とその上に印刷された配線
パターン４１を示している。従来例では、第４図（ａ）
に示す如く配線パターン４１と同一平面上に４隅に能動
又は受動素子を搭載するためのエリア４６を設ける必要
がある。これに対し本実施例では、配線パターンと異な
る平面上に能動又は受動素子を搭載することができるの
で、第４図（ｂ）に示す如く上記エリア等を設ける必要
がなく、配線の引回しが従来例に比べて無理がなく伝送
波形の劣化も少ない。

また、本実施例では第１図及び第２図に示すように、４
隅に最も近い８本の配線上に第２の絶縁層３２が一部か
かってきて、その配線の特性インピーダンスを一定に保
つことは困難である。しかし、この位置の配線は従来よ
り電源線用等の高速信号線以外に用いられているので問
題はない。何故なら、従来のパッケージでも４隅に近い
配線については、線路が他の配線に比べて長い、また折
れ曲がりがきつくなる等、高速信号伝送上池の配線ライ
ンと比べると不利なことが多いからである。

さらに、デカップリングキャパシタを搭載したパッケー
ジについては、キャパシタが電源線に近い方が、インダ
クタンス成分が少なくなり、電源ノイズを効果的に抑え
ることができるので、その意味でもキャパシタが搭載さ
れている近傍の配線は、電源用に用いることが望ましい
。無論、配線パターンを変更することによって、どの配
線も第２の絶縁層３２の下を通過しないようにすること
もできる。

なお、本発明は上述した実施例に限定されるものではな
い。例えば、第２の絶縁層は必ずしも４隅に設置する必
要はなく、パッケージの機械的強度として許容できるな
らば、第５図に示すように１隅のみに設置してもよい。

さらに、第１の絶縁層に設ける開口を第６図に示す如く
設けることにより、ＩＣチップをパッケージの４辺に対
して傾けて設置することも可能である。また、ＩＣチッ
プの種類は何等限定されるものではないが、例えば５ｔ
−ＥＣＬ、　ＧａＡｓ−ＭＥＳ−ＦＥＴ及びＧａＡｓ−
ＨＢＴ等に適用してより有効な効果が得られる。

また、実施例ではＩＣチップを放熱用導体に直付けする
ために、第１の絶縁層の中心部を正方形にくり抜いたが
、目的はＩＣチップを放熱用導体に直付けすることにあ
るので、くり抜いた穴の形状に同等制限が加わるもので
はない。さらに、第１の絶縁層を補強するため、又は受
動若しくは能動素子を搭載するために第２の絶縁層を取
入れたものであるが、この絶縁層を十字形にくり抜いた
のは、前記理由により配線の上に絶縁層が乗ることを避
けるためであり、そのくり抜き方は十字形に何等限定さ
れない。その他、本発明の要旨を逸脱しない範囲で、種
々変形して実施することができる。

［発明の効果コ 以上詳述したように本発明よれば、第１の絶縁層上の４
隅の少な゛くとも１隅に第２の絶縁層を設置し、第１の
絶縁層上の配線パターンの主要部が露出している構造と
しているので、信号伝達速度を下げることなしに、プロ
セス工程上十分な強度を保つことができる。従って、高
速性能が良く、放熱効果及び機械的強度の高い半導体集
積回路用パッケージを実現することが可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例に係わる半導体集積回路用パ
ッケージの概略構成を示す斜視図、第２図は同実施例を
示す平面図、第３図は第２図の矢視Ａ−Ａ’断面図、第
４図は配線パターンの一例を示す平面図、第５図及び第
６図はそれぞれ変形例を説明するための斜視図、第７図
乃至第９図はそれぞれ従来の半導体集積回路用パッケー
ジの概略構成を示す断面図、第１０図は従来の配線パタ
ーンの一例を示す平面図である。 １０・・・ＩＣチップ、２０・・・放熱用導体、３１・
・・第１の絶縁層（マイクロストリップ構造を構成する
絶縁層）、３２・・・第２の絶縁層。 ３３・・・第３の絶縁層、４１・・・配線パターン、４
２・・・接地面、４３・・・リードろう付は用パッド、
４４．４５・・・メタライズ層、５０・・・ボンディン
グワイヤー、６１・・・信号用ピアホール、６２・・・
接地用ピアホール、６３・・・ノツチ。 出願人代理人　　弁理士　鈴江武彦 第２図 （ａ） （ｂ） 第４図 第５図 第’７１ｍ 第８図

Claims (2)

【特許請求の範囲】
1. （１）ＩＣチップが直接マウントされる放熱用導体と、
   上面に配線パターンを形成すると共に下面に接地層を形
   成し、且つ中央部に開口を設けてなり、前記ＩＣチップ
   を該開口内に配置して前記放熱用導体とパッケージ本体
   とを接続する第１の絶縁層と、この第１の絶縁層上の４
   隅の少なくとも１隅を覆うように設けられた第２の絶縁
   層とを具備し、前記配線パターンの主要部が露出してい
   る構造を有することを特徴とする半導体集積回路用パッ
   ケージ。
2. （２）前記第２の絶縁層の上面には、キャパシタが設け
   られていることを特徴とする請求項１記載の半導体集積
   回路用パッケージ。