JP2868576B2 - 多層配線基板 - Google Patents
多層配線基板Info
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- Alarm Systems (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は高速高集積回路用に適する多層基板に関す
る。
る。
（従来の技術） 従来、半導体素子のパッケージ化は、半導体素子の機
械的保護、ハンドリング、リペアビリティのため一般に
採用されている。しかし、半導体素子の高速化に伴いパ
ッケージにおける高速性能の追及は重要な課題となって
いる。
械的保護、ハンドリング、リペアビリティのため一般に
採用されている。しかし、半導体素子の高速化に伴いパ
ッケージにおける高速性能の追及は重要な課題となって
いる。
ところで、高速デジタルICのパッケージ化には、セラ
ミック多層同時焼成技術によって製造（製作）したパッ
ケージが一般に使用されている。その理由は、プロセス
に実績があること、金属よりも安価にできること、多層
構造が可能であることなどから高速高密度化への対応が
図り易いからである。
ミック多層同時焼成技術によって製造（製作）したパッ
ケージが一般に使用されている。その理由は、プロセス
に実績があること、金属よりも安価にできること、多層
構造が可能であることなどから高速高密度化への対応が
図り易いからである。
高周波特性の高いパッケージを作製する一般的な方法
は、可能な限り小さいパッケージを作ることである。す
なわち、キャビティ共振などパッケージ固有の共振モー
ドが、外形を小さく作ることにより高周波 側に移ること、またパッケージ内部に特性インピーダン
スの不整合があっても、小さい領域内であれば、反射な
どの影響を無視でき、パッケージの周波数帯域を広くす
ることができるからである。
は、可能な限り小さいパッケージを作ることである。す
なわち、キャビティ共振などパッケージ固有の共振モー
ドが、外形を小さく作ることにより高周波 側に移ること、またパッケージ内部に特性インピーダン
スの不整合があっても、小さい領域内であれば、反射な
どの影響を無視でき、パッケージの周波数帯域を広くす
ることができるからである。
パッケージの外形の最小化は主にリードの本数で規定
される。たとえば、表面実装型のフラットパッケージで
は、無理なくハンダ付けできるリードピッチは0.5mm程
度であり、搭載するICチップの端子数が決まれば、パッ
ケージの外形の実現できる最小寸法が決まる。したがっ
て、高周波特性を満足するという意味で十分小さいパッ
ケージを常に作製できるというわけではない。
される。たとえば、表面実装型のフラットパッケージで
は、無理なくハンダ付けできるリードピッチは0.5mm程
度であり、搭載するICチップの端子数が決まれば、パッ
ケージの外形の実現できる最小寸法が決まる。したがっ
て、高周波特性を満足するという意味で十分小さいパッ
ケージを常に作製できるというわけではない。
次に、高速パッケージの設計において考慮しなければ
ならない点は、信号配線の特性インピーダンスの制御で
ある。信号配線の特性インピーダンスが十分整合されて
いないと、不連続部で信号の反射が起こり、論理素子の
誤動作の原因となるためである。セラミック多層同時焼
成技術で作製される高速デジタルIC用パッケージにおい
て、信号配線の構造は、主にマイクロストリップ構造ま
たはストリップ構造が用いられる。この構造では、基板
の厚さ、基板の誘電率および信号線幅で配線の特性イン
ピーダンスを制御しており、多くの場合特性インピーダ
ンスを50Ωに制御している。
ならない点は、信号配線の特性インピーダンスの制御で
ある。信号配線の特性インピーダンスが十分整合されて
いないと、不連続部で信号の反射が起こり、論理素子の
誤動作の原因となるためである。セラミック多層同時焼
成技術で作製される高速デジタルIC用パッケージにおい
て、信号配線の構造は、主にマイクロストリップ構造ま
たはストリップ構造が用いられる。この構造では、基板
の厚さ、基板の誘電率および信号線幅で配線の特性イン
ピーダンスを制御しており、多くの場合特性インピーダ
ンスを50Ωに制御している。
基板にアルミナを用い、信号配線の構造をマイクロス
トリップ線路とした場合、特性インピーダンスを50Ωに
するためには、信号線幅Ｗと基板の厚さ、すなわち接地
面との距離Ｈとの比、W/Hを１程度とすればよい。一
方、パッケージのリード数が増えてくるとパッケージ内
配線同士が並列して布設される距離が長くなるため、リ
ード間の電気的結合が無視できなくなる。
トリップ線路とした場合、特性インピーダンスを50Ωに
するためには、信号線幅Ｗと基板の厚さ、すなわち接地
面との距離Ｈとの比、W/Hを１程度とすればよい。一
方、パッケージのリード数が増えてくるとパッケージ内
配線同士が並列して布設される距離が長くなるため、リ
ード間の電気的結合が無視できなくなる。
第２図（ａ）はセラミック基板１面にマイクロストリ
ップ線路２が２本平行して配置された構成を斜視的に示
したもので、３は接地用の導体層を示す。第２図（ｂ）
は、前記マイクロストリップ線路２が２本平行して配置
された構成における機能説明用の模式図である。たとえ
ば、誘電率9.5のアルミナの基板１の厚さが10mil、線幅
が250μｍ、平行に配設されている線路２の長さを5mm、
配線ピッチを1mmとし、ポートＡから信号を入射させた
場合、ポートＢに出力される信号の漏れは、20dBをきる
ところが8GHzである。しかし、配線ピッチを半分の0.5m
mとすると2GHzにまで劣化する。特に高周波特性向上の
ため、または高密度実装のために、パッケージの外形を
最小化した場合、または結果的にパッケージのアウター
リード間のピッチを小さくした場合など、パッケージ内
のリード間係合をいかに抑えるかが重要な課題となって
くる。
ップ線路２が２本平行して配置された構成を斜視的に示
したもので、３は接地用の導体層を示す。第２図（ｂ）
は、前記マイクロストリップ線路２が２本平行して配置
された構成における機能説明用の模式図である。たとえ
ば、誘電率9.5のアルミナの基板１の厚さが10mil、線幅
が250μｍ、平行に配設されている線路２の長さを5mm、
配線ピッチを1mmとし、ポートＡから信号を入射させた
場合、ポートＢに出力される信号の漏れは、20dBをきる
ところが8GHzである。しかし、配線ピッチを半分の0.5m
mとすると2GHzにまで劣化する。特に高周波特性向上の
ため、または高密度実装のために、パッケージの外形を
最小化した場合、または結果的にパッケージのアウター
リード間のピッチを小さくした場合など、パッケージ内
のリード間係合をいかに抑えるかが重要な課題となって
くる。
信号線間の結合を小さくする構造として、第３図に斜
視的に示すようなコプラナ構造が考えられる。しかし、
このコプラナ構造の場合は、高密度化のため、インピー
ダンスを変えずに信号線２間を小さくしようとすると接
地導体パターン３′の幅が狭くなり、接地インダクタン
スが大きくなり高周波特性が劣化する。また基本的に、
信号線２間に接地電位に固定された導体パターン３′が
挿入配置される構造となるため、パッケージの小形化に
は不利である。
視的に示すようなコプラナ構造が考えられる。しかし、
このコプラナ構造の場合は、高密度化のため、インピー
ダンスを変えずに信号線２間を小さくしようとすると接
地導体パターン３′の幅が狭くなり、接地インダクタン
スが大きくなり高周波特性が劣化する。また基本的に、
信号線２間に接地電位に固定された導体パターン３′が
挿入配置される構造となるため、パッケージの小形化に
は不利である。
別な手段として、第４図に斜視的に示すように、信号
線２層を２層構造にして、それらの信号線２を千鳥状に
配置する構造が考えられる。ただし、層間の信号線２に
結合があるため、１層配線に比べ高周波特性を維持した
まま単純に密度を２倍にできるというわけではない。
線２層を２層構造にして、それらの信号線２を千鳥状に
配置する構造が考えられる。ただし、層間の信号線２に
結合があるため、１層配線に比べ高周波特性を維持した
まま単純に密度を２倍にできるというわけではない。
その他、高速IC用パッケージにおいて考慮しなけらば
ならないものとして、電源のデカップリングがある。電
源のデカップリングは、電源のふらつき、ノイズの影響
を低減するために、高周波実装では不可欠のものであ
る。一般的には、実装基板上のパッケージの近傍にデカ
ップリング・キャパシタを配置している。しかし、信号
周波数が高くなってくると効果的なデカップリングを行
うために、キャパシタ・チップ間のインダクタンスがな
るべく小さくなるようにパッケージ内部にキャパシタを
搭載することが必要になってくる。そこでパッケージ・
キャビティ内にチップ・キャパシタを搭載する手段がし
ばしばとられる。
ならないものとして、電源のデカップリングがある。電
源のデカップリングは、電源のふらつき、ノイズの影響
を低減するために、高周波実装では不可欠のものであ
る。一般的には、実装基板上のパッケージの近傍にデカ
ップリング・キャパシタを配置している。しかし、信号
周波数が高くなってくると効果的なデカップリングを行
うために、キャパシタ・チップ間のインダクタンスがな
るべく小さくなるようにパッケージ内部にキャパシタを
搭載することが必要になってくる。そこでパッケージ・
キャビティ内にチップ・キャパシタを搭載する手段がし
ばしばとられる。
第５図は、チップ・キャパシタ４をパッケージキャビ
ティ５の内部にICチップ６などと搭載・配設した構成を
斜視的に示部分図である。しかし、この構成の場合は、
パッケージキャビティ５内の寸法を大きくし、共振周波
数を引き下げることになり高周波特性に大きく影響して
くる。したがって、パッケージ本体の高周波特性を劣化
させずに、大容量のチップ・キャパシタ４を搭載するこ
とが困難になってくる。
ティ５の内部にICチップ６などと搭載・配設した構成を
斜視的に示部分図である。しかし、この構成の場合は、
パッケージキャビティ５内の寸法を大きくし、共振周波
数を引き下げることになり高周波特性に大きく影響して
くる。したがって、パッケージ本体の高周波特性を劣化
させずに、大容量のチップ・キャパシタ４を搭載するこ
とが困難になってくる。
（発明が解決しようとする課題） 上記したように、高周波特性の良いパッケージを開発
するためには、パッケージの外形を小形化しなければな
らない。しかし、小形化により配線密度が増し、信号線
２間のアイソレーションが劣化してしまい、必ずしもパ
ッケージの小形化が高周波特性に繋がるとは限らない。
そこで、信号配線２の高密度化を実現しつつ高周波特性
の劣化の少ない配線構造が望まれている。また、パッケ
ージのキャビティ５寸法を大きくせずに、すなわちパッ
ケージの共振周波数を下げずに、デカップリング・キャ
パシタ４を搭載し得る構造ないし手段も同時に兼ね備え
たものが望まれている。
するためには、パッケージの外形を小形化しなければな
らない。しかし、小形化により配線密度が増し、信号線
２間のアイソレーションが劣化してしまい、必ずしもパ
ッケージの小形化が高周波特性に繋がるとは限らない。
そこで、信号配線２の高密度化を実現しつつ高周波特性
の劣化の少ない配線構造が望まれている。また、パッケ
ージのキャビティ５寸法を大きくせずに、すなわちパッ
ケージの共振周波数を下げずに、デカップリング・キャ
パシタ４を搭載し得る構造ないし手段も同時に兼ね備え
たものが望まれている。
本発明は、上記事情に対処してなされたもので、パッ
ケージのキャビティ寸法を大きくせずに、かつデカップ
リング・キャパシタを兼ね備え高速デジタルIC素子の搭
載・パッケージ化に適する多層配線基板の提供を目的と
する。
ケージのキャビティ寸法を大きくせずに、かつデカップ
リング・キャパシタを兼ね備え高速デジタルIC素子の搭
載・パッケージ化に適する多層配線基板の提供を目的と
する。
［発明の構成］ （課題を解決するための手段） 本発明は、所要の第１の信号線パターンが放射状に配
置された主面の層と、前記主面の内層に第１の絶縁層を
介して高周波接地もしくは第１の所定DC電位面をなす導
体パターンが配置された第１の導体層と、さらに内層に
第２の絶縁層を介して高周波接地もしくは第２の所定DC
電位面をなす導体パターンと第２の信号パターンとが併
せて配置された第２の導体層とを少なくとも有する多層
配線基板であって、前記主面層に配置された前記第１の
信号線の一部が、前記主面層と前記第２の導体層との間
の層を貫通するヴィアホールを通じて、前記第２の導体
層の前記第２の信号線の一端に接続されるとともに他端
が引出されていることを特徴とする。
置された主面の層と、前記主面の内層に第１の絶縁層を
介して高周波接地もしくは第１の所定DC電位面をなす導
体パターンが配置された第１の導体層と、さらに内層に
第２の絶縁層を介して高周波接地もしくは第２の所定DC
電位面をなす導体パターンと第２の信号パターンとが併
せて配置された第２の導体層とを少なくとも有する多層
配線基板であって、前記主面層に配置された前記第１の
信号線の一部が、前記主面層と前記第２の導体層との間
の層を貫通するヴィアホールを通じて、前記第２の導体
層の前記第２の信号線の一端に接続されるとともに他端
が引出されていることを特徴とする。
（作用） 上記構成によれば、高周波特性を劣化させることな
く、貫通するヴィアの利用によって所要の信号線を高密
度に配置されるため、小形化が可能となり、拠ってパッ
ケージ化した際の高周波特性の劣化も効果的に低減し得
る。しかも、内層されている高周波接地もしくはDC電位
面を成す導体層間などでキャパシタ機能を呈するため、
効果的に電源雑音の低減がなされる。
く、貫通するヴィアの利用によって所要の信号線を高密
度に配置されるため、小形化が可能となり、拠ってパッ
ケージ化した際の高周波特性の劣化も効果的に低減し得
る。しかも、内層されている高周波接地もしくはDC電位
面を成す導体層間などでキャパシタ機能を呈するため、
効果的に電源雑音の低減がなされる。
（実施例） 以下第１図を参照して、本発明の実施例を説明する。
第１図は本発明に係る多層配線基板の構成例を分解し
て示す斜視図である。第１図において、11aは第１の絶
縁層であり、この第１の絶縁層11a上に信号線パターン1
2aが形成されている。11bは第２の絶縁層で、この第２
の絶縁層11b上には、ほとんど全面が高周波的接地もし
くはDC電位をもち得る第１の導体層13aが形成されてい
る。また、11cは第３の絶縁層で、この第３の絶縁層11c
上には、高周波的接地もしくはDC電位をもち得る第２の
導体層13bおよびこの第２の導体層13bとは電気的に絶縁
（離隔）された状態で内層信号配線パターン12bが併せ
て配置されて形成されている。
て示す斜視図である。第１図において、11aは第１の絶
縁層であり、この第１の絶縁層11a上に信号線パターン1
2aが形成されている。11bは第２の絶縁層で、この第２
の絶縁層11b上には、ほとんど全面が高周波的接地もし
くはDC電位をもち得る第１の導体層13aが形成されてい
る。また、11cは第３の絶縁層で、この第３の絶縁層11c
上には、高周波的接地もしくはDC電位をもち得る第２の
導体層13bおよびこの第２の導体層13bとは電気的に絶縁
（離隔）された状態で内層信号配線パターン12bが併せ
て配置されて形成されている。
しかして、前記第１の絶縁層11a上の信号線パターン1
2aは、第１の絶縁層11aおよび第１の導体層13a層とでマ
イクロストリップ構造を形成している。たとえば第１の
絶縁層11aを厚さ10milのアルミナ基板とすると信号線12
aの線幅は240μｍ程度となる。内層信号線12bは第１の
導体層13a、第２の絶縁層11b、第２の導体層13b、第３
の絶縁層11cおよび第３の導体層13cによって、接地面付
きコプラナ構造を成している。
2aは、第１の絶縁層11aおよび第１の導体層13a層とでマ
イクロストリップ構造を形成している。たとえば第１の
絶縁層11aを厚さ10milのアルミナ基板とすると信号線12
aの線幅は240μｍ程度となる。内層信号線12bは第１の
導体層13a、第２の絶縁層11b、第２の導体層13b、第３
の絶縁層11cおよび第３の導体層13cによって、接地面付
きコプラナ構造を成している。
また、信号配線パターン12aの一部は、第１の絶縁層1
1a、第１の導体層13aおよび第２の絶縁層11bを貫通する
ヴィアホール14を介して、前記内層信号線パターン12b
に接続し、さらに他の（別設の）ヴィアホール14を介し
て第１の絶縁層11a面に引出し、対応する信号配線パタ
ーン12aに接続している、 上記の構成においては、基板両端部近傍の信号波長に
比べ、1/4以下の十分小さな領域以外は、第１の導体層1
3aによって信号配線パターン12aと内層信号配線パター
ン12bとは電気的に隔離されているので、平行して信号
波長以上の長さにわたって信号配線パターン12aと内層
信号配線パターン12bが配置される場合でも、信号線間
の電気的結合により高周波特性が劣化し難い。したがっ
て、信号配線パターン12aと内層信号配線パターン12bと
を交互に配置することにより、信号線の高周波性能の劣
化を防止しつつ、配線密度を高くすることができる。さ
らに第２の導体層13bにおいては、この第２の導体層13b
とは互いに絶縁して内層信号配線パターン12bが配設
（並設）されている。つまり、内層信号配線パターン12
b領域を第２の導体層13bが絶縁離隔して取囲むようにな
っている。この導体層（パターン）パターン13bは接地
もしくは電源電位に接続されており、さらに、第２の導
体層13b、第１の導体層13a、第２の絶縁層11b、第３の
絶縁層11cおよび第３の導体層13cによりデカップリング
・キャパシタを構成することになる。
1a、第１の導体層13aおよび第２の絶縁層11bを貫通する
ヴィアホール14を介して、前記内層信号線パターン12b
に接続し、さらに他の（別設の）ヴィアホール14を介し
て第１の絶縁層11a面に引出し、対応する信号配線パタ
ーン12aに接続している、 上記の構成においては、基板両端部近傍の信号波長に
比べ、1/4以下の十分小さな領域以外は、第１の導体層1
3aによって信号配線パターン12aと内層信号配線パター
ン12bとは電気的に隔離されているので、平行して信号
波長以上の長さにわたって信号配線パターン12aと内層
信号配線パターン12bが配置される場合でも、信号線間
の電気的結合により高周波特性が劣化し難い。したがっ
て、信号配線パターン12aと内層信号配線パターン12bと
を交互に配置することにより、信号線の高周波性能の劣
化を防止しつつ、配線密度を高くすることができる。さ
らに第２の導体層13bにおいては、この第２の導体層13b
とは互いに絶縁して内層信号配線パターン12bが配設
（並設）されている。つまり、内層信号配線パターン12
b領域を第２の導体層13bが絶縁離隔して取囲むようにな
っている。この導体層（パターン）パターン13bは接地
もしくは電源電位に接続されており、さらに、第２の導
体層13b、第１の導体層13a、第２の絶縁層11b、第３の
絶縁層11cおよび第３の導体層13cによりデカップリング
・キャパシタを構成することになる。
すなわち、絶縁層の誘電率、厚さ、面積によって所望
の容量を持つキャパシタが構成される。たとえば、外形
が1cm角程度の高速IC用パッケージを考え、同時焼成プ
ロセスを用いるとすると、基板の厚さ5mil、誘電率が10
のときキャパシタの容量は100pF程度となる。
の容量を持つキャパシタが構成される。たとえば、外形
が1cm角程度の高速IC用パッケージを考え、同時焼成プ
ロセスを用いるとすると、基板の厚さ5mil、誘電率が10
のときキャパシタの容量は100pF程度となる。
以上述べたように、第２の導体層13bの内層信号配線
パターン12b以外の導体パターンはキャパシタの１部を
構成しているが、高周波的には接地電位になっており、
内層信号配線パターン12b間を電気的に隔離する役割も
果たす。さらに、内層信号配線パターン12bと、同一平
面上にある第２の導体層13bを成す導体パターン間の空
隙を変えることにより、容易に内層信号配線パターン12
bの特性インピーダンスを調整することができるので、
設計変更をし、内層信号配線パターン12bを電源線に用
いた場合、第２の導体層に対応するマスク１枚のみを新
たに作製するだけで、低インピーダンスの電源線を持っ
た多層配線基板を作製することができる。
パターン12b以外の導体パターンはキャパシタの１部を
構成しているが、高周波的には接地電位になっており、
内層信号配線パターン12b間を電気的に隔離する役割も
果たす。さらに、内層信号配線パターン12bと、同一平
面上にある第２の導体層13bを成す導体パターン間の空
隙を変えることにより、容易に内層信号配線パターン12
bの特性インピーダンスを調整することができるので、
設計変更をし、内層信号配線パターン12bを電源線に用
いた場合、第２の導体層に対応するマスク１枚のみを新
たに作製するだけで、低インピーダンスの電源線を持っ
た多層配線基板を作製することができる。
以上、本発明を高速IC用パッケージに応用したものを
例にとって説明したが、本発明の適用はパッケージに限
るものではなく、高周波特性を維持しつつ高密度実装を
必要とする多層基板一般に適用されるものである。
例にとって説明したが、本発明の適用はパッケージに限
るものではなく、高周波特性を維持しつつ高密度実装を
必要とする多層基板一般に適用されるものである。
また、上記では内層信号配線パターン12bを、別設し
た他のヴィアホール14を介して再び主面に引出した構成
を示したが、たとえばそのまま側端面に引出したり、多
層配線基板内外の他の構成物、たとえば導体層などに接
続した構成としてもよい。
た他のヴィアホール14を介して再び主面に引出した構成
を示したが、たとえばそのまま側端面に引出したり、多
層配線基板内外の他の構成物、たとえば導体層などに接
続した構成としてもよい。
［発明の効果］ 上記したように、本発明に係る多層配線基板において
は、ほぼ平行に放射状に配置されている信号線群中、一
部の信号線の少なくない部分を、隣接する接地面を成す
導体層を貫通し、さらに他の導体層（メタライズ）面に
形成して、この信号線が形成されている以外の部分に導
体パターンを構成することにより、高周波特性を劣化さ
せずに高密度に配線することが可能となる。
は、ほぼ平行に放射状に配置されている信号線群中、一
部の信号線の少なくない部分を、隣接する接地面を成す
導体層を貫通し、さらに他の導体層（メタライズ）面に
形成して、この信号線が形成されている以外の部分に導
体パターンを構成することにより、高周波特性を劣化さ
せずに高密度に配線することが可能となる。
また、同時に効果的なデカップリング・キャパシタも
構成され、さらに前記メタライズ面に形成された内層信
号線は、それらの内層信号配線間に高周波的には接地さ
れた導体パターンが配置されているので、高いアイソレ
ーションを得る。さらにまた、内層信号配線の特性イン
ピーダンスは、内層信号配線と同一平面内の導体パター
ンとの空隙により容易に制御できるので、マスク１枚の
変更により、該配線を信号線に用いたり、低インピーダ
ンスの電源線に用いたりすることができる。
構成され、さらに前記メタライズ面に形成された内層信
号線は、それらの内層信号配線間に高周波的には接地さ
れた導体パターンが配置されているので、高いアイソレ
ーションを得る。さらにまた、内層信号配線の特性イン
ピーダンスは、内層信号配線と同一平面内の導体パター
ンとの空隙により容易に制御できるので、マスク１枚の
変更により、該配線を信号線に用いたり、低インピーダ
ンスの電源線に用いたりすることができる。
第１図は本発明に係る多層配線基板の構成例を示めす分
解図、第２図（ａ），（ｂ）第３図および第４図は従来
の配線基板の要部構造を示す斜視図、第５図は従来のパ
ッケージにICチップおよびキャパシタを搭載した状態を
示す斜視図である。 11a,11b,11c,11d……絶縁層 12a……信号配線パターン（外層） 12b……内層信号配線パターン 13a,13b,14c……高周波接地導体層（DC電位面導体層） 14……ヴィアホール
解図、第２図（ａ），（ｂ）第３図および第４図は従来
の配線基板の要部構造を示す斜視図、第５図は従来のパ
ッケージにICチップおよびキャパシタを搭載した状態を
示す斜視図である。 11a,11b,11c,11d……絶縁層 12a……信号配線パターン（外層） 12b……内層信号配線パターン 13a,13b,14c……高周波接地導体層（DC電位面導体層） 14……ヴィアホール
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H05K 3/46 H01L 23/12
Claims (1)
- 【請求項１】所要の第１の信号線パターンが放射状に配
置された主面の層と、前記主面の内層に第１の絶縁層を
介して高周波接地もしくは第１の所定DC電位面をなす導
体パターンが配置された第１の導体層と、さらに内層に
第２の絶縁層を介して高周波接地もしくは第２の所定DC
電位面をなす導体パターンと第２の信号線パターンとが
併せて配置された第２の導体層とを少なくとも有する多
層配線基板であって、 前記主面層に配置された前記第１の信号線の一部が、前
記主面層と前記第２の導体層との間の層を貫通するヴィ
アホールを通じて、前記第２の導体層の前記第２の信号
線の一端に接続されるとともに他端が引出されているこ
とを特徴とする多層配線基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2083211A JP2868576B2 (ja) | 1990-03-30 | 1990-03-30 | 多層配線基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2083211A JP2868576B2 (ja) | 1990-03-30 | 1990-03-30 | 多層配線基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03283592A JPH03283592A (ja) | 1991-12-13 |
| JP2868576B2 true JP2868576B2 (ja) | 1999-03-10 |
Family
ID=13795990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2083211A Expired - Lifetime JP2868576B2 (ja) | 1990-03-30 | 1990-03-30 | 多層配線基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2868576B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5796587A (en) | 1996-06-12 | 1998-08-18 | International Business Machines Corporation | Printed circut board with embedded decoupling capacitance and method for producing same |
-
1990
- 1990-03-30 JP JP2083211A patent/JP2868576B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03283592A (ja) | 1991-12-13 |
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