JP2005018627A - データ転送回路基板 - Google Patents
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Abstract
【課題】デジタル信号処理システム全体の小形化、高性能化及び低価格化等を実現し得る小形、かつ、高性能なデータ転送回路基板を提供する。
【解決手段】カプラQ1〜Q4は、第1及び第2の回路素子A,Bの間に配置され、マザーボード70上に形成された導体配線により、両者A,Bに電気的に接続されている。カプラQ1〜Q4の第1及び第2の導体線路1,2は誘電体基体3による誘電体層30を介して互いに対向する。第1の導体線路1は、一端が第1の端子11に電気的に導通し、他端が第1の端子11とは反対側の位置において、第2の端子12に電気的に導通する。第2の導体線路2は、一端が誘電体基体3の一面において、第1の端子11の位置する側に設けられた第3の端子21に電気的に導通し、他端が第2の端子12の位置する側において、誘電体基体3の一面に設けられた第4の端子22に電気的に導通する。
【選択図】 図6
【解決手段】カプラQ1〜Q4は、第1及び第2の回路素子A,Bの間に配置され、マザーボード70上に形成された導体配線により、両者A,Bに電気的に接続されている。カプラQ1〜Q4の第1及び第2の導体線路1,2は誘電体基体3による誘電体層30を介して互いに対向する。第1の導体線路1は、一端が第1の端子11に電気的に導通し、他端が第1の端子11とは反対側の位置において、第2の端子12に電気的に導通する。第2の導体線路2は、一端が誘電体基体3の一面において、第1の端子11の位置する側に設けられた第3の端子21に電気的に導通し、他端が第2の端子12の位置する側において、誘電体基体3の一面に設けられた第4の端子22に電気的に導通する。
【選択図】 図6
Description
【0001】
【発明の属する技術分野】
本発明は、高速データ転送回路基板に関する。
【0002】
【従来の技術】
高速データ転送回路において取り扱われる周波数成分は数百MHzからGHzオーダーに入りつつある。このような高速データ転送回路を他の回路部分に接続したとき、両者間の伝送線路の周波数特性を向上させることが重要になる。そのような手段として、伝送線路上にカプラ要素を設けることにより、伝送速度を下げずに、伝送効率を維持することができることが知られている。以下の説明において、「カプラ」とは、「ディレクショナルカプラ」を意味する。また、「ディレクショナルカプラ」は、「方向性結合器」と同義語である。
【0003】
カプラ要素を構成するにあたり、従来は、高速データ転送回路を搭載するマザーボードのプリント基板内層に、所望の周波数(たとえば1.5GHz)の波長λについて、約λ/4波長の長さを持つ主線路を設けるとともに、この主線路に平行に副線路を設け、その一端に50Ω負荷を接続し、他端から約(−10)dB程度の信号成分を取り出して、進行波の反射損失を抑えつつ、高速データ転送を行っていた。
【0004】
このようなカプラ要素のためのラインは、高速データ転送回路基板から複数本が並行に出ており、マザーボードの内層を使用してこれら各伝送線路に対応するカプラ要素を構成する場合、λ/4波長線路を形成するための層構成が複雑になる。しかも、マザーボードは一般にガラスエポキシ基板で構成されており、その比誘電率が4前後と低いため、所望の周波数特性を確保するのに必要なカプラ要素のための占有面積が増大する。このため、マザーボードが大形化し、かつ、層数が増え、歩留も低下し、結果として高価格になってしまう。
【0005】
そこで、カプラ要素として、携帯電話の技術分野で用いられているチップ型方向性結合器が利用できないかが問題となる。例えば、特許文献1は、λ/4波長のストリップライン電極が一方の主表面に蛇行して形成された誘電体基板2枚が、各ストリップライン電極同士を電磁結合する状態で積層され、更に、この2枚の誘電体基板を挟む状態で、接地電極が形成された2枚の基板が積層され、この積層構造体の側面に複数の外部電極が形成され、前記ストリップライン電極の各端部及び接地電極が各別の外部電極と電気的に接続されている携帯電話用チップ型方向性結合器を開示している。
【0006】
また、特許文献2は、ストリップライン電極が一方の主表面に形成された誘電体基板2枚が、各ストリップライン電極同士を電磁結合する状態で積層され、更に、この2枚の誘電体基板を挟む状態で、接地電極が形成された2枚の基板が積層され、前記各ストリップライン電極同士が電磁結合する長さを複数選択するために、一方のストリップライン電極の両端の間に電気的に接続される中間引出し電極を少なくとも1個以上設け、前記積層体の側面に、前記ストリップライン電極の各端部引出し電極が電気的に接続される外部電極と、前記中間引出し電極が電気的に接続される外部電極と、接地電極が電気的に接続される外部電極とが形成されたチップ型方向性結合器を開示している。
【0007】
更に、特許文献3は、2つの誘電体基板の一方面に対称形に電極パターンを形成し、前記2つの誘電体基板の他方面に接地電極を形成し、前記電極パターンどうしが密着するように、前記2つの誘電体基板を接合した電子部品、特に方向性結合器を開示している。
【0008】
しかし、携帯電話の技術分野で用いられる方向性結合器は、多くとも、2〜3個程度であり、方向性結合器はそのような使用態様に合わせた端子構造を持てばよいのに対し、高速データ転送を行うデジタル信号回路の場合は、カプラの使用個数が携帯電話の場合よりも著しく多く、しかも、高速データ転送素子等から高度の配線密度で出ている平行ラインに対して、限られた面積内でカプラを接続しなければならない。
【0009】
更に、高速デジタル信号回路において扱われる信号は、多数の周波数成分を含むデジタル信号であり、広帯域周波数特性が要求されるのに対し、携帯電話の場合、使用周波数が特定されているから、そこに用いられる方向性結合器は、高速データ転送回路の場合と異なって、それほどの広帯域周波数特性が要求されるものではない。
【0010】
上述したような相違のために、携帯電話に用いられている方向性結合器は、高速データ転送回路のためのカプラまたはカプラアレーに要求される上記条件を満たすものではなく、そのまま転用できるようにはなっていない。例えば、特許文献1に記載された方向性結合器は、2つのストリップライン電極の一方は、端子が長さ方向の両辺に配置されており、他方は端子が幅方向の一辺に配置されている。この端子構造は、カプラの使用個数が携帯電話の場合よりも著しく多い高速データ転送回路基板への適用において、マザーボード上の配線への端子接続構造を複雑化し、その適用を困難にする。
【0011】
特許文献2に記載された方向性結合器の場合は、端子位置が、基板の4辺に及んでおり、マザーボード上の配線への端子接続構造を複雑化し、適用を困難にする点で、特許文献1の場合と同様である。
【0012】
特許文献3の場合は、2つの誘電体基板の一方面に対称形に電極パターンを形成するので、誘電体基板の有する比誘電率を有効に利用することができない。携帯電話の場合、使用周波数が特定されているから、特許文献3のような電極構造でよいのであるが、高速データ転送回路基板のためのカプラ要素は、多数の周波数成分を含むデジタル信号を処理するものであり、特許文献3のような電極構造では、対応が困難である。携帯電話に向けられた方向性結合器は、特許文献4〜11等にも開示されているが、これらの特許文献4〜11も高速データ転送回路基板に適した方向性結合器は開示していない。
【0013】
【特許文献1】
特開平5−152814号公報
【特許文献2】
特開平07−283622号公報
【特許文献3】
特開平08−18187号公報
【特許文献4】
特開平10−178307号公報
【特許文献5】
特開平10−233813号公報
【特許文献6】
特開2001−36311号公報
【特許文献7】
特開2003−133817号公報
【特許文献8】
特開2000−77873号公報
【特許文献9】
特開平10−145103号公報
【特許文献10】
特開平09−223908号公報
【特許文献11】
特開平09−260915号公報
【0014】
【発明が解決しようとする課題】
本発明の課題は、高速データ転送システム全体の小形化、高性能化及び低価格化等を実現し得る小形、かつ、高性能なデータ転送回路基板を提供することである。
【0015】
【課題を解決するための手段】
上述した課題を解決するため、本発明は、6つの態様に係るデータ転送回路基板を開示する。第1の態様〜第5の態様は、カプラの構造上の違いによる分類である。
【0016】
第1の態様〜第5の態様に係るデータ転送回路基板は、第1の回路素子と、第2の回路素子と、複数のカプラと、マザーボードとを含む点、前記第1の回路素子及び前記第2の回路素子は、間隔を隔てて前記マザーボードの上に搭載されている点、及び、前記カプラのそれぞれは、前記第1の回路素子と第2の回路素子との間に配置され、前記マザーボード上に形成された導体配線により、両者に電気的に接続されている点で、互いに共通する。異なる点は、カプラの具体的構造にある。そこで、第1の態様〜第5の態様に係るデータ転送回路基板ついては、カプラの具体的構造の相違に焦点を当てて説明する。
【0017】
第6の態様は、カプラに代えてカプラアレーを用いた点で、第1の態様〜第5の態様と区別される。
【0018】
1.第1の態様に係るデータ転送回路基板
第1の態様に係るデータ転送回路基板において、カプラのそれぞれは、誘電体基体と、第1の導体線路と、第2の導体線路とを含む。前記第1の導体線路及び前記第2の導体線路は、前記誘電体基体に埋設され、前記誘電体基体による誘電体層を介して互いに対向する。
【0019】
前記第1の導体線路は、一端が前記誘電体基体の一面に設けられた第1の端子に電気的に導通し、他端が前記第1の端子とは反対側の位置において、前記誘電体基体の一面に設けられた第2の端子に電気的に導通する。
【0020】
前記第2の導体線路は、一端が前記誘電体基体の一面において、前記第1の端子の位置する側に設けられた第3の端子に電気的に導通し、他端が前記第2の端子の位置する側において、前記誘電体基体の一面に設けられた第4の端子に電気的に導通する。
【0021】
上述したように、第1の態様に係るデータ転送回路基板では、カプラに備えられる第1の導体線路及び前記第2の導体線路は、誘電体基体に埋設され、誘電体基体による誘電体層を介して互いに対向しているから、誘電体層を、高比誘電率材料によって構成し、第1の導体線路及び第2の導体線路の線路長を短縮し、全体形状の小型化を図ることができる。
【0022】
第1の導体線路は、一端が第1の端子に電気的に導通し、他端が第1の端子とは反対側の位置に設けられた第2の端子に電気的に導通するから、第1の導体線路は、一端を信号入力端とし、他端を信号出力端とし、信号の伝送方向に合わせた端子配置をとることができる。このため、通常、マザーボード上に直線状に形成される信号伝送ラインに対して、よく適合する端子配置構造を実現できる。
【0023】
第2の導体線路は、一端が、第1の端子の位置する側に設けられた第3の端子に電気的に導通し、他端が第2の端子の位置する側に設けられた第4の端子に電気的に導通するから、第2の導体線路は、一端を結合端とし、他端を、終端用抵抗接続端とし、結合信号の伝送方向に合わせた端子配置を取ることができる。このため、通常、マザーボード上に形成される信号伝送ラインに対して、よく適合する端子配置構造を実現できる。
【0024】
更に、第1の導体線路に備えられた第1の端子及び第2の端子、並びに、第2の導体線路に備えられた第3の端子及び第4の端子は、誘電体基体の一面、即ち、同一面に設けられているので、誘電体基体の一面側を、マザーボードの搭載面に対向させて実装し、第1の端子〜第4の端子を、搭載面に形成された配線パターンに接合できる。
【0025】
従って、マザーボード上に搭載して、高速データ転送システム全体の小形化、高性能化及び低価格化等を実現し得る小形、かつ、高性能なデータ転送回路基板が得られることになる。
【0026】
2.第2の態様に係るデータ転送回路基板
第2の態様に係るデータ転送回路基板では、カプラに備えられる前記第1の導体線路及び前記第2の導体線路は、ミアンダパターンを有し、前記誘電体基体に埋設され、前記誘電体基体による誘電体層を介して互いに対向する。
【0027】
前記第1の導体線路は、一端が前記誘電体基体に設けられた第1の端子に電気的に導通し、他端が、前記第1の端子とは反対側の位置において、前記誘電体基体に設けられた第2の端子に電気的に導通する。前記第2の導体線路は、一端が、前記第1の端子の位置する側に設けられた第3の端子に電気的に導通し、他端が前記第2の端子の位置する側に設けられた第4の端子に電気的に導通している。
【0028】
第2の態様に係るカプラでも、第1の導体線路及び前記第2の導体線路は、誘電体基体に埋設され、誘電体基体による誘電体層を介して互いに対向しているから、誘電体層を、高比誘電率材料によって構成し、第1の導体線路及び第2の導体線路の線路長を短縮し、全体形状の小型化を図ることができる。
【0029】
第1の導体線路は、一端が第1の端子に電気的に導通し、他端が第2の端子に電気的に導通するから、第1の導体線路の一端を信号入力端とし、他端を信号出力端とし、信号の伝送方向に合わせた端子配置をとることができる。このため、通常、マザーボード上に直線状に形成される信号伝送ラインに対して、よく適合する端子配置構造を実現できる。
【0030】
第2の導体線路は、一端が、第3の端子に電気的に導通し、他端が第4の端子に電気的に導通するから、第2の導体線路の一端を結合端とし、他端を、終端抵抗のための接続端とし、結合信号の伝送方向に合わせた端子配置を取ることができる。このため、通常、マザーボード上に形成される信号伝送ラインに対して、よく適合する端子配置構造を実現できる。
【0031】
第2の態様に係る高速データ転送回路基板において、特に重要な点は、カプラに備えられる第1の導体線路及び第2の導体線路が、ミアンダパターンを有する点である。第1の導体線路及び第2の導体線路は、誘電体層を介して対向しているから、ミアンダパターンの誘電体層対向領域が生じる。このような構造であると、占有面積を大幅に縮小でき、しかも広帯域の周波数特性が維持でき、多数の周波数成分を含むデジタル信号を取り扱う高速データ転送回路基板として、極めて有用であることがわかった。
【0032】
従って、第2の態様においても、マザーボード上に搭載して、高速データ転送システム全体の小形化、高性能化及び低価格化等を実現し得る小形、かつ、高性能な高速データ転送回路基板が得られることになる。
【0033】
3.第3の態様に係る高速データ転送回路基板
第3の態様に係る高速データ転送回路基板では、カプラに備えられる第1の導体線路及び第2の導体線路は、誘電体基体の内部に埋設され、誘電体基体による誘電体層を介して対向する。前記第1の導体線路及び前記第2の導体線路の間の前記誘電体層は、比誘電率が前記誘電体基体を構成する他の誘電体層の比誘電率とは異なる。
【0034】
第3の態様に係る高速データ転送回路基板では、カプラを構成する第1の導体線路及び第2の導体線路は、誘電体基体の内部に埋設され、誘電体基体による誘電体層を介して対向するから、第1の導体線路及び第2の導体線路の間に存在する誘電体層の比誘電率を選択することにより、カプラが用いられる用途に応じて周波数特性及び結合量を調整し、小形、かつ、高性能なカプラを実現し、マザーボード上に搭載した場合に、高速データ転送システムの小形化、高性能化及び低価格化等を実現し得る。
【0035】
4.第4の態様に係る高速データ転送回路基板
第4の態様に係る高速データ転送回路基板では、カプラを構成する第1の導体線路及び第2の導体線路は、誘電体基体の内部に埋設され、誘電体基体による誘電体層を介して対向する。
【0036】
前記第1の導体線路及び前記第2の導体線路は、前記誘電体基体の内部に埋設され、前記誘電体基体による誘電体層を介して互いに対向する。前記第1の導体線路は、主線路を構成するものであって、導体幅が前記第2の導体線路の導体幅とは異なる。
【0037】
第4の態様に係る高速データ転送回路基板でも、カプラを構成する第1の導体線路及び第2の導体線路は、誘電体基体の内部に埋設され、誘電体基体による誘電体層を介して対向するから、誘電体層を、高比誘電率材料によって構成し、第1の導体線路及び第2の導体線路の線路長を短縮し、全体形状の小型化を図ることができる。
【0038】
また、第1の導体線路は、導体幅が第2の導体線路の導体幅と異なるから、第1の導体線路に対する第2の導体線路の対向位置に、ずれを生じた場合であっても、そのずれが、第1の導体線路の導体幅と、が第2の導体線路の導体幅との差内にある限り、第1の導体線路と第2の導体線路との間の対向面積に変更はない。このため、線路導体形成位置ずれに起因する特性変動を回避し、小形、かつ、高性能なカプラを実現し、マザーボード上に搭載した場合に、高速データ転送システムの小形化、高性能化及び低価格化等を実現し得る。
【0039】
第1の導体線路は、導体幅が第2の導体線路の導体幅よりも大きいことが好ましい。このような構成であれば、主線路を構成する第1の導体線路における信号伝送損失を低減することができる。
【0040】
5.第5の態様に係る高速データ転送回路基板
第5の態様に係る高速データ転送回路基板では、カプラを構成する前記第1の導体線路及び前記第2の導体線路は、前記誘電体基体の内部に埋設され、前記誘電体基体による誘電体層を介して互いに対向する。前記第1の導体線路は、第1の端子、及び、第2の端子との間にインピーダンスマッチング手段を有する。前記第1の導体線路とは別に、または、第1の導体線路とともに、前記第2の導体線路が、その両端を接続する第3の端子と第4の端子との間にインピーダンスマッチング手段を有していてもよい。
【0041】
一般に、前記第1の導体線路又は前記第2の導体線路は、挿入損失を低減させるため、線幅を増大させることが好ましい。ところが、前記第1の導体線路又は前記第2の導体線路の線幅を増大させると、特性インピーダンスが低くなるため、入力端との間にインピーダンス不整合を生じるという問題が生じる。
【0042】
第5の態様に係る高速データ転送回路基板では、カプラを構成する前記第1の導体線路の両端を接続する第1の端子と第2の端子との間、及び/または、前記第2の導体線路の両端を接続する第3の端子と第4の端子との間にインピーダンスマッチング手段を有するので、挿入損失を押さえつつ、マッチング手段によりインピーダンス整合をとることができる。
【0043】
また、高い比誘電率の誘電体基体を使用した場合、前記第1の導体線路又は前記第2の導体線路のインピーダンスを50Ωに設定したとすると、プロセス精度を越えた細い線路幅にせねばならず、伝送線路の損失を増大させてしまう恐れが生じる。
【0044】
これに対し、第5の態様に係るカプラは、マッチング手段を有するので、前記第1の導体線路又は前記第2の導体線路としては、50Ωより低いインピーダンスとして線路幅を十分広く取りつつ、マッチング手段を用いて、50Ωに設定される入出力端子との間のインピーダンスマッチングをとることができる。
【0045】
このため、第5の態様に係る高速データ転送回路基板では、プロセス精度上の問題を回避しつつ、挿入損失を押さえることができる。
【0046】
6.第6の態様に係る高速データ転送回路基板
第6の態様に係る高速データ転送回路基板は、カプラアレーを用いる。より具体的には、複数備えられたカプラは、誘電体基板を共通にし、カプラアレーを構成する。カプラのそれぞれは、第1の態様〜第5の態様に属するもの、その実施例または変形例を、そのまま用いることができる、
このようなカプラアレーによれば、高速データ転送システム全体のより一層の小形化、高性能化及び低価格化等を実現し得る高速データ転送回路基板を得ることができる。
【0047】
カプラアレーを構成する場合、複数のカプラ要素は、横方向に配列されていてもよいし、縦方向に配列されていてもよい。
【0048】
また、カプラアレーは、好ましくは、接地電極を含む。この接地電極は、カプラの間に配置される。このような構造によれば、カプラ相互間の干渉を接地電極によって遮断し得る。接地電極は、誘電体基体を厚み方向に通る導体で構成することができる。
【0049】
【発明の実施の形態】
1.第1の態様に係る高速データ転送回路基板
図1は第1の態様に係る高速データ転送回路基板に用いられるカプラの透視斜視図、図2は図1に示したカプラの透視平面図、図3は図1の3−3線に沿った断面図、図4は図1の4−4線に沿った断面図、図5は図1の5−5線に沿った断面図である。図示されたカプラは、誘電体基体3と、第1の導体線路1と、第2の導体線路2とを含む。
【0050】
誘電体基体3は、有機誘電体材料、無機誘電体材料または両者を混合した複合材料を用いて構成することができる。第1の導体線路1及び第2の導体線路2は、誘電体基体3に埋設され、誘電体基体3による誘電体層30を介して互いに対向する。誘電体層30を構成する誘電体材料は、少なくとも、第1の導体線路1と、第2の導体線路2との間では、従来のマザーボードを構成する材料よりも高誘電率の誘電体材料を選択使用する。誘電体層30の層厚は、限定するものではないが、例えば80μm以下である。誘電体基体3の両側には接地電極61、62が備えられている。接地電極61、62は、側端縁に設けた突出部が、誘電体基体3の側面に設けられた接地端子65、65に接続されている。
【0051】
第1の導体線路1は、一端が誘電体基体3の一面に設けられた第1の端子11に電気的に導通し、他端が第1の端子11とは反対側の位置において、誘電体基体3の一面に設けられた第2の端子12に電気的に導通する。第1の導体線路1及び第2の導体線路2は、ストリップラインであり、印刷、スパッタ、めっきまたはこれらの組み合わせによって形成することができる。材料的には、電気抵抗の小さい材料、例えば、Cu、Au、AgまたはAl等の金属材料を主成分とし、単層または多層構造とすることができる。線幅は、例えば、20μm〜80μmの範囲に選定することができる。
【0052】
第1の導体線路1は、基本的には、使用周波数における中心周波数の波長λに対して、ほぼλ/4波長の長さを持ち、その両端に接続部13、14を有する。信号周波数は、限定するものではないが、例えば1.5GHzである。接続部13、14は、誘電体基体3を厚み方向に通るビアホール導体41、42によって、それぞれ、第1の端子11及び第2の端子12に接続されている。
【0053】
第2の導体線路2は、一端が、誘電体基体3の一面において、第1の端子11の位置する側に設けられた第3の端子21に電気的に導通し、他端が、第2の端子12の位置する側において、誘電体基体3の一面に設けられた第4の端子22に電気的に導通する。第2の導体線路2は、第1の導体線路1とほぼ同一の構成とすることができる。第2の導体線路2は、両端に接続部23、24を有しており、接続部23、24は、誘電体基体3を厚み方向に通るビアホール導体51、52によって、それぞれ、第3の端子21及び第2の端子22に接続されている。
【0054】
上述したように、第1の態様に係る高速データ転送回路基板では、カプラの第1の導体線路1及び第2の導体線路2は、誘電体基体3に埋設され、誘電体基体3による誘電体層30を介して互いに対向しているから、誘電体層30を、高比誘電率材料によって構成し、第1の導体線路1及び第2の導体線路2の線路長を短縮し、全体形状の小型化を図ることができる。
【0055】
図6は図1〜図5に示したカプラを使用した第1の態様に係るデータ転送回路基板の構成を示す図である。図6を参照すると、マザーボード70の上に備えられたデジタル回路要素A、B、Cの間に4個のカプラQ1〜Q4が配置されている。カプラの使用個数は、デジタル回路要素A、B、Cの仕様によって定まるもので、4個に限定されるものでない。デジタル回路要素A、B、Cは、一般にはLSIで構成される。
【0056】
カプラQ1〜Q4は、デジタル回路要素Aから導かれた配線パターン71〜74と、デジタル回路要素Bに導かれる配線パターン75〜78との間に挿入されている。配線パターン71〜78が信号Iを伝送する伝送ラインとなる。
【0057】
図7は図6に示したデータ転送回路基板において、1個のカプラの接続構造を抽出して示す分解斜視図である。次に、図6及び図7を参照し、カプラQ1を代表例として、更に具体的に説明する。説明は省略するが、他のカプラQ2〜Q4も同様の構成になっていることは、図6から明らかである。
【0058】
カプラQ1は、第1の導体線路1の一端に導通する第1の端子11が、マザーボード70の一面上に形成された配線パターン71に、第1の導体線路1の他端に導通する第2の端子12が、同じく配線パターン75に、それぞれ重ねられ、例えばはんだ付けなどの手段によって接続される。
【0059】
第2の導体線路2の一端に導通する第3の端子21は、マザーボード70の一面上に形成された配線パターン79に対向して重ねられ、例えばはんだ付けなどの手段によって接続される。配線パターン79は、他のデジタル回路要素に導かれる。図示実施例において、配線パターン79は、デジタル回路要素Cに導かれている。
【0060】
また、第2の導体線路2の他端に導通する第4の端子22が、配線パターン83に対向して重ねられ、例えばはんだ付けなどの手段によって接続される。配線パターン83には、終端抵抗R11の一端が接続されている。終端抵抗R11の他端は、接地導体GNDに接続され、接地される。また、接地端子65、65も、接地導体GNDに接続される。
【0061】
第1の態様に係る高速データ転送回路基板では、カプラの第1の導体線路1は、一端が第1の端子11に電気的に導通し、他端が第1の端子11とは反対側の位置に設けられた第2の端子12に電気的に導通するから、第1の端子11を信号入力端とし、第2の端子12を信号出力端とし、信号の伝送方向Iに合わせた端子配置をとることができる。このため、マザーボード70上に直線状に形成される信号伝送用の配線パターン71〜74、75〜78に対して、よく適合し得る。
【0062】
第2の導体線路2は、一端が、第1の端子11の位置する側に設けられた第3の端子21に電気的に導通し、他端が第2の端子12の位置する側に設けられた第4の端子22に電気的に導通するから、第2の導体線路2は、第3の端子21を、高速データ転送回路などのデジタル回路要素への結合端とし、第4の端子22を、例えば、終端抵抗R11〜R4を接続する端とし、結合信号の伝送方向に合わせた端子配置を取ることができる。このため、第2の導体線路2に関しても、マザーボード70上に形成される信号伝送ラインに対して、よく適合し得る。
【0063】
更に、図示の場合、第1の導体線路1に接続された第1の端子11及び第2の端子12、並びに、第2の導体線路2に接続された第3の端子21及び第4の端子22は、誘電体基体3の一面、即ち、同一面に設けられているので、誘電体基体3の一面側を、マザーボード70の搭載面に対向させて実装し、第1の端子11〜第4の端子22を、搭載面に形成された配線パターン71〜86に接合できる。従って、全体の小形化、高性能化及び低価格化等を実現し得る小形、かつ、高性能な高速データ転送回路基板が得られることになる。
【0064】
図8は第1の態様に係る高速データ転送回路基板に用いられるカプラの他の例を示す斜視図、図9は図8に示したカプラの導体線路及び端子の配置構造を示す平面透視図、図10は図8の10−10線に沿った断面図、図11は図8の11−11線に沿った断面図、図12は図8の12−12線に沿った断面図である。図において、図1〜図7に現れた構成部分と同一の構成部分については、同一の参照符号を付し、重複説明はこれを省略する。図示されたカプラの特徴は、第1の端子11〜第4の端子22が、誘電体基体3の相対する両側面に設けられていることである。具体的に述べると、第1の導体線路1の長さ方向の一端を、誘電体基体3の1側面に露出させ、その露出端を、1側面に設けた第1の端子11に導通させてある。第1の導体線路1の長さ方向の他端は、前記一端が露出する1側面とは反対側(対向側)の他側面に露出させ、その露出端を、他側面に設けた第2の端子12に導通させてある。
【0065】
第2の導体線路2においても、その長さ方向の一端を、誘電体基体3の1側面に露出させ、その露出端を、1側面に設けた第3の端子21に導通させてある。第2の導体線路2の長さ方向の他端は、前記一端が露出する1側面とは反対側の他側面に露出させ、その露出端を、他側面に設けた第4の端子22に導通させてある。この構造の場合も、図1〜図7に図示し、説明したものと同等の作用効果を奏する。
【0066】
図13は第1の態様に係る高速データ転送回路基板に用いられるカプラの他の例を示す斜視図、図14は図13の14−14線に沿った断面である。図において、図1〜図12に現れた構成部分と同一の構成部分については、同一の参照符号を付し、重複説明はこれを省略する。図示されたカプラの特徴は、主線路を構成する第1の導体線路1の導体幅d1が第2の導体線路2の導体幅d2よりも大きいことである。このような構成であれば、主線路を構成する第1の導体線路1の挿入損失を低減することができる。
【0067】
また、第1の導体線路1は、導体幅d1が第2の導体線路2の導体幅d2よりも大きいから、第1の導体線路1に対する第2の導体線路2の対向位置に、ずれを生じた場合であっても、そのずれが、第1の導体線路1の導体幅d1と、第2の導体線路2の導体幅d2との差G1、G2内にある限り、第1の導体線路1と第2の導体線路2との間の対向面積に変更はない。このため、特に量産工程において、線路導体形成位置ずれに起因する特性変動を回避し、小形、かつ、高性能なカプラを実現し、高速データ転送回路基板の小形化、高性能化及び低価格化等に資することができる。
【0068】
2.第2の態様に係る高速データ転送回路基板
図15は第2の態様に係る高速データ転送回路基板に用いられるカプラの透視斜視図、図16は図15の16−16線に沿った断面図である。図において、図1〜図17に現れた構成部分と同一の構成部分については、同一の参照符号を付してある。第2の態様に係るカプラでは、第1の導体線路1及び第2の導体線路2は、ともに、ミアンダパターンを有し、誘電体基体3に埋設され、誘電体基体3による誘電体層30を介して互いに対向する。ミアンダパターン(ジグザグパターン、蛇行パターン)の一例は、信号周波数1.5GHzの場合を例にとると、線幅d1が40μm、線間間隔g1が40μmである。
【0069】
第1の導体線路1は、一端の接続部13が、ビアホール導体41を介して、誘電体基体3に設けられた第1の端子11に電気的に導通し、他端の接続部14が、第1の端子11とは反対側の位置において、ビアホール導体42を介して、誘電体基体3に設けられた第2の端子12に電気的に導通する。第2の導体線路2は、一端の接続部23が、ビアホール導体51を介して、第1の端子11の位置する側に設けられた第3の端子21に電気的に導通し、他端の接続部24が、ビアホール導体52を介して、第2の端子12の位置する側に設けられた第4の端子22に電気的に導通している。
【0070】
図示されたカプラでも、第1の導体線路1及び第2の導体線路2は、誘電体基体3に埋設され、誘電体基体3による誘電体層30を介して互いに対向しているから、誘電体層30を、高比誘電率材料によって構成し、第1の導体線路1及び第2の導体線路2の線路長を短縮し、全体形状の小型化を図ることができる。因みに、使用周波数帯域における中心周波数の波長λが1.5GHzである場合において、第1の導体線路1及び第2の導体線路2の長さを、ほぼ(λ/4)波長にあわせた場合、誘電体基体3の外形寸法を、3.6mm×1.7mm×1mmに小型化することができた。
【0071】
第2の態様に係る高速データ転送回路基板を構成するカプラにおいて、特に重要な点は、第1の導体線路1及び第2の導体線路2が、ミアンダパターンを有する点である。第1の導体線路1及び第2の導体線路2は、誘電体層30を介して対向しているから、ミアンダパターンに従った誘電体層30による対向領域が生じる。このような構造であると、広帯域の周波数特性が得られ、多数の周波数成分を含むデジタル信号を取り扱うカプラとして、極めて有用であることがわかった。次に、この点について、比較例と対比して説明する。
【0072】
図17は、図15及び図16に示したカプラの反射特性を、比較例のそれと比較して示す図である。図において、横軸に周波数(GHz)をとり、縦軸に反射S11(dB)をとってある。反射S11(dB)は、第1の導体線路1の第1の端子11で測定した値である。曲線L11は図15及び図16に示したカプラの反射特性、曲線L12は比較例たるカプラの反射特性である。
【0073】
比較例たるカプラは、導体線路1、2として、うずまき状の集中定数素子(ヘリカル形インダクタ)を用いて動作させるタイプのものであり、図20、図21に示してある。図において、図1〜図16に現れた構成部分と同一の構成部分については、同一の参照符号を付し、重複説明は省略する。
【0074】
図18は図15及び図16に示したカプラの出力特性を、比較例のそれと比較して示す図である。図において、横軸に周波数(GHz)をとり、縦軸に結合出力S31(dB)をとってある。結合出力S31(dB)は第2の導体線路2の第3の端子21で測定した値である。曲線L21は図15及び図16に示したカプラの特性、曲線L22は比較例たるカプラの特性である。
【0075】
図19は図15及び図16に示したカプラの出力特性を、比較例のそれと比較して示す図である。図において、横軸に周波数(GHz)をとり、縦軸に出力S21(dB)をとってある。出力S21(dB)は第1の導体線路1の第2の端子12で測定した値である。中心周波数は1.5(GHz)である。測定にあたっては、第2の導体線路2に接続された第4の端子22を、50Ωの抵抗で終端した。
【0076】
図17〜図19において、第2の態様に係る高速データ転送回路基板を構成するために用意されたカプラの特性L11〜L31と、比較例の特性L12〜L32とを対比すると明らかなように、特性L11〜L31は、比較例の特性L12〜L32よりも、極めて広帯域の周波数特性を示している。また、図18から明らかなように、特性L21によれば、1.0〜2.0(GHz)の広い周波数範囲において、−12±1(dB)の結合出力S31が得られる。更に、図19を参照すると、特性L31によれば、出力S21は、1.0〜2.0(GHz)の広い周波数範囲において、−2.5±0.5(dB)となる。
【0077】
従って、ミアンダパターンを用いた第2の態様に係る高速データ転送回路基板よれば、高速データ転送システムの小形化、高性能化及び低価格化等を実現し得る小形、かつ、高性能なカプラが得られることになる。
【0078】
図22は図15、図16に示したカプラの使用した第2の態様に係るデータ転送回路基板の構成を示す図である。図22を参照すると、マザーボード70の上に備えられたデジタル回路要素A、B、Cの間に4個のカプラQ1〜Q4が配置されている。カプラQ1〜Q4の使用個数は、デジタル回路要素A、B、Cの仕様によって定まるもので、4個に限定されるものでないことは既に言及したとおりである。
【0079】
カプラQ1〜Q4は、LSIなどのデジタル回路要素要素Aから導かれた配線パターン71〜74と、デジタル回路要素Bに導かれる配線パターン75〜78との間に挿入されている。配線パターン71〜78が信号Iを伝送する伝送ラインとなる。カプラQ1〜Q4は、ミアンダパターンの点を除けば、図1等に示したカプラと実質的に同じである。そこで、マザーボード70に対するカプラQ1〜Q4の搭載構造の詳細については、図7を参照することとし、重複説明は省略する。
【0080】
図23は第2の態様に係る高速データ転送回路基板に用いられるカプラの他の例を示す断面図である。図示の明確化のため、誘電体基体3のハッチングは省略してある。図示されたカプラの特徴は、主線路を構成する第1の導体線路1の導体幅d1が第2の導体線路2の導体幅d2よりも大きいことである。このような構成であれば、主線路を構成する第1の導体線路1における損失を低減することができる。
【0081】
また、第1の導体線路1は、導体幅d1が第2の導体線路2の導体幅d2よりも大きいから、第1の導体線路1に対する第2の導体線路2の対向位置に、ずれを生じた場合であっても、そのずれが、第1の導体線路1の導体幅d1と、第2の導体線路2の導体幅d2との差G1、G2内にある限り、第1の導体線路1と第2の導体線路2との間の対向面積に変更はない。このため、線路導体形成位置ずれに起因する特性変動を回避し、小形、かつ、高性能なカプラを実現し、高速データ転送回路基板の小形化、高性能化及び低価格化等に資することができる。
【0082】
図24は第2の態様に係る高速データ転送回路基板に用いられるカプラの他の例を示す断面図である。図示実施例の特徴は、第1の導体線路1及び第2の導体線路2を、上下に2分し、上半分(101、201)と下半分(102、202)とを直列に接続するようにしたものである。上半分(101、201)と下半分(102、202)との間には、接地導体64を配置する。このような構造であれば、平面形状を更に小型化できる。なお、図示はされていないが、接地導体64は、例えば、ビアホール導体などを介して接地電極61または62と電気的に接続されることはいうまでもない。
【0083】
3.第3の態様に係るデータ転送回路基板
図25は第3の態様に係るデータ転送回路基板に用いられるカプラの断面図である。先に示された図面に現れた構成部分と同一の構成部分については、同一の参照符号を付してある。図示されたカプラでは、第1の導体線路1及び第2の導体線路2は、誘電体基体3の内部に埋設され、誘電体基体3による誘電体層30を介して対向する。第1の導体線路1及び第2の導体線路2の間の前記誘電体層30は、比誘電率が誘電体基体3を構成する他の誘電体層31、32の比誘電率とは異なる。たとえば、誘電体層31、32は、比誘電率εrが11の材料によって構成し、誘電体層30は比誘電率εrが25の誘電体材料によって構成するのである。
【0084】
上述したように、第1の導体線路1及び第2の導体線路2の間の誘電体層30に、高い比誘電率をもった誘電体を用い、それ以外の層31、32には低比誘電率をもった誘電体を用いることにより、50Ω線路として現実的な線路幅をもたせ、しかも全体の長さを短くすることができる。
【0085】
例えば、誘電体層30〜32の全てを比誘電率εrが11の誘電体材料によって構成した場合に、第1の導体線路1のターン数が10であったとして、誘電体層31、32の比誘電率εrを11とし、誘電体層30の比誘電率εrを25とした場合は、比誘電率εrの比(25/11)の平方根で表される波長短縮効果が生じる。この場合の波長短縮率は1.5であり、第1の導体線路1のターン数10を、ターン数6.7に減少させることができる。
【0086】
従って、第3の態様によれば、第1の導体線路1及び第2の導体線路2の間に存在する誘電体層30の比誘電率を選択することにより、カプラが用いられる用途に応じて周波数特性及び結合量を調整し、小形、かつ、高性能なカプラを実現し、ひいては、高速データ転送回路基板の小形化、高性能化及び低価格化等に資することができる。
【0087】
一方、逆に、誘電体層30の比誘電率を他の誘電体層31、32より小さく設定することも可能である。この場合は、例えば、誘電体層30の比誘電率を7、誘電体層31、32の比誘電率を11とする。50Ω線路として、現実的な線路幅をもたせつつ、導体線路1と導体線路2との間の結合量を小さくすることができ、所望の低い結合量を得ることができる。
【0088】
図示は省略するが、図1〜図16に示したカプラにも、図23に示した構造を適用することができる。
【0089】
4.第4の態様に係るデータ転送回路基板
第4の態様に係るデータ転送回路基板に用いられるカプラについては、既に、図13、図14、図23を参照して説明したところである。図23を参照して、再度説明すると、第1の導体線路1及び第2の導体線路2は、誘電体基体3の内部に埋設され、誘電体基体3による誘電体層30を介して対向する。
【0090】
第1の導体線路1及び第2の導体線路2は、誘電体基体3の内部に埋設され、誘電体基体3による誘電体層30を介して互いに対向する。第1の導体線路1は、主線路を構成するものであって、導体幅d1が第2の導体線路2の導体幅d2よりも大きい。
【0091】
図23に図示されたカプラでも、第1の導体線路1及び第2の導体線路2は、誘電体基体3の内部に埋設され、誘電体基体3による誘電体層30を介して対向するから、誘電体層30を、高比誘電率材料によって構成し、第1の導体線路1及び第2の導体線路2の線路長を短縮し、全体形状の小型化を図ることができる。
【0092】
しかも、第1の導体線路1は、主線路を構成するものであって、導体幅d1が第2の導体線路2の導体幅d2よりも大きいから、主線路を構成する第1の導体線路1における信号伝送損失を低減することができる。
【0093】
また、第1の導体線路1は、導体幅d1が第2の導体線路2の導体幅d2よりも大きいから、第1の導体線路1に対する第2の導体線路2の対向位置に、ずれを生じた場合であっても、そのずれが、第1の導体線路1の導体幅d1と、第2の導体線路2の導体幅d2との差内にある限り、第1の導体線路1と第2の導体線路2との間の対向面積に変更はない。このため、線路導体形成位置ずれに起因する特性変動を回避し、小形、かつ、高性能なカプラを実現し、マザーボード上に搭載した場合に、高速データ転送システム全体の小形化、高性能化及び低価格化等を実現し得る。
【0094】
5.第5の態様に係るデータ転送回路基板
図25は第5の態様に係るデータ転送回路基板に用いられるカプラの例を示す断面図である。図示例の特徴は、主線路となる第1の導体線路1と、入力側となる接続部13との間に角度θで傾斜するテーパ部131を設けたことである。図示はされていないが、出力側となる接続部14との間にも同様のテーパ部を設けることができる。
【0095】
第1の導体線路1は、挿入損失を低減させるため、線幅を増大させることが好ましい。ところが、第1の導体線路1の線幅を増大させると、特性インピーダンスが低くなるため、入力端との間にインピーダンス不整合を生じる。そこで、上述したテーパ部131を設けて、インピーダンスマッチングをとる。例えば、λ/4波長に設定された第1の導体線路1の線幅を80μmとし、結合ラインインピーダンスを25Ωに下げた場合、テーパ部131を設けて、入力側のインピーダンス50Ωと整合させる。出力端においても同様である。
【0096】
また、高い比誘電率の誘電体基体3を使用した場合、第1の導体線路1のインピーダンスを50Ωに設定したとすると、プロセス精度を越えた細い線路幅にせねばならず、伝送線路の損失を増大させてしまう恐れがあることから、第1の導体線路1としては、50Ωより低いインピーダンスとして線路幅を十分広く取り、50Ωに設定される入出力端子との間にインピーダンス変換回路を挿入することにより、プロセス精度上の問題を回避しつつ、挿入損失を押さえ、インピーダンスマッチングをとることができる。
【0097】
6.第6の態様に係るデータ転送回路基板
図27は第6の態様に係るデータ転送回路基板に用いられるカプラアレーの透視斜視図である。図示のカプラアレーは、複数のカプラ要素Q1〜Q4を含む。複数のカプラ要素Q1〜Q4は、本発明に係るカプラによって構成されたもので、誘電体基体3を共通にする。
【0098】
カプラ要素Q1〜Q4の個数は任意であり、図示に限定されるものではない。図示実施例のカプラ要素Q1〜Q4は、図1〜図17、図23〜図26の何れかに図示された構造を有し、所定の間隔で横方向に配列されている。
【0099】
またカプラアレーは、マザーボード上に平行に設けられたn本の伝送線路上で使われるので、これらn本の伝送線路と同じピッチでn個の入出力端子がその底面または側面に形成され、n個のカプラを内蔵することで、使い勝手の優れたカプラアレーとすることが可能である。従って、カプラアレーによれば、高速データ転送回路基板のより一層の小形化、高性能化及び低価格化等を実現し得る。
【0100】
図28は図27に図示したカプラアレーCAをマザーボード70に搭載してデータ転送回路基板を構成する例を示す図、図29は同じく搭載して得られたデータ転送回路基板の平面図である。図を参照すると、カプラアレーCAは、マザーボード70の上に備えられたデジタル回路要素A、B、Cの間に配置されている。
【0101】
マザーボード70の一面上には、デジタル回路要素Aから導かれた直線状の配線パターン71〜74と、デジタル回路要素Bに導かれた直線状の配線パターン75〜78とが備えられており。これらの直線状の配線パターン71〜78が信号を伝送する伝送ラインとなる。カプラアレーCAは、デジタル回路要素Aから導かれた配線パターン71〜74と、デジタル回路要素Bに導かれる配線パターン75〜78との間に挿入されている。
【0102】
カプラアレーCAにおいて、カプラ要素Q1〜Q4のそれぞれに備えられた第1の端子11が入力端子を構成し、第1の端子11が、マザーボード70上に形成された直線状の導体配線71〜74を介して、第1の回路素子Aの出力端子に電気的に接続される。この場合、隣り合うカプラアレー要素Q1−Q2、Q2−Q3、Q3−Q4で見た第1の端子11−11の間の端子ピッチPAが、第1の回路素子Aの出力端子の間の端子ピッチP1に対応する。端子ピッチPA及び端子ピッチP1は、互いに、ほぼ等しくすることが好ましい。こうすることにより、配線長を最短とし、占有面積を最小とすることができるからである。
【0103】
また、カプラアレーCAにおいて、カプラ要素Q1〜Q4のそれぞれは、第2の端子12が出力端子を構成する。第2の端子12は、マザーボード70上に形成された直線状の導体配線75〜8を介して、第2の回路素子Bの入力端子に電気的に接続される。隣り合うカプラアレー要素Q1−Q2、Q2−Q3、Q3−Q4の間における第2の端子12−12の間の端子ピッチPAが、第2の回路素子Bの隣り合う入力端子間の端子ピッチP2に対応する。端子ピッチPA及び端子ピッチP2は、互いにほぼ等しくすることが好ましい。こうすることにより、配線長を最短とし、占有面積を最小とすることができるからである。
【0104】
更に、カプラアレーCAは、第3の端子21が結合出力端子を構成し、第3の端子21が、マザーボード70上に形成された直線状の導体配線79〜82を介して、第1の回路素子Cの結合端子に電気的に接続される。この場合、隣り合うカプラアレー要素Q1−Q2、Q2−Q3、Q3−Q4の間における第3の端子21−21の間の端子ピッチPBが、第3の回路素子Cの隣り合う入力端子間の端子ピッチP3に対応する。端子ピッチPB及び端子ピッチP3は、互いにほぼ等しくすることが好ましい。こうすることにより、配線長を最短とし、占有面積を最小とすることができるからである。
【0105】
上記構造によれば、カプラアレーCAを、マザーボード70の上に載せ、はんだ付けなどの手段によって固定するという簡単な作業によって、カプラアレーCAをマザーボード70の上に取り付けることができる。
【0106】
図30は第6の態様に係る高速データ転送回路基板に用いられるカプラアレーの他の例を示す透視斜視図である。図において、図27に現れた構成部分と同一の構成部分には同一の参照符号を付し、重複説明は省略する。図示されたカプラアレーの特徴は、接地電極63を含むことである。この接地電極63は、カプラ要素Q1〜Q4の間に配置されている。接地電極63は、カプラ間の干渉を防ぐのに十分短いピッチ(例えば、100μm)で並べる。このような構造によれば、カプラ相互間の干渉を接地電極63によって遮断し得る。図示の接地電極63は、誘電体基体3を厚み方向に通るビアホール導体であり、その多数個が互いに間隔を隔てて配置されている。
【0107】
図31は、第6の態様に係る高速データ転送回路基板に用いられるカプラアレーの他の例を示す透視斜視図、図32は図31に示したカプラアレーの平面分解図である。図示のカプラアレーは、複数のカプラ要素Q1〜Q4を含む。複数のカプラ要素Q1〜Q4は、誘電体基体3を共通にする。図示のカプラ要素Q1〜Q4は、図15、図16、図23〜図26の何れかに図示された構造を有し、所定の間隔で横方向に配列されている。カプラ要素Q1〜Q4の間には、接地電極63が配置されている。
【0108】
図33は図31、図32に示したカプラアレーをマザーボード70に搭載してデータ転送回路基板を構成する様子を示す図である。実質的には、図28及び図29に示したデータ転送回路基板と異なるところはないので、詳細についてはこれらの図及びその説明を参照することとし、重複説明は省略する。
【0109】
図34は、第6の態様に係る高速データ転送回路基板に用いられるカプラアレーの他の例を示す平面図、図35は図34に示したカプラアレーの平面分解図、図36は図34の36−36線に沿った断面図、図37は図34の37−37線に沿った断面図である。この実施例では、カプラ要素Q1、Q2を横方向に併設するとともに、カプラ要素Q3、Q4を、接地電極64を介して、カプラ要素Q1、Q2の下側に縦方向に重ねたものである。
【0110】
上下方向に重なるカプラ要素Q1、Q3は、誘電体基体3の一辺側で、カプラ要素Q1の第1の端子11、カプラ要素Q1の第3の端子21、カプラ要素Q3の第1の端子11、カプラ要素Q3の第3の端子21が、間隔を隔てて順次に並び、その反対側では、カプラ要素Q1の第2の端子12、カプラ要素Q1の第4の端子22、カプラ要素Q3の第2の端子12、カプラ要素Q3の第4の端子24が、間隔を隔てて順次に並ぶ。
【0111】
上下方向に重なるカプラ要素Q2、Q4は、誘電体基体3の一辺側で、カプラ要素Q2の第1の端子11、カプラ要素Q2の第3の端子21、カプラ要素Q4の第1の端子11、カプラ要素Q4の第3の端子21が、間隔を隔てて順次に並び、その反対側では、カプラ要素Q2の第2の端子12、カプラ要素Q1の第4の端子22、カプラ要素Q4の第2の端子12、カプラ要素Q4の第4の端子24が、間隔を隔てて順次に並ぶ。
【0112】
この実施例によれば、平面積の小さい小型のカプラアレーを得ることができる。図示はされていないが、カプラ要素Q1、Q3の組と、カプラ要素Q2、Q4の組との間に、ビアホール導体による接地電極を設けることができる。
【0113】
【発明の効果】
以上述べたように、本発明によれば、高速データ転送システム全体の小形化、高性能化及び低価格化等を実現し得る小形、かつ、高性能なデータ転送回路基板を提供することができる。
【図面の簡単な説明】
【図1】第1の態様に係るデータ転送回路基板に用いられるカプラの透視斜視図である。
【図2】図1に示したカプラの透視平面図である。
【図3】図1の3−3線に沿った断面図である。
【図4】図1の4−4線に沿った断面図である。
【図5】図1の5−5線に沿った断面図である。
【図6】図1〜図5に示したカプラを用いた第1の態様に係るデータ転送回路基板を示す図である。
【図7】図6に示したデータ転送回路基板において、1個のカプラの接続構造を抽出して示す分解斜視図である。
【図8】第1の態様に係るデータ転送回路基板に用いられるカプラの他の実施例を示す斜視図である。
【図9】図8に示したカプラの導体線路配置を示す透視平面図である。
【図10】図8の10−10線に沿った断面である。
【図11】図8の11−11線に沿った断面である。
【図12】図8の12−12線に沿った断面である。
【図13】第1の態様に係るデータ転送回路基板に用いられるカプラの他の実施例を示す斜視図である。
【図14】図13の14−14線に沿った断面である。
【図15】第2の態様に係るデータ転送回路基板に用いられるカプラの透視斜視図である。
【図16】図15の16−16線に沿った断面図である。
【図17】図15及び図16に示したカプラの反射特性を、比較例のそれと比較して示す図である。
【図18】図15及び図16に示したカプラの結合出力特性を、比較例のそれと比較して示す図である。
【図19】図15及び図16に示したカプラの結合出力特性を、比較例のそれと比較して示す図である。
【図20】図17〜図19のデータを得るに当たって比較に供されたカプラ(比較例)の平面図である。
【図21】図20の21−21線に沿った断面図である。
【図22】第2の態様に係るデータ転送回路基板の構成を示す平面図である。
【図23】第2の態様に係るデータ転送回路基板に用いられるカプラの他の例を示す断面図である。
【図24】第2の態様に係るデータ転送回路基板に用いられるカプラの他の例を示す断面図である。
【図25】第3の態様に係るデータ転送回路基板に用いられるカプラの断面図である。
【図26】第5の態様に係るデータ転送回路基板に用いられるカプラの例を示す一部拡大図である。
【図27】第6の態様に係るデータ転送回路基板に用いられるカプラアレーの透視斜視図である。
【図28】図27に図示したカプラアレーを用いたデータ転送回路基板を示す図である。
【図29】カプラアレーを用いたデータ転送回路基板の構成を示す平面図である。
【図30】第6の態様に係るデータ転送回路基板に用いられるカプラアレーの他の例を示す透視斜視図である。
【図31】第6の態様に係るデータ転送回路基板に用いられるカプラアレーの他の例を示す透視斜視図である。
【図32】図31に示したカプラアレーの平面分解図である。
【図33】図31、図32に示したカプラアレーをマザーボードに搭載してデータ転送回路基板を構成する様子を示す図である。
【図34】第6の態様に係るデータ転送回路基板に用いられるカプラアレーの他の例を示す平面図である。
【図35】図34に示したカプラアレーの平面分解図である。
【図36】図34の36−36線に沿った断面図である。
【図37】図34の37−37線に沿った断面図である。
【符号の説明】
1 第1の導体線路
2 第2の導体線路
11 第1の端子
12 第2の端子
21 第3の端子
22 第4の端子
【発明の属する技術分野】
本発明は、高速データ転送回路基板に関する。
【0002】
【従来の技術】
高速データ転送回路において取り扱われる周波数成分は数百MHzからGHzオーダーに入りつつある。このような高速データ転送回路を他の回路部分に接続したとき、両者間の伝送線路の周波数特性を向上させることが重要になる。そのような手段として、伝送線路上にカプラ要素を設けることにより、伝送速度を下げずに、伝送効率を維持することができることが知られている。以下の説明において、「カプラ」とは、「ディレクショナルカプラ」を意味する。また、「ディレクショナルカプラ」は、「方向性結合器」と同義語である。
【0003】
カプラ要素を構成するにあたり、従来は、高速データ転送回路を搭載するマザーボードのプリント基板内層に、所望の周波数(たとえば1.5GHz)の波長λについて、約λ/4波長の長さを持つ主線路を設けるとともに、この主線路に平行に副線路を設け、その一端に50Ω負荷を接続し、他端から約(−10)dB程度の信号成分を取り出して、進行波の反射損失を抑えつつ、高速データ転送を行っていた。
【0004】
このようなカプラ要素のためのラインは、高速データ転送回路基板から複数本が並行に出ており、マザーボードの内層を使用してこれら各伝送線路に対応するカプラ要素を構成する場合、λ/4波長線路を形成するための層構成が複雑になる。しかも、マザーボードは一般にガラスエポキシ基板で構成されており、その比誘電率が4前後と低いため、所望の周波数特性を確保するのに必要なカプラ要素のための占有面積が増大する。このため、マザーボードが大形化し、かつ、層数が増え、歩留も低下し、結果として高価格になってしまう。
【0005】
そこで、カプラ要素として、携帯電話の技術分野で用いられているチップ型方向性結合器が利用できないかが問題となる。例えば、特許文献1は、λ/4波長のストリップライン電極が一方の主表面に蛇行して形成された誘電体基板2枚が、各ストリップライン電極同士を電磁結合する状態で積層され、更に、この2枚の誘電体基板を挟む状態で、接地電極が形成された2枚の基板が積層され、この積層構造体の側面に複数の外部電極が形成され、前記ストリップライン電極の各端部及び接地電極が各別の外部電極と電気的に接続されている携帯電話用チップ型方向性結合器を開示している。
【0006】
また、特許文献2は、ストリップライン電極が一方の主表面に形成された誘電体基板2枚が、各ストリップライン電極同士を電磁結合する状態で積層され、更に、この2枚の誘電体基板を挟む状態で、接地電極が形成された2枚の基板が積層され、前記各ストリップライン電極同士が電磁結合する長さを複数選択するために、一方のストリップライン電極の両端の間に電気的に接続される中間引出し電極を少なくとも1個以上設け、前記積層体の側面に、前記ストリップライン電極の各端部引出し電極が電気的に接続される外部電極と、前記中間引出し電極が電気的に接続される外部電極と、接地電極が電気的に接続される外部電極とが形成されたチップ型方向性結合器を開示している。
【0007】
更に、特許文献3は、2つの誘電体基板の一方面に対称形に電極パターンを形成し、前記2つの誘電体基板の他方面に接地電極を形成し、前記電極パターンどうしが密着するように、前記2つの誘電体基板を接合した電子部品、特に方向性結合器を開示している。
【0008】
しかし、携帯電話の技術分野で用いられる方向性結合器は、多くとも、2〜3個程度であり、方向性結合器はそのような使用態様に合わせた端子構造を持てばよいのに対し、高速データ転送を行うデジタル信号回路の場合は、カプラの使用個数が携帯電話の場合よりも著しく多く、しかも、高速データ転送素子等から高度の配線密度で出ている平行ラインに対して、限られた面積内でカプラを接続しなければならない。
【0009】
更に、高速デジタル信号回路において扱われる信号は、多数の周波数成分を含むデジタル信号であり、広帯域周波数特性が要求されるのに対し、携帯電話の場合、使用周波数が特定されているから、そこに用いられる方向性結合器は、高速データ転送回路の場合と異なって、それほどの広帯域周波数特性が要求されるものではない。
【0010】
上述したような相違のために、携帯電話に用いられている方向性結合器は、高速データ転送回路のためのカプラまたはカプラアレーに要求される上記条件を満たすものではなく、そのまま転用できるようにはなっていない。例えば、特許文献1に記載された方向性結合器は、2つのストリップライン電極の一方は、端子が長さ方向の両辺に配置されており、他方は端子が幅方向の一辺に配置されている。この端子構造は、カプラの使用個数が携帯電話の場合よりも著しく多い高速データ転送回路基板への適用において、マザーボード上の配線への端子接続構造を複雑化し、その適用を困難にする。
【0011】
特許文献2に記載された方向性結合器の場合は、端子位置が、基板の4辺に及んでおり、マザーボード上の配線への端子接続構造を複雑化し、適用を困難にする点で、特許文献1の場合と同様である。
【0012】
特許文献3の場合は、2つの誘電体基板の一方面に対称形に電極パターンを形成するので、誘電体基板の有する比誘電率を有効に利用することができない。携帯電話の場合、使用周波数が特定されているから、特許文献3のような電極構造でよいのであるが、高速データ転送回路基板のためのカプラ要素は、多数の周波数成分を含むデジタル信号を処理するものであり、特許文献3のような電極構造では、対応が困難である。携帯電話に向けられた方向性結合器は、特許文献4〜11等にも開示されているが、これらの特許文献4〜11も高速データ転送回路基板に適した方向性結合器は開示していない。
【0013】
【特許文献1】
特開平5−152814号公報
【特許文献2】
特開平07−283622号公報
【特許文献3】
特開平08−18187号公報
【特許文献4】
特開平10−178307号公報
【特許文献5】
特開平10−233813号公報
【特許文献6】
特開2001−36311号公報
【特許文献7】
特開2003−133817号公報
【特許文献8】
特開2000−77873号公報
【特許文献9】
特開平10−145103号公報
【特許文献10】
特開平09−223908号公報
【特許文献11】
特開平09−260915号公報
【0014】
【発明が解決しようとする課題】
本発明の課題は、高速データ転送システム全体の小形化、高性能化及び低価格化等を実現し得る小形、かつ、高性能なデータ転送回路基板を提供することである。
【0015】
【課題を解決するための手段】
上述した課題を解決するため、本発明は、6つの態様に係るデータ転送回路基板を開示する。第1の態様〜第5の態様は、カプラの構造上の違いによる分類である。
【0016】
第1の態様〜第5の態様に係るデータ転送回路基板は、第1の回路素子と、第2の回路素子と、複数のカプラと、マザーボードとを含む点、前記第1の回路素子及び前記第2の回路素子は、間隔を隔てて前記マザーボードの上に搭載されている点、及び、前記カプラのそれぞれは、前記第1の回路素子と第2の回路素子との間に配置され、前記マザーボード上に形成された導体配線により、両者に電気的に接続されている点で、互いに共通する。異なる点は、カプラの具体的構造にある。そこで、第1の態様〜第5の態様に係るデータ転送回路基板ついては、カプラの具体的構造の相違に焦点を当てて説明する。
【0017】
第6の態様は、カプラに代えてカプラアレーを用いた点で、第1の態様〜第5の態様と区別される。
【0018】
1.第1の態様に係るデータ転送回路基板
第1の態様に係るデータ転送回路基板において、カプラのそれぞれは、誘電体基体と、第1の導体線路と、第2の導体線路とを含む。前記第1の導体線路及び前記第2の導体線路は、前記誘電体基体に埋設され、前記誘電体基体による誘電体層を介して互いに対向する。
【0019】
前記第1の導体線路は、一端が前記誘電体基体の一面に設けられた第1の端子に電気的に導通し、他端が前記第1の端子とは反対側の位置において、前記誘電体基体の一面に設けられた第2の端子に電気的に導通する。
【0020】
前記第2の導体線路は、一端が前記誘電体基体の一面において、前記第1の端子の位置する側に設けられた第3の端子に電気的に導通し、他端が前記第2の端子の位置する側において、前記誘電体基体の一面に設けられた第4の端子に電気的に導通する。
【0021】
上述したように、第1の態様に係るデータ転送回路基板では、カプラに備えられる第1の導体線路及び前記第2の導体線路は、誘電体基体に埋設され、誘電体基体による誘電体層を介して互いに対向しているから、誘電体層を、高比誘電率材料によって構成し、第1の導体線路及び第2の導体線路の線路長を短縮し、全体形状の小型化を図ることができる。
【0022】
第1の導体線路は、一端が第1の端子に電気的に導通し、他端が第1の端子とは反対側の位置に設けられた第2の端子に電気的に導通するから、第1の導体線路は、一端を信号入力端とし、他端を信号出力端とし、信号の伝送方向に合わせた端子配置をとることができる。このため、通常、マザーボード上に直線状に形成される信号伝送ラインに対して、よく適合する端子配置構造を実現できる。
【0023】
第2の導体線路は、一端が、第1の端子の位置する側に設けられた第3の端子に電気的に導通し、他端が第2の端子の位置する側に設けられた第4の端子に電気的に導通するから、第2の導体線路は、一端を結合端とし、他端を、終端用抵抗接続端とし、結合信号の伝送方向に合わせた端子配置を取ることができる。このため、通常、マザーボード上に形成される信号伝送ラインに対して、よく適合する端子配置構造を実現できる。
【0024】
更に、第1の導体線路に備えられた第1の端子及び第2の端子、並びに、第2の導体線路に備えられた第3の端子及び第4の端子は、誘電体基体の一面、即ち、同一面に設けられているので、誘電体基体の一面側を、マザーボードの搭載面に対向させて実装し、第1の端子〜第4の端子を、搭載面に形成された配線パターンに接合できる。
【0025】
従って、マザーボード上に搭載して、高速データ転送システム全体の小形化、高性能化及び低価格化等を実現し得る小形、かつ、高性能なデータ転送回路基板が得られることになる。
【0026】
2.第2の態様に係るデータ転送回路基板
第2の態様に係るデータ転送回路基板では、カプラに備えられる前記第1の導体線路及び前記第2の導体線路は、ミアンダパターンを有し、前記誘電体基体に埋設され、前記誘電体基体による誘電体層を介して互いに対向する。
【0027】
前記第1の導体線路は、一端が前記誘電体基体に設けられた第1の端子に電気的に導通し、他端が、前記第1の端子とは反対側の位置において、前記誘電体基体に設けられた第2の端子に電気的に導通する。前記第2の導体線路は、一端が、前記第1の端子の位置する側に設けられた第3の端子に電気的に導通し、他端が前記第2の端子の位置する側に設けられた第4の端子に電気的に導通している。
【0028】
第2の態様に係るカプラでも、第1の導体線路及び前記第2の導体線路は、誘電体基体に埋設され、誘電体基体による誘電体層を介して互いに対向しているから、誘電体層を、高比誘電率材料によって構成し、第1の導体線路及び第2の導体線路の線路長を短縮し、全体形状の小型化を図ることができる。
【0029】
第1の導体線路は、一端が第1の端子に電気的に導通し、他端が第2の端子に電気的に導通するから、第1の導体線路の一端を信号入力端とし、他端を信号出力端とし、信号の伝送方向に合わせた端子配置をとることができる。このため、通常、マザーボード上に直線状に形成される信号伝送ラインに対して、よく適合する端子配置構造を実現できる。
【0030】
第2の導体線路は、一端が、第3の端子に電気的に導通し、他端が第4の端子に電気的に導通するから、第2の導体線路の一端を結合端とし、他端を、終端抵抗のための接続端とし、結合信号の伝送方向に合わせた端子配置を取ることができる。このため、通常、マザーボード上に形成される信号伝送ラインに対して、よく適合する端子配置構造を実現できる。
【0031】
第2の態様に係る高速データ転送回路基板において、特に重要な点は、カプラに備えられる第1の導体線路及び第2の導体線路が、ミアンダパターンを有する点である。第1の導体線路及び第2の導体線路は、誘電体層を介して対向しているから、ミアンダパターンの誘電体層対向領域が生じる。このような構造であると、占有面積を大幅に縮小でき、しかも広帯域の周波数特性が維持でき、多数の周波数成分を含むデジタル信号を取り扱う高速データ転送回路基板として、極めて有用であることがわかった。
【0032】
従って、第2の態様においても、マザーボード上に搭載して、高速データ転送システム全体の小形化、高性能化及び低価格化等を実現し得る小形、かつ、高性能な高速データ転送回路基板が得られることになる。
【0033】
3.第3の態様に係る高速データ転送回路基板
第3の態様に係る高速データ転送回路基板では、カプラに備えられる第1の導体線路及び第2の導体線路は、誘電体基体の内部に埋設され、誘電体基体による誘電体層を介して対向する。前記第1の導体線路及び前記第2の導体線路の間の前記誘電体層は、比誘電率が前記誘電体基体を構成する他の誘電体層の比誘電率とは異なる。
【0034】
第3の態様に係る高速データ転送回路基板では、カプラを構成する第1の導体線路及び第2の導体線路は、誘電体基体の内部に埋設され、誘電体基体による誘電体層を介して対向するから、第1の導体線路及び第2の導体線路の間に存在する誘電体層の比誘電率を選択することにより、カプラが用いられる用途に応じて周波数特性及び結合量を調整し、小形、かつ、高性能なカプラを実現し、マザーボード上に搭載した場合に、高速データ転送システムの小形化、高性能化及び低価格化等を実現し得る。
【0035】
4.第4の態様に係る高速データ転送回路基板
第4の態様に係る高速データ転送回路基板では、カプラを構成する第1の導体線路及び第2の導体線路は、誘電体基体の内部に埋設され、誘電体基体による誘電体層を介して対向する。
【0036】
前記第1の導体線路及び前記第2の導体線路は、前記誘電体基体の内部に埋設され、前記誘電体基体による誘電体層を介して互いに対向する。前記第1の導体線路は、主線路を構成するものであって、導体幅が前記第2の導体線路の導体幅とは異なる。
【0037】
第4の態様に係る高速データ転送回路基板でも、カプラを構成する第1の導体線路及び第2の導体線路は、誘電体基体の内部に埋設され、誘電体基体による誘電体層を介して対向するから、誘電体層を、高比誘電率材料によって構成し、第1の導体線路及び第2の導体線路の線路長を短縮し、全体形状の小型化を図ることができる。
【0038】
また、第1の導体線路は、導体幅が第2の導体線路の導体幅と異なるから、第1の導体線路に対する第2の導体線路の対向位置に、ずれを生じた場合であっても、そのずれが、第1の導体線路の導体幅と、が第2の導体線路の導体幅との差内にある限り、第1の導体線路と第2の導体線路との間の対向面積に変更はない。このため、線路導体形成位置ずれに起因する特性変動を回避し、小形、かつ、高性能なカプラを実現し、マザーボード上に搭載した場合に、高速データ転送システムの小形化、高性能化及び低価格化等を実現し得る。
【0039】
第1の導体線路は、導体幅が第2の導体線路の導体幅よりも大きいことが好ましい。このような構成であれば、主線路を構成する第1の導体線路における信号伝送損失を低減することができる。
【0040】
5.第5の態様に係る高速データ転送回路基板
第5の態様に係る高速データ転送回路基板では、カプラを構成する前記第1の導体線路及び前記第2の導体線路は、前記誘電体基体の内部に埋設され、前記誘電体基体による誘電体層を介して互いに対向する。前記第1の導体線路は、第1の端子、及び、第2の端子との間にインピーダンスマッチング手段を有する。前記第1の導体線路とは別に、または、第1の導体線路とともに、前記第2の導体線路が、その両端を接続する第3の端子と第4の端子との間にインピーダンスマッチング手段を有していてもよい。
【0041】
一般に、前記第1の導体線路又は前記第2の導体線路は、挿入損失を低減させるため、線幅を増大させることが好ましい。ところが、前記第1の導体線路又は前記第2の導体線路の線幅を増大させると、特性インピーダンスが低くなるため、入力端との間にインピーダンス不整合を生じるという問題が生じる。
【0042】
第5の態様に係る高速データ転送回路基板では、カプラを構成する前記第1の導体線路の両端を接続する第1の端子と第2の端子との間、及び/または、前記第2の導体線路の両端を接続する第3の端子と第4の端子との間にインピーダンスマッチング手段を有するので、挿入損失を押さえつつ、マッチング手段によりインピーダンス整合をとることができる。
【0043】
また、高い比誘電率の誘電体基体を使用した場合、前記第1の導体線路又は前記第2の導体線路のインピーダンスを50Ωに設定したとすると、プロセス精度を越えた細い線路幅にせねばならず、伝送線路の損失を増大させてしまう恐れが生じる。
【0044】
これに対し、第5の態様に係るカプラは、マッチング手段を有するので、前記第1の導体線路又は前記第2の導体線路としては、50Ωより低いインピーダンスとして線路幅を十分広く取りつつ、マッチング手段を用いて、50Ωに設定される入出力端子との間のインピーダンスマッチングをとることができる。
【0045】
このため、第5の態様に係る高速データ転送回路基板では、プロセス精度上の問題を回避しつつ、挿入損失を押さえることができる。
【0046】
6.第6の態様に係る高速データ転送回路基板
第6の態様に係る高速データ転送回路基板は、カプラアレーを用いる。より具体的には、複数備えられたカプラは、誘電体基板を共通にし、カプラアレーを構成する。カプラのそれぞれは、第1の態様〜第5の態様に属するもの、その実施例または変形例を、そのまま用いることができる、
このようなカプラアレーによれば、高速データ転送システム全体のより一層の小形化、高性能化及び低価格化等を実現し得る高速データ転送回路基板を得ることができる。
【0047】
カプラアレーを構成する場合、複数のカプラ要素は、横方向に配列されていてもよいし、縦方向に配列されていてもよい。
【0048】
また、カプラアレーは、好ましくは、接地電極を含む。この接地電極は、カプラの間に配置される。このような構造によれば、カプラ相互間の干渉を接地電極によって遮断し得る。接地電極は、誘電体基体を厚み方向に通る導体で構成することができる。
【0049】
【発明の実施の形態】
1.第1の態様に係る高速データ転送回路基板
図1は第1の態様に係る高速データ転送回路基板に用いられるカプラの透視斜視図、図2は図1に示したカプラの透視平面図、図3は図1の3−3線に沿った断面図、図4は図1の4−4線に沿った断面図、図5は図1の5−5線に沿った断面図である。図示されたカプラは、誘電体基体3と、第1の導体線路1と、第2の導体線路2とを含む。
【0050】
誘電体基体3は、有機誘電体材料、無機誘電体材料または両者を混合した複合材料を用いて構成することができる。第1の導体線路1及び第2の導体線路2は、誘電体基体3に埋設され、誘電体基体3による誘電体層30を介して互いに対向する。誘電体層30を構成する誘電体材料は、少なくとも、第1の導体線路1と、第2の導体線路2との間では、従来のマザーボードを構成する材料よりも高誘電率の誘電体材料を選択使用する。誘電体層30の層厚は、限定するものではないが、例えば80μm以下である。誘電体基体3の両側には接地電極61、62が備えられている。接地電極61、62は、側端縁に設けた突出部が、誘電体基体3の側面に設けられた接地端子65、65に接続されている。
【0051】
第1の導体線路1は、一端が誘電体基体3の一面に設けられた第1の端子11に電気的に導通し、他端が第1の端子11とは反対側の位置において、誘電体基体3の一面に設けられた第2の端子12に電気的に導通する。第1の導体線路1及び第2の導体線路2は、ストリップラインであり、印刷、スパッタ、めっきまたはこれらの組み合わせによって形成することができる。材料的には、電気抵抗の小さい材料、例えば、Cu、Au、AgまたはAl等の金属材料を主成分とし、単層または多層構造とすることができる。線幅は、例えば、20μm〜80μmの範囲に選定することができる。
【0052】
第1の導体線路1は、基本的には、使用周波数における中心周波数の波長λに対して、ほぼλ/4波長の長さを持ち、その両端に接続部13、14を有する。信号周波数は、限定するものではないが、例えば1.5GHzである。接続部13、14は、誘電体基体3を厚み方向に通るビアホール導体41、42によって、それぞれ、第1の端子11及び第2の端子12に接続されている。
【0053】
第2の導体線路2は、一端が、誘電体基体3の一面において、第1の端子11の位置する側に設けられた第3の端子21に電気的に導通し、他端が、第2の端子12の位置する側において、誘電体基体3の一面に設けられた第4の端子22に電気的に導通する。第2の導体線路2は、第1の導体線路1とほぼ同一の構成とすることができる。第2の導体線路2は、両端に接続部23、24を有しており、接続部23、24は、誘電体基体3を厚み方向に通るビアホール導体51、52によって、それぞれ、第3の端子21及び第2の端子22に接続されている。
【0054】
上述したように、第1の態様に係る高速データ転送回路基板では、カプラの第1の導体線路1及び第2の導体線路2は、誘電体基体3に埋設され、誘電体基体3による誘電体層30を介して互いに対向しているから、誘電体層30を、高比誘電率材料によって構成し、第1の導体線路1及び第2の導体線路2の線路長を短縮し、全体形状の小型化を図ることができる。
【0055】
図6は図1〜図5に示したカプラを使用した第1の態様に係るデータ転送回路基板の構成を示す図である。図6を参照すると、マザーボード70の上に備えられたデジタル回路要素A、B、Cの間に4個のカプラQ1〜Q4が配置されている。カプラの使用個数は、デジタル回路要素A、B、Cの仕様によって定まるもので、4個に限定されるものでない。デジタル回路要素A、B、Cは、一般にはLSIで構成される。
【0056】
カプラQ1〜Q4は、デジタル回路要素Aから導かれた配線パターン71〜74と、デジタル回路要素Bに導かれる配線パターン75〜78との間に挿入されている。配線パターン71〜78が信号Iを伝送する伝送ラインとなる。
【0057】
図7は図6に示したデータ転送回路基板において、1個のカプラの接続構造を抽出して示す分解斜視図である。次に、図6及び図7を参照し、カプラQ1を代表例として、更に具体的に説明する。説明は省略するが、他のカプラQ2〜Q4も同様の構成になっていることは、図6から明らかである。
【0058】
カプラQ1は、第1の導体線路1の一端に導通する第1の端子11が、マザーボード70の一面上に形成された配線パターン71に、第1の導体線路1の他端に導通する第2の端子12が、同じく配線パターン75に、それぞれ重ねられ、例えばはんだ付けなどの手段によって接続される。
【0059】
第2の導体線路2の一端に導通する第3の端子21は、マザーボード70の一面上に形成された配線パターン79に対向して重ねられ、例えばはんだ付けなどの手段によって接続される。配線パターン79は、他のデジタル回路要素に導かれる。図示実施例において、配線パターン79は、デジタル回路要素Cに導かれている。
【0060】
また、第2の導体線路2の他端に導通する第4の端子22が、配線パターン83に対向して重ねられ、例えばはんだ付けなどの手段によって接続される。配線パターン83には、終端抵抗R11の一端が接続されている。終端抵抗R11の他端は、接地導体GNDに接続され、接地される。また、接地端子65、65も、接地導体GNDに接続される。
【0061】
第1の態様に係る高速データ転送回路基板では、カプラの第1の導体線路1は、一端が第1の端子11に電気的に導通し、他端が第1の端子11とは反対側の位置に設けられた第2の端子12に電気的に導通するから、第1の端子11を信号入力端とし、第2の端子12を信号出力端とし、信号の伝送方向Iに合わせた端子配置をとることができる。このため、マザーボード70上に直線状に形成される信号伝送用の配線パターン71〜74、75〜78に対して、よく適合し得る。
【0062】
第2の導体線路2は、一端が、第1の端子11の位置する側に設けられた第3の端子21に電気的に導通し、他端が第2の端子12の位置する側に設けられた第4の端子22に電気的に導通するから、第2の導体線路2は、第3の端子21を、高速データ転送回路などのデジタル回路要素への結合端とし、第4の端子22を、例えば、終端抵抗R11〜R4を接続する端とし、結合信号の伝送方向に合わせた端子配置を取ることができる。このため、第2の導体線路2に関しても、マザーボード70上に形成される信号伝送ラインに対して、よく適合し得る。
【0063】
更に、図示の場合、第1の導体線路1に接続された第1の端子11及び第2の端子12、並びに、第2の導体線路2に接続された第3の端子21及び第4の端子22は、誘電体基体3の一面、即ち、同一面に設けられているので、誘電体基体3の一面側を、マザーボード70の搭載面に対向させて実装し、第1の端子11〜第4の端子22を、搭載面に形成された配線パターン71〜86に接合できる。従って、全体の小形化、高性能化及び低価格化等を実現し得る小形、かつ、高性能な高速データ転送回路基板が得られることになる。
【0064】
図8は第1の態様に係る高速データ転送回路基板に用いられるカプラの他の例を示す斜視図、図9は図8に示したカプラの導体線路及び端子の配置構造を示す平面透視図、図10は図8の10−10線に沿った断面図、図11は図8の11−11線に沿った断面図、図12は図8の12−12線に沿った断面図である。図において、図1〜図7に現れた構成部分と同一の構成部分については、同一の参照符号を付し、重複説明はこれを省略する。図示されたカプラの特徴は、第1の端子11〜第4の端子22が、誘電体基体3の相対する両側面に設けられていることである。具体的に述べると、第1の導体線路1の長さ方向の一端を、誘電体基体3の1側面に露出させ、その露出端を、1側面に設けた第1の端子11に導通させてある。第1の導体線路1の長さ方向の他端は、前記一端が露出する1側面とは反対側(対向側)の他側面に露出させ、その露出端を、他側面に設けた第2の端子12に導通させてある。
【0065】
第2の導体線路2においても、その長さ方向の一端を、誘電体基体3の1側面に露出させ、その露出端を、1側面に設けた第3の端子21に導通させてある。第2の導体線路2の長さ方向の他端は、前記一端が露出する1側面とは反対側の他側面に露出させ、その露出端を、他側面に設けた第4の端子22に導通させてある。この構造の場合も、図1〜図7に図示し、説明したものと同等の作用効果を奏する。
【0066】
図13は第1の態様に係る高速データ転送回路基板に用いられるカプラの他の例を示す斜視図、図14は図13の14−14線に沿った断面である。図において、図1〜図12に現れた構成部分と同一の構成部分については、同一の参照符号を付し、重複説明はこれを省略する。図示されたカプラの特徴は、主線路を構成する第1の導体線路1の導体幅d1が第2の導体線路2の導体幅d2よりも大きいことである。このような構成であれば、主線路を構成する第1の導体線路1の挿入損失を低減することができる。
【0067】
また、第1の導体線路1は、導体幅d1が第2の導体線路2の導体幅d2よりも大きいから、第1の導体線路1に対する第2の導体線路2の対向位置に、ずれを生じた場合であっても、そのずれが、第1の導体線路1の導体幅d1と、第2の導体線路2の導体幅d2との差G1、G2内にある限り、第1の導体線路1と第2の導体線路2との間の対向面積に変更はない。このため、特に量産工程において、線路導体形成位置ずれに起因する特性変動を回避し、小形、かつ、高性能なカプラを実現し、高速データ転送回路基板の小形化、高性能化及び低価格化等に資することができる。
【0068】
2.第2の態様に係る高速データ転送回路基板
図15は第2の態様に係る高速データ転送回路基板に用いられるカプラの透視斜視図、図16は図15の16−16線に沿った断面図である。図において、図1〜図17に現れた構成部分と同一の構成部分については、同一の参照符号を付してある。第2の態様に係るカプラでは、第1の導体線路1及び第2の導体線路2は、ともに、ミアンダパターンを有し、誘電体基体3に埋設され、誘電体基体3による誘電体層30を介して互いに対向する。ミアンダパターン(ジグザグパターン、蛇行パターン)の一例は、信号周波数1.5GHzの場合を例にとると、線幅d1が40μm、線間間隔g1が40μmである。
【0069】
第1の導体線路1は、一端の接続部13が、ビアホール導体41を介して、誘電体基体3に設けられた第1の端子11に電気的に導通し、他端の接続部14が、第1の端子11とは反対側の位置において、ビアホール導体42を介して、誘電体基体3に設けられた第2の端子12に電気的に導通する。第2の導体線路2は、一端の接続部23が、ビアホール導体51を介して、第1の端子11の位置する側に設けられた第3の端子21に電気的に導通し、他端の接続部24が、ビアホール導体52を介して、第2の端子12の位置する側に設けられた第4の端子22に電気的に導通している。
【0070】
図示されたカプラでも、第1の導体線路1及び第2の導体線路2は、誘電体基体3に埋設され、誘電体基体3による誘電体層30を介して互いに対向しているから、誘電体層30を、高比誘電率材料によって構成し、第1の導体線路1及び第2の導体線路2の線路長を短縮し、全体形状の小型化を図ることができる。因みに、使用周波数帯域における中心周波数の波長λが1.5GHzである場合において、第1の導体線路1及び第2の導体線路2の長さを、ほぼ(λ/4)波長にあわせた場合、誘電体基体3の外形寸法を、3.6mm×1.7mm×1mmに小型化することができた。
【0071】
第2の態様に係る高速データ転送回路基板を構成するカプラにおいて、特に重要な点は、第1の導体線路1及び第2の導体線路2が、ミアンダパターンを有する点である。第1の導体線路1及び第2の導体線路2は、誘電体層30を介して対向しているから、ミアンダパターンに従った誘電体層30による対向領域が生じる。このような構造であると、広帯域の周波数特性が得られ、多数の周波数成分を含むデジタル信号を取り扱うカプラとして、極めて有用であることがわかった。次に、この点について、比較例と対比して説明する。
【0072】
図17は、図15及び図16に示したカプラの反射特性を、比較例のそれと比較して示す図である。図において、横軸に周波数(GHz)をとり、縦軸に反射S11(dB)をとってある。反射S11(dB)は、第1の導体線路1の第1の端子11で測定した値である。曲線L11は図15及び図16に示したカプラの反射特性、曲線L12は比較例たるカプラの反射特性である。
【0073】
比較例たるカプラは、導体線路1、2として、うずまき状の集中定数素子(ヘリカル形インダクタ)を用いて動作させるタイプのものであり、図20、図21に示してある。図において、図1〜図16に現れた構成部分と同一の構成部分については、同一の参照符号を付し、重複説明は省略する。
【0074】
図18は図15及び図16に示したカプラの出力特性を、比較例のそれと比較して示す図である。図において、横軸に周波数(GHz)をとり、縦軸に結合出力S31(dB)をとってある。結合出力S31(dB)は第2の導体線路2の第3の端子21で測定した値である。曲線L21は図15及び図16に示したカプラの特性、曲線L22は比較例たるカプラの特性である。
【0075】
図19は図15及び図16に示したカプラの出力特性を、比較例のそれと比較して示す図である。図において、横軸に周波数(GHz)をとり、縦軸に出力S21(dB)をとってある。出力S21(dB)は第1の導体線路1の第2の端子12で測定した値である。中心周波数は1.5(GHz)である。測定にあたっては、第2の導体線路2に接続された第4の端子22を、50Ωの抵抗で終端した。
【0076】
図17〜図19において、第2の態様に係る高速データ転送回路基板を構成するために用意されたカプラの特性L11〜L31と、比較例の特性L12〜L32とを対比すると明らかなように、特性L11〜L31は、比較例の特性L12〜L32よりも、極めて広帯域の周波数特性を示している。また、図18から明らかなように、特性L21によれば、1.0〜2.0(GHz)の広い周波数範囲において、−12±1(dB)の結合出力S31が得られる。更に、図19を参照すると、特性L31によれば、出力S21は、1.0〜2.0(GHz)の広い周波数範囲において、−2.5±0.5(dB)となる。
【0077】
従って、ミアンダパターンを用いた第2の態様に係る高速データ転送回路基板よれば、高速データ転送システムの小形化、高性能化及び低価格化等を実現し得る小形、かつ、高性能なカプラが得られることになる。
【0078】
図22は図15、図16に示したカプラの使用した第2の態様に係るデータ転送回路基板の構成を示す図である。図22を参照すると、マザーボード70の上に備えられたデジタル回路要素A、B、Cの間に4個のカプラQ1〜Q4が配置されている。カプラQ1〜Q4の使用個数は、デジタル回路要素A、B、Cの仕様によって定まるもので、4個に限定されるものでないことは既に言及したとおりである。
【0079】
カプラQ1〜Q4は、LSIなどのデジタル回路要素要素Aから導かれた配線パターン71〜74と、デジタル回路要素Bに導かれる配線パターン75〜78との間に挿入されている。配線パターン71〜78が信号Iを伝送する伝送ラインとなる。カプラQ1〜Q4は、ミアンダパターンの点を除けば、図1等に示したカプラと実質的に同じである。そこで、マザーボード70に対するカプラQ1〜Q4の搭載構造の詳細については、図7を参照することとし、重複説明は省略する。
【0080】
図23は第2の態様に係る高速データ転送回路基板に用いられるカプラの他の例を示す断面図である。図示の明確化のため、誘電体基体3のハッチングは省略してある。図示されたカプラの特徴は、主線路を構成する第1の導体線路1の導体幅d1が第2の導体線路2の導体幅d2よりも大きいことである。このような構成であれば、主線路を構成する第1の導体線路1における損失を低減することができる。
【0081】
また、第1の導体線路1は、導体幅d1が第2の導体線路2の導体幅d2よりも大きいから、第1の導体線路1に対する第2の導体線路2の対向位置に、ずれを生じた場合であっても、そのずれが、第1の導体線路1の導体幅d1と、第2の導体線路2の導体幅d2との差G1、G2内にある限り、第1の導体線路1と第2の導体線路2との間の対向面積に変更はない。このため、線路導体形成位置ずれに起因する特性変動を回避し、小形、かつ、高性能なカプラを実現し、高速データ転送回路基板の小形化、高性能化及び低価格化等に資することができる。
【0082】
図24は第2の態様に係る高速データ転送回路基板に用いられるカプラの他の例を示す断面図である。図示実施例の特徴は、第1の導体線路1及び第2の導体線路2を、上下に2分し、上半分(101、201)と下半分(102、202)とを直列に接続するようにしたものである。上半分(101、201)と下半分(102、202)との間には、接地導体64を配置する。このような構造であれば、平面形状を更に小型化できる。なお、図示はされていないが、接地導体64は、例えば、ビアホール導体などを介して接地電極61または62と電気的に接続されることはいうまでもない。
【0083】
3.第3の態様に係るデータ転送回路基板
図25は第3の態様に係るデータ転送回路基板に用いられるカプラの断面図である。先に示された図面に現れた構成部分と同一の構成部分については、同一の参照符号を付してある。図示されたカプラでは、第1の導体線路1及び第2の導体線路2は、誘電体基体3の内部に埋設され、誘電体基体3による誘電体層30を介して対向する。第1の導体線路1及び第2の導体線路2の間の前記誘電体層30は、比誘電率が誘電体基体3を構成する他の誘電体層31、32の比誘電率とは異なる。たとえば、誘電体層31、32は、比誘電率εrが11の材料によって構成し、誘電体層30は比誘電率εrが25の誘電体材料によって構成するのである。
【0084】
上述したように、第1の導体線路1及び第2の導体線路2の間の誘電体層30に、高い比誘電率をもった誘電体を用い、それ以外の層31、32には低比誘電率をもった誘電体を用いることにより、50Ω線路として現実的な線路幅をもたせ、しかも全体の長さを短くすることができる。
【0085】
例えば、誘電体層30〜32の全てを比誘電率εrが11の誘電体材料によって構成した場合に、第1の導体線路1のターン数が10であったとして、誘電体層31、32の比誘電率εrを11とし、誘電体層30の比誘電率εrを25とした場合は、比誘電率εrの比(25/11)の平方根で表される波長短縮効果が生じる。この場合の波長短縮率は1.5であり、第1の導体線路1のターン数10を、ターン数6.7に減少させることができる。
【0086】
従って、第3の態様によれば、第1の導体線路1及び第2の導体線路2の間に存在する誘電体層30の比誘電率を選択することにより、カプラが用いられる用途に応じて周波数特性及び結合量を調整し、小形、かつ、高性能なカプラを実現し、ひいては、高速データ転送回路基板の小形化、高性能化及び低価格化等に資することができる。
【0087】
一方、逆に、誘電体層30の比誘電率を他の誘電体層31、32より小さく設定することも可能である。この場合は、例えば、誘電体層30の比誘電率を7、誘電体層31、32の比誘電率を11とする。50Ω線路として、現実的な線路幅をもたせつつ、導体線路1と導体線路2との間の結合量を小さくすることができ、所望の低い結合量を得ることができる。
【0088】
図示は省略するが、図1〜図16に示したカプラにも、図23に示した構造を適用することができる。
【0089】
4.第4の態様に係るデータ転送回路基板
第4の態様に係るデータ転送回路基板に用いられるカプラについては、既に、図13、図14、図23を参照して説明したところである。図23を参照して、再度説明すると、第1の導体線路1及び第2の導体線路2は、誘電体基体3の内部に埋設され、誘電体基体3による誘電体層30を介して対向する。
【0090】
第1の導体線路1及び第2の導体線路2は、誘電体基体3の内部に埋設され、誘電体基体3による誘電体層30を介して互いに対向する。第1の導体線路1は、主線路を構成するものであって、導体幅d1が第2の導体線路2の導体幅d2よりも大きい。
【0091】
図23に図示されたカプラでも、第1の導体線路1及び第2の導体線路2は、誘電体基体3の内部に埋設され、誘電体基体3による誘電体層30を介して対向するから、誘電体層30を、高比誘電率材料によって構成し、第1の導体線路1及び第2の導体線路2の線路長を短縮し、全体形状の小型化を図ることができる。
【0092】
しかも、第1の導体線路1は、主線路を構成するものであって、導体幅d1が第2の導体線路2の導体幅d2よりも大きいから、主線路を構成する第1の導体線路1における信号伝送損失を低減することができる。
【0093】
また、第1の導体線路1は、導体幅d1が第2の導体線路2の導体幅d2よりも大きいから、第1の導体線路1に対する第2の導体線路2の対向位置に、ずれを生じた場合であっても、そのずれが、第1の導体線路1の導体幅d1と、第2の導体線路2の導体幅d2との差内にある限り、第1の導体線路1と第2の導体線路2との間の対向面積に変更はない。このため、線路導体形成位置ずれに起因する特性変動を回避し、小形、かつ、高性能なカプラを実現し、マザーボード上に搭載した場合に、高速データ転送システム全体の小形化、高性能化及び低価格化等を実現し得る。
【0094】
5.第5の態様に係るデータ転送回路基板
図25は第5の態様に係るデータ転送回路基板に用いられるカプラの例を示す断面図である。図示例の特徴は、主線路となる第1の導体線路1と、入力側となる接続部13との間に角度θで傾斜するテーパ部131を設けたことである。図示はされていないが、出力側となる接続部14との間にも同様のテーパ部を設けることができる。
【0095】
第1の導体線路1は、挿入損失を低減させるため、線幅を増大させることが好ましい。ところが、第1の導体線路1の線幅を増大させると、特性インピーダンスが低くなるため、入力端との間にインピーダンス不整合を生じる。そこで、上述したテーパ部131を設けて、インピーダンスマッチングをとる。例えば、λ/4波長に設定された第1の導体線路1の線幅を80μmとし、結合ラインインピーダンスを25Ωに下げた場合、テーパ部131を設けて、入力側のインピーダンス50Ωと整合させる。出力端においても同様である。
【0096】
また、高い比誘電率の誘電体基体3を使用した場合、第1の導体線路1のインピーダンスを50Ωに設定したとすると、プロセス精度を越えた細い線路幅にせねばならず、伝送線路の損失を増大させてしまう恐れがあることから、第1の導体線路1としては、50Ωより低いインピーダンスとして線路幅を十分広く取り、50Ωに設定される入出力端子との間にインピーダンス変換回路を挿入することにより、プロセス精度上の問題を回避しつつ、挿入損失を押さえ、インピーダンスマッチングをとることができる。
【0097】
6.第6の態様に係るデータ転送回路基板
図27は第6の態様に係るデータ転送回路基板に用いられるカプラアレーの透視斜視図である。図示のカプラアレーは、複数のカプラ要素Q1〜Q4を含む。複数のカプラ要素Q1〜Q4は、本発明に係るカプラによって構成されたもので、誘電体基体3を共通にする。
【0098】
カプラ要素Q1〜Q4の個数は任意であり、図示に限定されるものではない。図示実施例のカプラ要素Q1〜Q4は、図1〜図17、図23〜図26の何れかに図示された構造を有し、所定の間隔で横方向に配列されている。
【0099】
またカプラアレーは、マザーボード上に平行に設けられたn本の伝送線路上で使われるので、これらn本の伝送線路と同じピッチでn個の入出力端子がその底面または側面に形成され、n個のカプラを内蔵することで、使い勝手の優れたカプラアレーとすることが可能である。従って、カプラアレーによれば、高速データ転送回路基板のより一層の小形化、高性能化及び低価格化等を実現し得る。
【0100】
図28は図27に図示したカプラアレーCAをマザーボード70に搭載してデータ転送回路基板を構成する例を示す図、図29は同じく搭載して得られたデータ転送回路基板の平面図である。図を参照すると、カプラアレーCAは、マザーボード70の上に備えられたデジタル回路要素A、B、Cの間に配置されている。
【0101】
マザーボード70の一面上には、デジタル回路要素Aから導かれた直線状の配線パターン71〜74と、デジタル回路要素Bに導かれた直線状の配線パターン75〜78とが備えられており。これらの直線状の配線パターン71〜78が信号を伝送する伝送ラインとなる。カプラアレーCAは、デジタル回路要素Aから導かれた配線パターン71〜74と、デジタル回路要素Bに導かれる配線パターン75〜78との間に挿入されている。
【0102】
カプラアレーCAにおいて、カプラ要素Q1〜Q4のそれぞれに備えられた第1の端子11が入力端子を構成し、第1の端子11が、マザーボード70上に形成された直線状の導体配線71〜74を介して、第1の回路素子Aの出力端子に電気的に接続される。この場合、隣り合うカプラアレー要素Q1−Q2、Q2−Q3、Q3−Q4で見た第1の端子11−11の間の端子ピッチPAが、第1の回路素子Aの出力端子の間の端子ピッチP1に対応する。端子ピッチPA及び端子ピッチP1は、互いに、ほぼ等しくすることが好ましい。こうすることにより、配線長を最短とし、占有面積を最小とすることができるからである。
【0103】
また、カプラアレーCAにおいて、カプラ要素Q1〜Q4のそれぞれは、第2の端子12が出力端子を構成する。第2の端子12は、マザーボード70上に形成された直線状の導体配線75〜8を介して、第2の回路素子Bの入力端子に電気的に接続される。隣り合うカプラアレー要素Q1−Q2、Q2−Q3、Q3−Q4の間における第2の端子12−12の間の端子ピッチPAが、第2の回路素子Bの隣り合う入力端子間の端子ピッチP2に対応する。端子ピッチPA及び端子ピッチP2は、互いにほぼ等しくすることが好ましい。こうすることにより、配線長を最短とし、占有面積を最小とすることができるからである。
【0104】
更に、カプラアレーCAは、第3の端子21が結合出力端子を構成し、第3の端子21が、マザーボード70上に形成された直線状の導体配線79〜82を介して、第1の回路素子Cの結合端子に電気的に接続される。この場合、隣り合うカプラアレー要素Q1−Q2、Q2−Q3、Q3−Q4の間における第3の端子21−21の間の端子ピッチPBが、第3の回路素子Cの隣り合う入力端子間の端子ピッチP3に対応する。端子ピッチPB及び端子ピッチP3は、互いにほぼ等しくすることが好ましい。こうすることにより、配線長を最短とし、占有面積を最小とすることができるからである。
【0105】
上記構造によれば、カプラアレーCAを、マザーボード70の上に載せ、はんだ付けなどの手段によって固定するという簡単な作業によって、カプラアレーCAをマザーボード70の上に取り付けることができる。
【0106】
図30は第6の態様に係る高速データ転送回路基板に用いられるカプラアレーの他の例を示す透視斜視図である。図において、図27に現れた構成部分と同一の構成部分には同一の参照符号を付し、重複説明は省略する。図示されたカプラアレーの特徴は、接地電極63を含むことである。この接地電極63は、カプラ要素Q1〜Q4の間に配置されている。接地電極63は、カプラ間の干渉を防ぐのに十分短いピッチ(例えば、100μm)で並べる。このような構造によれば、カプラ相互間の干渉を接地電極63によって遮断し得る。図示の接地電極63は、誘電体基体3を厚み方向に通るビアホール導体であり、その多数個が互いに間隔を隔てて配置されている。
【0107】
図31は、第6の態様に係る高速データ転送回路基板に用いられるカプラアレーの他の例を示す透視斜視図、図32は図31に示したカプラアレーの平面分解図である。図示のカプラアレーは、複数のカプラ要素Q1〜Q4を含む。複数のカプラ要素Q1〜Q4は、誘電体基体3を共通にする。図示のカプラ要素Q1〜Q4は、図15、図16、図23〜図26の何れかに図示された構造を有し、所定の間隔で横方向に配列されている。カプラ要素Q1〜Q4の間には、接地電極63が配置されている。
【0108】
図33は図31、図32に示したカプラアレーをマザーボード70に搭載してデータ転送回路基板を構成する様子を示す図である。実質的には、図28及び図29に示したデータ転送回路基板と異なるところはないので、詳細についてはこれらの図及びその説明を参照することとし、重複説明は省略する。
【0109】
図34は、第6の態様に係る高速データ転送回路基板に用いられるカプラアレーの他の例を示す平面図、図35は図34に示したカプラアレーの平面分解図、図36は図34の36−36線に沿った断面図、図37は図34の37−37線に沿った断面図である。この実施例では、カプラ要素Q1、Q2を横方向に併設するとともに、カプラ要素Q3、Q4を、接地電極64を介して、カプラ要素Q1、Q2の下側に縦方向に重ねたものである。
【0110】
上下方向に重なるカプラ要素Q1、Q3は、誘電体基体3の一辺側で、カプラ要素Q1の第1の端子11、カプラ要素Q1の第3の端子21、カプラ要素Q3の第1の端子11、カプラ要素Q3の第3の端子21が、間隔を隔てて順次に並び、その反対側では、カプラ要素Q1の第2の端子12、カプラ要素Q1の第4の端子22、カプラ要素Q3の第2の端子12、カプラ要素Q3の第4の端子24が、間隔を隔てて順次に並ぶ。
【0111】
上下方向に重なるカプラ要素Q2、Q4は、誘電体基体3の一辺側で、カプラ要素Q2の第1の端子11、カプラ要素Q2の第3の端子21、カプラ要素Q4の第1の端子11、カプラ要素Q4の第3の端子21が、間隔を隔てて順次に並び、その反対側では、カプラ要素Q2の第2の端子12、カプラ要素Q1の第4の端子22、カプラ要素Q4の第2の端子12、カプラ要素Q4の第4の端子24が、間隔を隔てて順次に並ぶ。
【0112】
この実施例によれば、平面積の小さい小型のカプラアレーを得ることができる。図示はされていないが、カプラ要素Q1、Q3の組と、カプラ要素Q2、Q4の組との間に、ビアホール導体による接地電極を設けることができる。
【0113】
【発明の効果】
以上述べたように、本発明によれば、高速データ転送システム全体の小形化、高性能化及び低価格化等を実現し得る小形、かつ、高性能なデータ転送回路基板を提供することができる。
【図面の簡単な説明】
【図1】第1の態様に係るデータ転送回路基板に用いられるカプラの透視斜視図である。
【図2】図1に示したカプラの透視平面図である。
【図3】図1の3−3線に沿った断面図である。
【図4】図1の4−4線に沿った断面図である。
【図5】図1の5−5線に沿った断面図である。
【図6】図1〜図5に示したカプラを用いた第1の態様に係るデータ転送回路基板を示す図である。
【図7】図6に示したデータ転送回路基板において、1個のカプラの接続構造を抽出して示す分解斜視図である。
【図8】第1の態様に係るデータ転送回路基板に用いられるカプラの他の実施例を示す斜視図である。
【図9】図8に示したカプラの導体線路配置を示す透視平面図である。
【図10】図8の10−10線に沿った断面である。
【図11】図8の11−11線に沿った断面である。
【図12】図8の12−12線に沿った断面である。
【図13】第1の態様に係るデータ転送回路基板に用いられるカプラの他の実施例を示す斜視図である。
【図14】図13の14−14線に沿った断面である。
【図15】第2の態様に係るデータ転送回路基板に用いられるカプラの透視斜視図である。
【図16】図15の16−16線に沿った断面図である。
【図17】図15及び図16に示したカプラの反射特性を、比較例のそれと比較して示す図である。
【図18】図15及び図16に示したカプラの結合出力特性を、比較例のそれと比較して示す図である。
【図19】図15及び図16に示したカプラの結合出力特性を、比較例のそれと比較して示す図である。
【図20】図17〜図19のデータを得るに当たって比較に供されたカプラ(比較例)の平面図である。
【図21】図20の21−21線に沿った断面図である。
【図22】第2の態様に係るデータ転送回路基板の構成を示す平面図である。
【図23】第2の態様に係るデータ転送回路基板に用いられるカプラの他の例を示す断面図である。
【図24】第2の態様に係るデータ転送回路基板に用いられるカプラの他の例を示す断面図である。
【図25】第3の態様に係るデータ転送回路基板に用いられるカプラの断面図である。
【図26】第5の態様に係るデータ転送回路基板に用いられるカプラの例を示す一部拡大図である。
【図27】第6の態様に係るデータ転送回路基板に用いられるカプラアレーの透視斜視図である。
【図28】図27に図示したカプラアレーを用いたデータ転送回路基板を示す図である。
【図29】カプラアレーを用いたデータ転送回路基板の構成を示す平面図である。
【図30】第6の態様に係るデータ転送回路基板に用いられるカプラアレーの他の例を示す透視斜視図である。
【図31】第6の態様に係るデータ転送回路基板に用いられるカプラアレーの他の例を示す透視斜視図である。
【図32】図31に示したカプラアレーの平面分解図である。
【図33】図31、図32に示したカプラアレーをマザーボードに搭載してデータ転送回路基板を構成する様子を示す図である。
【図34】第6の態様に係るデータ転送回路基板に用いられるカプラアレーの他の例を示す平面図である。
【図35】図34に示したカプラアレーの平面分解図である。
【図36】図34の36−36線に沿った断面図である。
【図37】図34の37−37線に沿った断面図である。
【符号の説明】
1 第1の導体線路
2 第2の導体線路
11 第1の端子
12 第2の端子
21 第3の端子
22 第4の端子
Claims (15)
- 第1の回路素子と、第2の回路素子と、複数のカプラと、マザーボードとを含む高速データ転送回路基板であって、
前記第1の回路素子及び前記第2の回路素子は、間隔を隔てて前記マザーボードの上に搭載されており、
前記カプラのそれぞれは、前記第1の回路素子と第2の回路素子との間に配置され、前記マザーボード上に形成された導体配線により、両者に電気的に接続されており、
前記カプラは、誘電体基体と、第1の導体線路と、第2の導体線路とを含んでおり、
前記第1の導体線路及び前記第2の導体線路は、前記誘電体基体の内部に埋設され、前記誘電体基体による誘電体層を介して互いに対向しており、
前記第1の導体線路は、一端が、前記誘電体基体に設けられた第1の端子に電気的に導通し、他端が、前記第1の端子とは反対側に設けられた第2の端子に電気的に導通しており、
前記第2の導体線路は、一端が、前記第1の端子の位置する側に設けられた第3の端子に電気的に導通し、他端が、前記第2の端子の位置する側に設けられた第4の端子に電気的に導通している
高速データ転送回路基板。 - 第1の回路素子と、第2の回路素子と、複数のカプラと、マザーボードとを含む高速データ転送回路基板であって、
前記第1の回路素子及び前記第2の回路素子は、間隔を隔てて前記マザーボードの上に搭載されており、
前記カプラのそれぞれは、前記第1の回路素子と第2の回路素子との間に配置され、前記マザーボード上に形成された導体配線により、両者に電気的に接続されており、
前記カプラは、誘電体基体と、第1の導体線路と、第2の導体線路とを含んでおり、
前記第1の導体線路及び前記第2の導体線路は、ミアンダパターンを有し、前記誘電体基体の内部に埋設され、前記誘電体基体による誘電体層を介して互いに対向している
高速データ転送回路基板。 - 第1の回路素子と、第2の回路素子と、複数のカプラと、マザーボードとを含む高速データ転送回路基板であって、
前記第1の回路素子及び前記第2の回路素子は、間隔を隔てて前記マザーボードの上に搭載されており、
前記カプラのそれぞれは、前記第1の回路素子と第2の回路素子との間に配置され、前記マザーボード上に形成された導体配線により、両者に電気的に接続されており、
前記カプラは、誘電体基体と、第1の導体線路と、第2の導体線路とを含んでおり、
前記第1の導体線路及び前記第2の導体線路は、前記誘電体基体の内部に埋設され、前記誘電体基体による誘電体層を介して対向しており、
前記第1の導体線路及び前記第2の導体線路の間の前記誘電体層は、比誘電率が前記誘電体基体を構成する他の誘電体層の比誘電率とは異なる
高速データ転送回路基板。 - 第1の回路素子と、第2の回路素子と、複数のカプラと、マザーボードとを含む高速データ転送回路基板であって、
前記第1の回路素子及び前記第2の回路素子は、間隔を隔てて前記マザーボードの上に搭載されており、
前記カプラのそれぞれは、前記第1の回路素子と第2の回路素子との間に配置され、前記マザーボード上に形成された導体配線により、両者に電気的に接続されており、
前記カプラは、誘電体基体と、第1の導体線路と、第2の導体線路とを含んでおり、
前記第1の導体線路及び前記第2の導体線路は、前記誘電体基体の内部に埋設され、前記誘電体基体による誘電体層を介して対向しており、
前記第1の導体線路は、主線路を構成するものであって、導体幅が前記第2の導体線路の導体幅とは異なる
高速データ転送回路基板。 - 第1の回路素子と、第2の回路素子と、複数のカプラと、マザーボードとを含む高速データ転送回路基板であって、
前記第1の回路素子及び前記第2の回路素子は、間隔を隔てて前記マザーボードの上に搭載されており、
前記カプラのそれぞれは、前記第1の回路素子と第2の回路素子との間に配置され、前記マザーボード上に形成された導体配線により、両者に電気的に接続されており、
前記カプラは、誘電体基体と、第1の導体線路と、第2の導体線路とを含んでおり、
前記第1の導体線路及び前記第2の導体線路は、前記誘電体基体の内部に埋設され、前記誘電体基体による誘電体層を介して対向しており、
前記第1の導体線路は、その両端が接続される第1の端子と、第2の端子との間にインピーダンスマッチング手段を有する
高速データ転送回路基板。 - 第1の回路素子と、第2の回路素子と、複数のカプラと、マザーボードとを含む高速データ転送回路基板であって、
前記第1の回路素子及び前記第2の回路素子は、間隔を隔てて前記マザーボードの上に搭載されており、
前記カプラのそれぞれは、前記第1の回路素子と第2の回路素子との間に配置され、前記マザーボード上に形成された導体配線により、両者に電気的に接続されており、
前記カプラは、誘電体基体と、第1の導体線路と、第2の導体線路とを含んでおり、
前記第1の導体線路及び前記第2の導体線路は、前記誘電体基体の内部に埋設され、前記誘電体基体による誘電体層を介して対向しており、
前記第2の導体線路は、その両端が接続される第3の端子と、第4の端子との間にインピーダンスマッチング手段を有する
高速データ転送回路基板。 - 請求項1乃至6の何れかに記載された高速データ転送回路基板であって、前記第1の導体線路及び前記第2の導体線路は、使用する周波数帯域の中心周波数の波長をλとして、対向する部分の長さが、ほぼ(λ/4)を満たすように設定されている高速データ転送回路基板。
- 請求項1乃至6の何れかに記載された高速データ転送回路基板であって、前記カプラは、前記誘電体基板を共通にし、カプラアレーを構成する高速データ転送回路基板。
- 請求項8に記載された高速データ転送回路基板であって、前記カプラは、横方向に配列されている高速データ転送回路基板。
- 請求項8に記載された高速データ転送回路基板であって、前記カプラは、縦方向に配列されている高速データ転送回路基板。
- 請求項8乃至10の何れかに記載された高速データ転送回路基板であって、シールド電極を含み、前記シールド電極は、前記カプラの間に配置されている高速データ転送回路基板。
- 請求項8乃至11の何れかに記載された高速データ転送回路基板であって、前記シールド電極は、前記誘電体基体を厚み方向に通る導体でなる高速データ転送回路基板。
- 請求項1乃至12の何れかに記載された高速データ転送回路基板であって、
前記カプラは、前記第1の導体配線の一端が接続される第1の端子が入力端子を構成し、前記第1の端子が、前記マザーボード上に形成された直線状の導体配線を介して、前記第1の回路素子の出力端子に電気的に接続されるものであり、
隣り合うカプラで見た前記第1の端子の間の端子ピッチが、前記第1の回路素子の出力端子の間の端子ピッチに対応する
高速データ転送回路基板。 - 請求項1乃至13の何れかに記載された高速データ転送回路基板であって、
前記カプラは、前記第1の導体配線の他端が接続される第2の端子が出力端子を構成し、前記第2の端子が、前記マザーボード上に形成された直線状の導体配線を介して、前記第2の回路素子の入力端子に電気的に接続されるものであり、
隣り合うカプラの間における前記第2の端子の間の端子ピッチが、前記第2の回路素子の隣り合う入力端子の間の端子ピッチに対応する
高速データ転送回路基板。 - 請求項1乃至14の何れかに記載された高速データ転送回路基板であって、
前記カプラは、前記第2の導体配線の一端を構成する第3の端子が、結合出力端子を構成し、前記第3の端子が、前記マザーボード上に形成された直線状の導体配線を介して、前記第1の回路素子の入力端子に電気的に接続されており、
隣り合うカプラの間における前記第3の端子の間の端子ピッチが、第3の回路素子の隣り合う入力端子の間の端子ピッチに対応する
高速データ転送回路基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003185483A JP2005018627A (ja) | 2003-06-27 | 2003-06-27 | データ転送回路基板 |
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JP2003185483A JP2005018627A (ja) | 2003-06-27 | 2003-06-27 | データ転送回路基板 |
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JP (1) | JP2005018627A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009225037A (ja) * | 2008-03-14 | 2009-10-01 | Toshiba Corp | 方向性結合器 |
JP2015162729A (ja) * | 2014-02-26 | 2015-09-07 | 京セラ株式会社 | 方向性結合器および高周波モジュール |
CN115275554A (zh) * | 2021-04-29 | 2022-11-01 | 中国电子科技集团公司第三十六研究所 | 一种3dB定向耦合器 |
-
2003
- 2003-06-27 JP JP2003185483A patent/JP2005018627A/ja not_active Withdrawn
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
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