KR100309656B1 - 칩형트랜스 - Google Patents

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KR100309656B1
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무라따 미치히로
가부시끼가이샤 무라따 세이사꾸쇼
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Abstract

칩형 트랜스로서의 발룬 트랜스(10)는 적층체(12)를 포함하고, 적층체(12)는 적층되는 제1 ∼ 제5의 유전체기판(14a) ∼ (14e)를 포함한다.
제1의 유전체기판(14a) 및 제5의 유전체기판(14e)의 일방 주면에는 어스전극(16) 및 (30)이 각각 형성된다. 제2의 유전체기판(14b)의 일방 주면에는 접속전극(20)이 형성된다.
제3의 유전체기판(14c)의 일방 주면에는 제1의 스트립라인(22)이 형성된다. 제1의 스트립라인(22)은 나선상의 제1 및 제2의 부분(24a) 및 (24b) 으로서 된다. 제4의 유전체기판(14d)의 일방 주면에는 나선상의 제2및 제3의 스트립라인(26) 및 (28)이 형성된다.
제2 및 제3의 스트립라인(26) 및 (28)은 제1의 스트립라인(22)의 제1 및 제2의 부분(24a) 및 (24b)에 각각 전자 결합한다.

Description

칩형 트랜스
(발명의 배경)
이 발명은 칩형 트랜스(chip type transformer)에 관한 것으로, 특히 예컨대 UHF 대(帶) 이상의 고주파 회로에서의 전송선로의 임피던스를 변환하기 위한 임피던스 변환기나 평형전송선로(平衡傳送線路)의 신호 및 불평형전송선로의 신호를 서로 변환하기 위한 신호변환기 내지 위상변환기 등의 발룬(balun) 트랜스로서 쓰이는 칩형 트랜스에 관한 것이다.
(선행기술의 설명)
발룬 트랜스(balun transformer)란, 예컨대 평형전송선로(밸런스 전송선로)의 신호 및 불편형전송선로(언밸런스 전송선로)의 신호를 서로 변환하기 위한 것이며, 발룬(balun)이란 밸런스-언밸런스(balance-unbalance)의 약칭이다.
평형전송선로란 제11도에 나타내는 것 같이 쌍을 이루는 2개의 신호 선로를 포함하고, 신호를 두신호 노선간의 전위차(電位差)로서 전반(傳搬:propagation))하는 것을 말한다.
평형전송선로에서는 외래 노이즈가 2개의 신호 선로에 동등하게 영향을 미치기 때문에 외래 노이즈가 상쇄되어 외래 노이즈의 영향을 받기 어렵다는 이점이 있다.
또 아날로그 IC 내부의 회로는 차동증폭기(差動增幅器)로 구성되기 때문에 아날로그 IC의 신호용의 입출력 단자도 신호를 2개의 단자간의 전위차로서 입력 또는 출력하는 밸런스형인 것이 많다.
여기에 대해서, 불평형전송선로란 제12도에 나타내는것 같이 신호를 어스(earth)전위(제로전위)에 대한 하나의 전송선로의 전위로서 전반하는 것을 말하고, 예컨대 동축(同軸)선로나 기판상의 신호선로(마이크로 스트립라인)가 이것에 상당한다.
제13도는 이 발명의 배경이 되고 또 이 발명이 적용되는 발룬 트랜스의 일예를 나타내는 도해도이다.
발룬 트랜스(1)는 3개의 입출력 단자(2a),(2b) 및 (2c)를 갖는다. 이 발룬 트랜스(1)를 써서 불평형전송선로의 신호 및 평형전송선로의 신호를 서로 변환하기 위해서는, 예컨대 하나의 입출력 단자(2a)에 불평형전송선로가 접속되고 다른 2개의 입출력 단자(2b) 및 (2c)에 평형전송선로의 2개의 신호 선로가 각각 접속된다.
그리고 발룬 트랜스(1)에 의해 불평형전송선로의 신호가 평형전송선로의 2개의 신호 선로간에 꺼내지고 또는 평형전송선로의 2개의 신호 선로간의 신호가 불평형전송선로에 꺼내진다.
제14도는 코어를 쓴 종래의 발룬 트랜스의 일예를 나타내는 사시도이다. 제14도에 나타내는 발룬 트랜스(1)는 8자상의 코어(3)를 포함하고, 코어(3)에는 3개의 코일(4a),(4b) 및 (4c)가 한 덩어리로 감긴다.
그리고 그들의 코일(4a),(4b) 및 (4c)의 일단은 입출력 단자(2a), (2b) 및 (2c)에 각각 접속되고, 그들의 코일(4a),(4b) 및 (4c)의 타단은 접지(接地)된다. 따라서 제14도에 나타내는 발룬 트랜스(1)는 제15도에 나타내는 등가회로를 갖는다.
그러나 제14도에 나타내는 발룬 트랜스(1)에서는 그 주파수 특성을 제16도에 나타내는 것 같이, 예컨대 UHF 대 이상의 고주파 대역에서는 변환 손실이 크고 또 소형화에도 한계가 있었다.
그래서 그와 같은 대역에서는 동축구조의 발룬 트랜스가 쓰인다. 제17도는 동축구조의 종래의 발룬 트랜스의 일예를 나타내는 도해도이다. 제17도에 나타내는 발룬 트랜스(1)는 중심전극(5)을 포함한다.
중심전극(5)의 일단에는 하나의 입출력 단자(2a)가 접속된다. 또 중심전극(5)의 타단은 개방돼 있다.
중심전극(5)의 주위에는 2개의 내부전극(6a) 및 (6b)이 중심전극(5)과 전자결합 하도록 설치된다. 2개의 내부전극(6a) 및 (6b)의 대향하는 안쪽의 단부는 인출선(7a) 및 (7b)를 거쳐서, 다른 2개 입출력 단자(2b) 및 (2c)에 각각 접속된다.
또한 2개의 내부전극(6a) 및 (6b)의 주위에는 유전체를 끼고 어스전극(8)이 설치된다. 어스전극(8)의 양단은 내부전극(6a) 및 (6b)의 바깥쪽의 단부에 접속된다. 따라서 제17도에 나타내는 발룬 트랜스(1)는 개략도(18)에 나타내는 등가회로를 갖는다.
그러나, 제17도에 나타내는 발룬 트랜스(1)에서는 각 구성요소의 치수 정밀도(精密度)가 특성을 좌우하기 때문에, 예컨대 이동무선기(移動無線機) 등과 같이 소형화가 요구되는 회로 설계에의 응용은 곤란하다.
(발명의 요약)
그러므로 이 발명의 주된 목적은, 발룬 트랜스에 쓰이고 소형화를 도모할 수 있는 칩형 트랜스를 제공하는 것에 있다.
이 발명은 유전체기판(誘電體基板)과, 유전체기판의 일방 주면에 사행(蛇行)하거나 또는 소용돌이 모양으로 형성되는 제1의 스트립라인과, 유전체기판의 타방 주면에 사행하거나 또는 소용돌이 모양으로 형성되어, 제1의 스트립라인의 일부분에 전자(電磁) 결합하는 제2의 스트립라인과, 유전체기판의 타방 주면에 사행하거나 또는 소용돌이 모양으로 형성되어, 제1의 스트립라인의 다른 부분에 전자 결합하는 제3의 스트립 라인을 포함하는 칩형 트랜스이다.
제1의 스트립라인과 제2의 스트립라인 및 제3의 스트립라인이 유전체기판의 일방 주면과 타방 주면에 적층적으로 형성되기 때문에, 그들의 스트립라인을 형성하기 위해 커다란 면적의 유전체기판이 필요치 않다.
또한 제1의 스트립라인, 제2의 스트립라인 및 제3의 스트립라인이 각각 사행하거나 또는 소용돌이 모양으로 형성되기 때문에 각각의 스트립라인이 한 방향으로 길어지지 않는다. 그래서 칩형 트랜스의 소형화를 도모할 수가 있다.
또 이 칩형 트랜스를 발룬 트랜스로서 쓰기 위해서는, 제1의 스트립라인에 불평형전송선로가 접속되고, 제2의 스트립라인 및 제3의 스트립라인에 평형전송선로의 2개의 신호 선로가 각각 접속된다. 그리고 이 칩형트랜스에 의해 불평형전송선로신호가 평형전송선로의 2개의 신호 선로간에 꺼내지고 또는 평형전송선로의 2개의 신호 선로간의 신호가 불평형전송선로에 꺼내진다.
이 발명에 의하면 발룬 트랜스에 쓰이고 소형화를 도모할 수 있는 칩형 트랜스가 얻어진다.
이 발명의 상술의 목적, 기타의 목적, 특징, 국면 및 이점은 도면을 참조하여 하는 아래의 실시예의 상세한 설명에서 한층 명백하게 될 것이다.
(바람직한 태양의 설명)
제1도는 이 발명의 일실시예를 나타내는 사시도이다. 칩형 트랜스로서의 발룬 트랜스(10)는 적층체(12)를 포함하고, 적층체(12)는 적층되는 제1, 제2, 제3, 제4 및 제5의 유전체기판(층) (14a),(14b),(14c),(14d) 및 (14e)을 포함한다.
제일 위의 제1의 유전체기판(14a)의 일방 주면에는 제1도 및 제2도에 나타내는 것 같은 그 거의 전면에 어스전극(16)이 형성된다. 어스전극(16)에서 제1의 유전체기판(14a)의 단부를 향하여, 4개의 인출단자(18a),(18b),(18c) 및 (18d)가 형성된다.
이때 2개의 인출단자(18a) 및 (18b)는 제1의 유전체기판(14a)의 일단쪽으로 향하여 형성되고, 서로 간격을 두고 형성된다. 다른 2개의 인출단자(18c) 및 (18d)는 제1의 유전체기판(14a)의 타단쪽을 향하여 형성되고, 서로 간격을 두고 형성된다.
위에서 두번째의 제2의 유전체기판(14b)의 일방 주면에는 제2도에 나타내는 것 같이 그 거의 중앙에서 타단쪽을 향하여 접속전극(接續電極)(20)이 형성된다.
위에서 세번째의 제3의 유전체기판(14c)의 일방 주면에는 λ/2의 제1의 스트립라인(22)이 형성된다. 이 제1의 스트립라인(22)은 폭이 좁은 소용돌이 모양의 제1의 부분(24a)와 소용돌이 모양의 제2의 부분(24b)으로 이루어진다.
제1의 부분(24a) 및 제2의 부분(24b)은 서로 간격을 두고 같은 길이로 형성된다. 또 제1의 부분(24a)의 바깥쪽의 부분과 제2의 부분(24b)의 바깥쪽의 부분과는 일련으로 형성되어 접속된다. 또한 제1의 부분(24a)의 안쪽의 선단은 제2의 유전체기판(14b)에 형성한 비어홀(15a)를 거쳐서 접속전극(20)의 일단에 접속되고 제2의 부분(24b)의 안쪽의 선단은 개방된다.
위에서 네번째의 제4의 유전체기판(14d)의 일방 주면에는 제1의 스트립라인(22)의 길이의 2분의 1의 길이의 λ/4의 소용돌이 모양의 제2의 스트립라인(26)과 제2의 스트립라인(26)의 길이와 같은 길이의 λ/4의 소용돌이 모양의 제3의 스트립라인(28)이 간격을 두고 형성된다.
이때, 제2의 스트립라인(26)은 제3의 유전체기판(14c)를 끼고 제1의 스트립라인(22)의 제1의 부분(24a)에 대향하도록 형성된다. 따라서 제2의 스트립라인(26)은 제1의 스트립라인(22)의 제1의 부분(24a)과 전자 결합한다. 곧, 제1의 스트립라인(22)의 제1의 부분(24a) 및 제2의 스트립라인(26)에서 결합기(結合器)가 구성된다.
또, 제3의 스트립라인(28)은 제3의 유전체기판(14c)를 끼고, 제1의 스트립라인(22)의 제2의 부분(24b)에 대향하도록 형성된다. 따라서 제3의 스트립라인(28)은 제1의 스트립라인(22)의 제2의 부분(24b)과 전자 결합한다. 곧 제1의 스트립라인(22)의 제2의 부분(24b) 및 제3의 스트립라인 (28)에서 결합기가 구성된다.
또한, 제2의 스트립라인(26)의 바깥쪽의 일단 및 제3의 스트립라인(28)의 바깥쪽의 일단은 제4의 유전체기판(14d)의 일단쪽을 향하여 형성된다.
제일 아래의 제5의 유전체기판(14e)의 일방 주면에는 그 거의 전면에 어스전극(30)이 형성된다. 어스전극(30)에서 제5의 유전체기판(14e)의 단부를 향하여 4개의 인출단자(32a),(32b),(32c) 및 (32d)가 형성된다.
2개의 인출단자(32a) 및 (32b)는 제5의 유전체기판(14e)의 일단쪽을 향하여 형성되고 서로 간격을 두고 형성된다. 다른 2개의 인출단자(32c) 및 (32d)는 제5의 유전체기판(14e)의 타단쪽을 향하여 형성되고 서로 간격을 두고 형성된다.
또, 이 어스전극(30)은 제4의 유전체기판(14d)에 형성한 비어홀(15b) 및 (15c)을 거쳐서 제2의 스트립라인(26)의 안쪽의 타단 및 제3의 스트립라인(28)의 안쪽의 타단이 각각 접속된다.
이 적층체(12)의 측면에는 특히 제1도에 나타내는 것 같이, 8개의 외부전극(34a),(34b),(34c),(34d),(34e),(34f),(34g) 및 (34h)이 형성된다. 이들의 외부전극중 4개의 외부전극(34a) ∼ (34d)은 적층체(12)의 일단쪽에 형성되고 다른 4개의 외부전극(34e) ∼ (34h)은 적층체(12)의 타단쪽에 형성된다.
외부전극(34a),(34d),(34e) 및 (34h)은 어스전극(16)의 인출단자(18a),(18b), (18c) 및 (18d)에 각각 접속된다. 동시에 외부전극 (34a),(34d),(34e) 및 (34h)은 어스전극(30)의 인출단자(32a),(32b),(32c) 및 (32d)에 각각 접속된다. 따라서 이들의 외부전극(34a),(34d),(34e) 및 (34h)은 어스단자로서 쓰인다.
또, 외부전극(34b)은 제2의 스트립라인(26)의 일단에 접속되고 외부전극(34c)은 제3의 스트립라인(28)의 일단에 접속되고 외부전극(34f)은 제1의 스트립라인(22)에 접속되는 접속전극(20)의 타단에 접속된다. 이들의 외부전극(34b),(34c)및 (34f)는 각각 입출력 단자로서 쓰인다.
따라서, 이 발룬 트랜스(10)는 제3도에 나타내는 등가회로를 갖는다.
이 발룬 트랜스(10)에서는 제1의 스트립라인(22)과 제2의 스트립라인(26) 및 제3의 스트립라인(28)이 제3의 유전체기판(14c)의 일방 주면과 타방 주면에 적충적으로 형성되기 때문에 그들의 스트립라인을 형성하기 위해 커다란 면적의 유전체기판이 필요치 않다.
또한, 이 발룬 트랜스(10)에서는 제1의 스트립라인(22), 제2의 스트립라인(26) 및 제3의 스트립라인(28)이 각각 소용돌이 모양으로 형성되기 때문에 각각의 스트립라인이 한방향으로 길게 되지 않는다. 그래서 이 발룬 트랜스(10)의 소형화를 도모할 수 있다.
또, 이 발룬 트랜스(10)에서는 불평형전송선로의 신호 및 평행전송선로의 신호를 서로 변환하기 위해서는 외부전극(34f) 등을 거쳐서, 제1의 스트립라인(22)에 불평형전송선로가 접속되고, 외부전극(34b) 및 (34c)을 거쳐서 제2의 스트립라인(26) 및 제3의 스트립라인(28)에 평형전송선로의 2개의 신호가 각각 접속된다.
그리고, 이 칩형 트랜스(10)에 의해 불평형전송선로의 신호가 평형전송선로의 2개의 신호 선로간에 꺼내지고 또는 평형전송선로 2개의 신호 선로간의 신호가 평형전송선로에 꺼내진다.
예컨대, 이 발룬 트랜스(10)는 제4도에 나타내는 것 같이 아날로그 고주파용 IC의 2개의 출력단자의 신호를 불평형전송선로에 꺼내기 위해 쓰이든지, 제5도에 나타내는 것 같이 밸런스형 전력 증폭기에서 2개의 증폭기의 입력쪽 및 출력쪽에 각각 쓰이든지, 제6도에 나타내는 것 같이 "더블밸런스드믹서"에서 180도 위상변환기로서 쓰이든지 한다.
또한, 이 발룬 트랜스(10)에서는 유전체기판간의 스트립라인 및 전극이 비어홀을 거쳐서 접촉되고, 또한 적층체(12)의 표면의 외부전극이 단자로서 쓰이므로 다른 전기회로 등의 전기적 정합성(整合性)이 양호하다.
또, 이 발룬 트랜스(10)에서는 적층체(12)의 상면에 어스전극(16)이 형성돼 있으므로 실드효과를 갖는다. 또, 이 어스전극(16)은 발룬 트랜스(10)의 특성에 악영향을 미치지 않도록 하기 위하여 스트립라인에서 일정한 거리를 두고 형성되는 것이 바람직하다. 여기서, 일정한 거리는 어스전극과 스트립라인 사이의 유전체 기판의 두께에 해당한다.
또, 어스전극(16)은 반드시 적층체(12)의 상면에 노출돼 있을 필요는 없고, 다른 유전체기판(층)으로 일체로 덮여도 좋다.
또한, 이 발룬 트랜스(10)에서는 적층체(12)의 표면에 입출력 단자 및 어스단자로 되는 각각의 외부전극이 형성되 있기 때문에, 예컨대 프린트 기판에 표면실장(實裝)할 수가 있다.
또, 이 발룬 트랜스(10)에서는 유전체기판의 두께를 임의로 설정하는 것이 가능하고, 그 두께를 바꾸면 특성 임피던스가 변하므로 특성 임피던스의 자유도가 크다.
또, 유전체 기판의 재료로서는 수지 또는 세라믹 유전체의 어느 것을 써도 좋으나, 세라믹 유전체는 아래에 일예를 보이는 것 같이 유리에폭시 수지 등에 비하여 유전체 손실이 작고, 방열 효과가 뛰어나므로 유전체 기판의 재료로서 세라믹 유전체를 쓰면, 손실을 적게 할 수 있어 더욱 소형화를 도모할 수가 있다.
유리에폭시수지 tan δ = 0.02
세라믹유전체 tan δ = 0.0007
또, 유전체 기판의 재료로서 유전체 손실이 작은 세라믹 유전체나 유리에폭시 수지를 쓰고 또한 스트립라인 및 전극의 재료로서, 예컨대 구리와 같은 전도율이 높은 재료를 쓰면, 변환손실이 작은 발룬 트랜스를 얻을 수가 있다.
또 제1도에 나타내는 발룬 트랜스(10)는, 예컨대 복수개분(個分)의 어스전극(16) 등이 형성된 커다란 제1의 유전체기판(14a)과 복수개분의 접속전극(20)이 형성된 커다란 제2의 유전체기판(14b)과 복수개분의 제1의 스트립라인(22)이 형성된 커다란 제3의 유전체기판(14c)과 복수개분의 제1및 제2의 스트립라인(26) 및 (28)이 형성된 커다란 제4의 유전체기판(14d)과 복수개분의 어스전극(30) 등이 형성된 커다란 제5의 유전체기판(14e)을 적층하여 어미(母) 적층체로 하고, 그것을 개개의 적층체(12)로 절단하는 것에 의해 양산이 가능하다.
제7도는 이 발명의 다른 실시예를 나타내는 사시도이며, 제8도는 제7도에 나타내는 실시예의 적층체의 분해 사시도이다. 제7도에 나타내는 실시예는 제1도에 나타내는 실시예와 비교하여 적층체(12)의 제일 위의 제1의 유전체기판(14a)의 일방 주면에 어스전극이 형성돼 있지 않다.
또 제7도에 나타내는 실시예에서는 접속전극(20)이 비스듬히 형성되고, 접속전극(20)의 타단이 외부전극(34f)에 접속된다. 따라서, 제7도에 나타내는 실시예는 제9도에 나타내는 등가회로를 갖는다.
또한, 제7도에 나타내는 실시예에서는 제1의 스트립라인(22)의 제1의 부분(24a)과 제2의 스트립라인(26)이 같은 길이로 형성되고, 제1의 스트립라인(22)의 제2의 부분(24b)과 제3의 스트립라인(28)이 같은 길이로 형성된다.
또, 제1의 스트립라인(22)의 제2의 부분(24b)은 제1의 스트립라인(22)의 제1의 부분(24a)의 1.08배의 길이로 형성되고, 제3의 스트립라인(28)은 제2의 스트립라인의 1.08배의 길이로 형성된다.
제7도에 나타내는 실시예에서는 제1도에 나타내는 실시예와 마찬가지로 소형화를 도모할 수가 있다.
또한, 제1도나 제7도에 나타내는 구조의 발룬 트랜스(10)에서는 제1의 스트립라인(22)의 제1의 부분(24a)과 제2의 부분(24b)과 제2의 스트립라인(26)과 제3의 스트립라인(28)과 같은 길이로 형성하면, 이상적으로는 평형전송선로가 접속되는 2개의 입출력 단자간, 곧 외부전극(34b) 및 (34c) 간에서의 신호의 위상차가 180도로 된다.
그런데, 그들을 같은 길이로 형성하여도 실제로는 외부전극(34b) 및 (34c) 간에서의 신호의 위상차가 180도로 되지 않는 때가 많다.
그리고 그 사이에서의 신호의 위상차가 180도로 되지 않으면, 외부전극(34b) 및 (34c)에 접속되는 평형전송선로의 2개의 신호선로에서의 노이즈가 효율좋게 상쇄되지 않는다.
그것에 대하여 제7도에 나타내는 실시예에서는 제1의 스트립라인(22)의 제1의 부분(24a)과 제2의 스트립라인(26)을 같은 길이로 형성하고, 제1의 스트립라인(22)의 제2의 부분(24b)과 제3의 스트립라인(28)을 같은 길이로 형성하고 또한 제1의 스트립라인(22)의 제1의 부분(24a) 및 제2의 스트립라인(26)과 제1의 스트립라인(22)의 제2의 부분(24b) 및 제3의 스트립라인(28)을 다른 길이로 형성하는 것에 의해, 평형전송선로가 접속되는 2개의 입출력 단자간, 곧 외부전극(34b) 및 (34c) 간에서의 신호의 위상차가 180도로 되도록 조정돼 있다.
따라서 제7도에 나타내는 실시예에서는 외부전극(34b) 및 (34c)에 접속되는평형전송선로의 2개의 신호 선로에서의 노이즈가 효율좋게 상쇄할 수가 있다.
또, 제7도에 나타내는 구조의 발룬 트랜스(10)에서 제1의 스트립라인(22)의 제1의 부분(24a)과 제2의 스트립라인(26)을 같은 길이로 형성하고, 제1의 스트립라인(22)의 제2의 부분(24b)과 제3의 스트립라인(28)과를 같은 길이로 형성했을 때, 제3의 스트립라인(28)의 길이 L3 및 제2의 스트립라인(26)의 길이 L2의 비 L3/L2(%)와 평형전송선로가 접속되는 2개의 입출력 단자간, 곧 외부전극(34b) 및 (34c) 간에서의 신호의 위상차(도)와의 관계를 제10도에 나타낸다.
이상의 각 실시예에서는 제1의 스트립라인(22)의 제1의 부분(24a)과 제2의 부분(24b)과 제2의 스트립라인(26)과 제3의 스트립라인(28)이 각각 특정의 길이로 형성돼 있으나, 특성을 조정할 때는 그들은 다른 길이로 형성돼도 좋다.
또, 상술의 각 실시예에서는 제1의 스트립라인(22)의 제1의 부분(24a) 및 제2의 부분(24b)과 제2의 스트립라인(26)과 제3의 스트립라인(28)이 각각 소용돌이 모양으로 형성돼 있으나, 이 발명에서는 그들의 스트립라인은 각각 사행하도록 형성돼도 좋다.
이와 같이 각각의 스트립라인을 사행하도록 형성하여도 각각의 스트립라인이 한방향으로 길게되지 않아 소형화를 도모할 수가 있다.
이 발명이 상세히 설명되고 도시되었으나, 그것은 단지 도해 및 일예로서 쓴 것이고, 한정이라고 해석되어서는 안된다는 것은 명백하며, 이 발명의 정신 및 범위는 첨부된 특허청구의 범위의 문언에 의해서만 한정된다.
제 1 도는 이 발명의 일실시예를 나타내는 사시도이다.
제 2 도는 제1도에 나타내는 실시예의 적층체의 분해 사시도이다.
제 3 도는 제1도에 나타내는 실시예의 등가회로도(等價回路圖)이다.
제 4 도는 제1도에 나타내는 실시예의 용도의 일예를 나타내는 회로도이다.
제 5 도는 제1도에 나타내는 실시예의 용도의 다른 예를 나타내는 회로도이다.
제 6 도는 제1도에 나타내는 실시예의 용도의 또다른 예를 나타내는 회로도이다.
제 7 도는 이 발명의 다른 실시예를 나타내는 사시도이다.
제 8 도는 제7도에 나타내는 실시예의 적충체의 분해 사시도이다.
제 9 도는 제7도에 나타내는 실시예의 등가회로도이다.
제 10 도는 제7도에 나타내는 칩형 트랜스에서 제3의 스트립라인의 길이 L3 및 제2의 스트립라인의 길이 L2의 비 L3/L2(%)와 평형전송선로(平衡傳送線路)가 접속되는 2개의 입출력 단자간의 위상차(도)와의 관계를 나타내는 그래프이다.
제 11 도는 평형전송선로의 일예를 나타내는 도해도이다.
제 12 도는 불평형전송선로(不平衛傳送線賂)의 일예를 나타내는 도해도이다.
제 13 도는 이 발명의 배경이 되고 또 이 발명이 적용되는 발룬(balun) 트랜스의 일예를 나타내는 도해도이다.
제 14 도는 코어를 쓴 종래의 발룬 트랜스의 일예를 나타내는 사시도이다.
제 15 도는 제14도에 나타내는 발룬 트랜스의 등가회로도 이다.
제 16 도는 제14도에 나타내는 발룬 트랜스의 주파수 특성을 나타내는 그래프이다.
제 17 도는 동축(同軸)구조의 종래의 발룬 트랜스의 일예를 나타내는 도해도이다.
제 18 도는 제17도에 나타내는 발룬 트랜스의 등가회로도 이다.

Claims (6)

  1. 유전체기판,
    상기 유전체기판의 일방 주면에 사행하거나 또는 소용돌이 모양으로 형성된 제1의 스트립라인,
    상기 유전체기판의 타방 주면에 사행하거나 또는 소용돌이 모양으로 형성되고, 상기 제1의 스트립라인의 일부분에 전자결합하는 제2의 스트립라인,
    상기 유전체기판의 상기 타방 주면에 사행하거나 또는 소용돌이 모양으로 형성되고, 상기 제1의 스트립라인의 다른 부분에 전자 결합하는 제3의 스트립라인, 및
    상기 제1의 스트립라인, 상기 제2의 스트립라인 및 상기 제3의 스트립라인에 접속되는 각각의 입출력단자를 포합하는 칩형 트랜스.
  2. 제 1 항에 있어서, 상기 제1의 스트립라인의 상기 일부분과 상기 제2의 스트립라인은 같은 길이로 형성되고,
    상기 제1의 스트립라인의 상기 다른 부분과 상기 제3의 스트립라인은 같은 길이로 형성되는 칩형 트랜스.
  3. 제 2 항에 있어서, 상기 제2의 스트립라인과 상기 제3의 스트립라인은 같은 길이로 형성되는 칩형 트랜스.
  4. 제 2 항에 있어서, 상기 제2의 스트립라인과 상기 제3의 스트립라인은 다른 길이로 형성되는 칩형 트랜스.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 다른 유전체기판을 사이에 두고 상기 제1의 스트립라인, 제2 스트립라인 및 제3의 스트립라인 중 어느 하나에 대향하는 어스전극을 더 포함하는 칩형 트랜스.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 제1의 스트립라인 및 상기 입출력단자를 접속하기 위한 접속전극을 더 포함하는 칩형 트랜스.
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