JPH03158002A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03158002A JPH03158002A JP1298037A JP29803789A JPH03158002A JP H03158002 A JPH03158002 A JP H03158002A JP 1298037 A JP1298037 A JP 1298037A JP 29803789 A JP29803789 A JP 29803789A JP H03158002 A JPH03158002 A JP H03158002A
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- JP
- Japan
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- wiring
- layer
- ground
- density
- ground layer
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 238000010030 laminating Methods 0.000 claims description 3
- 239000000758 substrate Substances 0.000 claims description 3
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 239000000919 ceramic Substances 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000007787 solid Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装１に関し、特にマイクロストリップ線
路を有する半導体装置に関する。
路を有する半導体装置に関する。
超ＬＳＩ用の多層化バーケッジにおいて、伝送特性の向
上が重要である。
上が重要である。
従来、例えばＰＧＡ （ビングリッドアレー）パッケー
ジにＬＳＩを実装するＬＳＩパッケージは、セラミック
基板上に形成された信号配線層及びグランド層及び電源
層を積層して形成されていた。
ジにＬＳＩを実装するＬＳＩパッケージは、セラミック
基板上に形成された信号配線層及びグランド層及び電源
層を積層して形成されていた。
ここで、グランド層及び電源層は連続パターン層いわゆ
るベタ層で形成され、また信号配線層は線幅の異る部分
を有していた。
るベタ層で形成され、また信号配線層は線幅の異る部分
を有していた。
従来の半導体装置のＬＳＩパッケージでは、ＩＣチップ
付近とチップ実装部分のピッチの違い、配線抵抗の低減
の理由からパッケージ内で信号配線の配線幅を変える必
要性があったが、配線幅を変えると信号配線とグランド
層または電源層の間に形成されたマイクロストリップ線
路の特性インピーダンスが異なってしまうので、特に超
高速ＬＳＩではインピーダンスの差による信号の反射が
起こり、特性が劣化するという大きな問題点を有してい
た。
付近とチップ実装部分のピッチの違い、配線抵抗の低減
の理由からパッケージ内で信号配線の配線幅を変える必
要性があったが、配線幅を変えると信号配線とグランド
層または電源層の間に形成されたマイクロストリップ線
路の特性インピーダンスが異なってしまうので、特に超
高速ＬＳＩではインピーダンスの差による信号の反射が
起こり、特性が劣化するという大きな問題点を有してい
た。
本発明の目的は、超高速信号の伝送特性の良い半導体装
置を提供することにある。
置を提供することにある。
本発明の半導体装置は、絶縁基板上にそれぞれ形成され
たグランド層と電源層、及び広幅部と狭幅部の異なった
幅を有する信号配線層とを所定の順に積層して形成され
たＬＳＩパッケージを含む半導体装置において、前記グ
ランド層または前記電源層の少なくとも１つが、前記信
号配線層の前記広幅部の及び狭幅部に対応して密度の粗
いメツシュ配線パターン及び密度の密なメツシュ配線パ
ターン領域を有して構成されている。
たグランド層と電源層、及び広幅部と狭幅部の異なった
幅を有する信号配線層とを所定の順に積層して形成され
たＬＳＩパッケージを含む半導体装置において、前記グ
ランド層または前記電源層の少なくとも１つが、前記信
号配線層の前記広幅部の及び狭幅部に対応して密度の粗
いメツシュ配線パターン及び密度の密なメツシュ配線パ
ターン領域を有して構成されている。
次に、本発明の実施例について図面を用いて説明する。
第１図（ａ）〜（Ｃ）は本発明の一実施例に使用してい
るＰＧＡまたはフラットパッケージの積層セラミック層
を除いて示した配線部分の一部の平面図、積層セラミッ
ク層を含んだＡ−Ａ’線及びＢ−Ｂ’線断面模式図であ
る。
るＰＧＡまたはフラットパッケージの積層セラミック層
を除いて示した配線部分の一部の平面図、積層セラミッ
ク層を含んだＡ−Ａ’線及びＢ−Ｂ’線断面模式図であ
る。
セラミックスパッケージは狭幅及び広幅信号配線層２−
．２ｗとセラミック層１とグランド層３とを順次重ねた
多層で成りたっている。
．２ｗとセラミック層１とグランド層３とを順次重ねた
多層で成りたっている。
またグランド層３にはメツシュ状の配線パターンが形成
されている。
されている。
従来例で説明したように、信号配線層の配線幅は狭幅信
号配線層２ｗと広幅信号配線層２Ｗとで異なっており、
それに対応してグランド層３の非導電部もｎとＮを有す
る配線密度の異なる密グランド配線領域３ｗ及び粗グラ
ンド配線領域３Ｗとその間の連続推移部を有している。
号配線層２ｗと広幅信号配線層２Ｗとで異なっており、
それに対応してグランド層３の非導電部もｎとＮを有す
る配線密度の異なる密グランド配線領域３ｗ及び粗グラ
ンド配線領域３Ｗとその間の連続推移部を有している。
信号配線層２とグランド層３の間に形成されるマイクロ
ストリップ線路の特性インピーダンス（Ｚｏ ）と図の
破線に示す配線間容ｉＣとの間には、 Ｚｏ ＝ （Ｌ／Ｃ） １／２ ＝ （ε）”２／（ｃ・Ｃ） ・・・（１）ここでＬは
インダクタンス、εは誘電率、Ｃは光速である。
ストリップ線路の特性インピーダンス（Ｚｏ ）と図の
破線に示す配線間容ｉＣとの間には、 Ｚｏ ＝ （Ｌ／Ｃ） １／２ ＝ （ε）”２／（ｃ・Ｃ） ・・・（１）ここでＬは
インダクタンス、εは誘電率、Ｃは光速である。
この式から配線間容量Ｃが等しければ特性インピーダン
スも等しくなることが分かる。
スも等しくなることが分かる。
本実施例では信号配線層２の幅ｗ、Ｗにより、グランド
層３は配線密度を変えた密グランド層３ｗと粗グランド
層３Ｗを有し、両配線間の容量が等しくなるようにして
いる。
層３は配線密度を変えた密グランド層３ｗと粗グランド
層３Ｗを有し、両配線間の容量が等しくなるようにして
いる。
そのことをより詳しく述べると、密グランド層３ｗに対
応する信号配線層２ｗの幅Ｗは信号配線層２ｗの幅Ｗの
１／２である。
応する信号配線層２ｗの幅Ｗは信号配線層２ｗの幅Ｗの
１／２である。
それに対して密グランド配線領域３ｗの配線密度は粗グ
ランド配線領域３ｗの配線密度の２倍にしである。
ランド配線領域３ｗの配線密度の２倍にしである。
このようにすればＡ−Ａ’部でもＢ−Ｂ’部でも配線間
の容量は等しくなり、よってマイクロストリップ線路の
特性インピーダンスも等しくなる。
の容量は等しくなり、よってマイクロストリップ線路の
特性インピーダンスも等しくなる。
従って本実施例に示したＰＧＡまたはフラットパッケー
ジでは配線幅がＷからＷに変化しても、信号反射のほと
んど無い高性能な伝送特性が得られることか分かる。
ジでは配線幅がＷからＷに変化しても、信号反射のほと
んど無い高性能な伝送特性が得られることか分かる。
ここで、グランド層の代りに電源層にメツシュ状配線パ
ターンを用いても同様の効果が得られる。
ターンを用いても同様の効果が得られる。
以上で述べたように本発明では、グランド層又は電源層
の少くとも一つに信号配線の幅に対応して密度の異るメ
ツシュ状配線層を設けたので、信号配線の配線幅が異な
ってもマイクトストリップ線路の特性イピーダンスが一
致した高性能な配線が形成されるため、配線の設計が容
易となるのみならず、配線抵抗を下げることができると
いう利点も有している。
の少くとも一つに信号配線の幅に対応して密度の異るメ
ツシュ状配線層を設けたので、信号配線の配線幅が異な
ってもマイクトストリップ線路の特性イピーダンスが一
致した高性能な配線が形成されるため、配線の設計が容
易となるのみならず、配線抵抗を下げることができると
いう利点も有している。
第１図（ａ）〜（ｃ）は本発明の一実施例の平面図、Ａ
−Ａ’線及びＢ−Ｂ’線断面模式図である。 １・・・積層セラミック層、２ｗ・・・広幅信号配線層
、２ｗ・・・狭幅信号配線層、３・・・グランド層、３
冑 ・・・粗グランド配線領域、 ３ｗ・・・密グランド配 線領域、 線層幅。 Ｗ・・・広い信号配線層幅、 Ｗ・・・狭い信号配
−Ａ’線及びＢ−Ｂ’線断面模式図である。 １・・・積層セラミック層、２ｗ・・・広幅信号配線層
、２ｗ・・・狭幅信号配線層、３・・・グランド層、３
冑 ・・・粗グランド配線領域、 ３ｗ・・・密グランド配 線領域、 線層幅。 Ｗ・・・広い信号配線層幅、 Ｗ・・・狭い信号配
Claims (1)
- 絶縁基板上にそれぞれ形成されたグランド層と電源層
、及び広幅部と狭幅部の異なった幅を有する信号配線層
とを所定の順に積層して形成されたＬＳＩパッケージを
含む半導体装置において、前記グランド層または前記電
源層の少なくとも１つが、前記信号配線層の前記広幅部
の及び狭幅部に対応して密度の粗いメッシュ配線パター
ン及び密度の密なメッシュ配線パターン領域を有するこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1298037A JPH03158002A (ja) | 1989-11-15 | 1989-11-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1298037A JPH03158002A (ja) | 1989-11-15 | 1989-11-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03158002A true JPH03158002A (ja) | 1991-07-08 |
Family
ID=17854307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1298037A Pending JPH03158002A (ja) | 1989-11-15 | 1989-11-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03158002A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0567016A2 (en) * | 1992-04-20 | 1993-10-27 | Sumitomo Electric Industries, Ltd. | Multi layered wiring board and method for manufacturing the same |
| JPH08139130A (ja) * | 1994-11-09 | 1996-05-31 | Hitachi Ltd | 半導体装置 |
| US6624729B2 (en) * | 2000-12-29 | 2003-09-23 | Hewlett-Packard Development Company, L.P. | Slotted ground plane for controlling the impedance of high speed signals on a printed circuit board |
| JP2006310858A (ja) * | 2005-04-26 | 2006-11-09 | Toshiba Corp | 半導体パッケージとともに用いられる改良されたパッケージ基板のための方法およびシステム |
| WO2009128193A1 (ja) * | 2008-04-14 | 2009-10-22 | パナソニック株式会社 | マイクロストリップ線路 |
| US8927879B2 (en) | 2010-11-22 | 2015-01-06 | International Business Machines Corporation | Crosstalk reduction between signal layers in a multilayered package by variable-width mesh plane structures |
Citations (2)
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|---|---|---|---|---|
| JPS6333850A (ja) * | 1986-07-28 | 1988-02-13 | Matsushita Electric Works Ltd | ピングリツドアレイ |
| JPS63257306A (ja) * | 1987-04-15 | 1988-10-25 | Toshiba Corp | 半導体集積回路パツケ−ジ |
-
1989
- 1989-11-15 JP JP1298037A patent/JPH03158002A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS6333850A (ja) * | 1986-07-28 | 1988-02-13 | Matsushita Electric Works Ltd | ピングリツドアレイ |
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