JPS63257306A - 半導体集積回路パツケ−ジ - Google Patents
半導体集積回路パツケ−ジInfo
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- JPS63257306A JPS63257306A JP62090999A JP9099987A JPS63257306A JP S63257306 A JPS63257306 A JP S63257306A JP 62090999 A JP62090999 A JP 62090999A JP 9099987 A JP9099987 A JP 9099987A JP S63257306 A JPS63257306 A JP S63257306A
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- 239000004020 conductor Substances 0.000 claims abstract description 26
- 239000000615 nonconductor Substances 0.000 claims abstract description 7
- 239000000758 substrate Substances 0.000 claims abstract description 6
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- 238000010586 diagram Methods 0.000 description 5
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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-
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
Landscapes
- Microwave Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、半導体集積回路、特に高速論理素子を搭載す
る半導体集積回路パッケージに関する。
る半導体集積回路パッケージに関する。
（従来の技術）
近年半導体集積回路の分野で、高速論理動作を行なう化
合物半導体素子の開発が盛んである１例えばガリウム砒
素（ＧａＡｓ）基板を用いた電界効果トランジスタ（Ｆ
ＥＴ）において、１００ｐｓ程度の高速スイッチング動
作を行なうものが得られている。この様な高速動作を行
なう素子を集積化した集積回路を従来からあるパッケー
ジに封入すると、チップ単体で有していた高速性能が引
きだせなくなるという問題点がある。その劣化原因は種
々考えられるが、その１つとしては、第４図に示したよ
うに半導体集積回路チップ１１と、ワイヤボンディング
１６等で接続するパッケージ内部の配線１３は中心部が
密な配置となるため、パターン幅が小さく形成されるの
に対して、外部リード線１４との接続部のパターンはリ
ード線の幅で規定されるため一般に広く形成される。こ
のため、信号は、不連続に配線幅が変化する半導体パタ
ーン（図中実線で示す）、あるいは、連続的に配線幅が
変化する導体パターン（図中点線で示す）上を経由する
ことになる。配線１３の特性インピーダンスは対向する
接地面導体１５により決定される０通常接地面導体１５
は全面に渡って導体が一様に形成されているため、この
様なパターンでは、特性インピーダンスが不連続あるい
は除々に変化するため、高速信号では、反射が生じ、パ
ルス波形の劣化・歪みを生ずることになる。このことが
パッケージの使用可能な周波数帯域を狭め搭載する半導
体集積回路の高速動作特性を損う原因となっている。
合物半導体素子の開発が盛んである１例えばガリウム砒
素（ＧａＡｓ）基板を用いた電界効果トランジスタ（Ｆ
ＥＴ）において、１００ｐｓ程度の高速スイッチング動
作を行なうものが得られている。この様な高速動作を行
なう素子を集積化した集積回路を従来からあるパッケー
ジに封入すると、チップ単体で有していた高速性能が引
きだせなくなるという問題点がある。その劣化原因は種
々考えられるが、その１つとしては、第４図に示したよ
うに半導体集積回路チップ１１と、ワイヤボンディング
１６等で接続するパッケージ内部の配線１３は中心部が
密な配置となるため、パターン幅が小さく形成されるの
に対して、外部リード線１４との接続部のパターンはリ
ード線の幅で規定されるため一般に広く形成される。こ
のため、信号は、不連続に配線幅が変化する半導体パタ
ーン（図中実線で示す）、あるいは、連続的に配線幅が
変化する導体パターン（図中点線で示す）上を経由する
ことになる。配線１３の特性インピーダンスは対向する
接地面導体１５により決定される０通常接地面導体１５
は全面に渡って導体が一様に形成されているため、この
様なパターンでは、特性インピーダンスが不連続あるい
は除々に変化するため、高速信号では、反射が生じ、パ
ルス波形の劣化・歪みを生ずることになる。このことが
パッケージの使用可能な周波数帯域を狭め搭載する半導
体集積回路の高速動作特性を損う原因となっている。
（発明が解決しようとする問題点）
以上の様に高速動作を行なう半導体集積回路チップを搭
載するパッケージにおいて、チップのパッドと接続され
る配線部と外部リード線の配線部の導体パターン幅が異
なること、により特性インピーダンスが一定に保てない
という開運があった。
載するパッケージにおいて、チップのパッドと接続され
る配線部と外部リード線の配線部の導体パターン幅が異
なること、により特性インピーダンスが一定に保てない
という開運があった。
本発明は、この点に鑑みてなされたもので５高速半導体
集積回路のための一定インピーダンス配線構造を有する
パッケージを提供することにある。
集積回路のための一定インピーダンス配線構造を有する
パッケージを提供することにある。
（問題点を解決するための手段）
本発明のパッケージは、半導体チップの搭載される部分
の近傍と外部リード線の接続される部分に至る間の信号
配線パターンの配線幅が変化するような場合において、
その配線パターンと絶縁体を介して形成されている接地
導体面をパターン化する。その時、パターン化された接
地導体面の非導体部の比率（これを開口率と呼ぶことに
する）を変える。即ち、幅の広い配線パターンに対向し
た接地導体面では、開口率を大きくする・（作用） この様な構成にすれば、信号配線パターンの幅が連続あ
るいは、不連続に変化するような配線を有するパッケー
ジにおいて、接地導体面の実効面積が変化するので特性
インピーダンスを一定に保つことができる。
の近傍と外部リード線の接続される部分に至る間の信号
配線パターンの配線幅が変化するような場合において、
その配線パターンと絶縁体を介して形成されている接地
導体面をパターン化する。その時、パターン化された接
地導体面の非導体部の比率（これを開口率と呼ぶことに
する）を変える。即ち、幅の広い配線パターンに対向し
た接地導体面では、開口率を大きくする・（作用） この様な構成にすれば、信号配線パターンの幅が連続あ
るいは、不連続に変化するような配線を有するパッケー
ジにおいて、接地導体面の実効面積が変化するので特性
インピーダンスを一定に保つことができる。
（実施例）
以下、本発明を実施例を図面を参照して詳細に説明する
。第１図（ａ）（ｂ）（ｃ）は本発明の一実施例の平面
図とその断面図、及びその接地面の導体パターン図であ
る。パッケージの外形が円状の場合で１はガリウム砒素
集積回路チップ、２はセラミック材よりなるパッケージ
基体、３はパッケージ内の配線、４は外部リード線、５
は接地面の導体である。高速の入出力信号は、外部リー
ドｍ４から、パッケージ内の配線３を経由して、ガリウ
ム砒素集積回路チップ１とワイヤボンディング６で電気
的に接続される。この時、外部リード線４の幅は、通常
機械的強度を考慮して０．３〜０．５ｍｌとする場合が
多い。これに対して、パッケージ内の配線３は中心部の
集積回路チップ１とのワイヤボンディング部では密に配
置されるため、配線３のパターン幅は、０．１〜０．２
＋＋ａと細くなる。従って外部リード線４とパッケージ
内の配線３は、第１図（ａ）で示したように、パッケー
ジ内の配線３のパターン幅を連続的に変化させるか、あ
るいは不連続的変化させるか（図示していない）の方法
を採用する。不連続的変化の場合連続的変化に比べて信
号の反射を誘起し易いので、連続的変化の場合の方が好
ましい。この時、パッケージ内の配線３の特性インピー
ダンスを決定する接地面の導体パターン５は、複数の開
口部７を有して一定の厚さの面に形成されているが、全
面導体で覆われていると当然、中心部にある配線３のパ
ターン幅が細い部分では特性インピーダンスが高く、周
辺のリード線との接続部では、幅が広くなるため、特性
インビー゛ダンスが低くなってしまう。本発明では基板
の厚さを一定のまま、特性インピーダンスを一定に保つ
ために接地面の導体５のパターンを第１図（ｃ）の如く
、配線幅が周辺に向って広くなるに従い、対向する接地
面導体５のパターンの開ロアの開口率（非導体部の比率
）を大きくすることを特徴としている。第２図は配線３
と接地面導体との距離（Ｈ）を一定の時、配線３のパタ
ーン幅（Ｗ）とその特性インピーダンス（Ｚ、）を接地
面導体５のパターン開口率をパラメータとしてとったグ
ラフである。同一開口率では、配線のパターン幅（Ｗ）
をＷ工からＷ３まで大きくしていくと特性インピーダン
スが低下する。そのため配線のパターン幅がＷｌからＷ
３まで変化しても特性インピーダンスを一定に保つには
、接地面導体の開口率をＡＰｘからＡＰ３まで大きくす
ればよいことが判る。
。第１図（ａ）（ｂ）（ｃ）は本発明の一実施例の平面
図とその断面図、及びその接地面の導体パターン図であ
る。パッケージの外形が円状の場合で１はガリウム砒素
集積回路チップ、２はセラミック材よりなるパッケージ
基体、３はパッケージ内の配線、４は外部リード線、５
は接地面の導体である。高速の入出力信号は、外部リー
ドｍ４から、パッケージ内の配線３を経由して、ガリウ
ム砒素集積回路チップ１とワイヤボンディング６で電気
的に接続される。この時、外部リード線４の幅は、通常
機械的強度を考慮して０．３〜０．５ｍｌとする場合が
多い。これに対して、パッケージ内の配線３は中心部の
集積回路チップ１とのワイヤボンディング部では密に配
置されるため、配線３のパターン幅は、０．１〜０．２
＋＋ａと細くなる。従って外部リード線４とパッケージ
内の配線３は、第１図（ａ）で示したように、パッケー
ジ内の配線３のパターン幅を連続的に変化させるか、あ
るいは不連続的変化させるか（図示していない）の方法
を採用する。不連続的変化の場合連続的変化に比べて信
号の反射を誘起し易いので、連続的変化の場合の方が好
ましい。この時、パッケージ内の配線３の特性インピー
ダンスを決定する接地面の導体パターン５は、複数の開
口部７を有して一定の厚さの面に形成されているが、全
面導体で覆われていると当然、中心部にある配線３のパ
ターン幅が細い部分では特性インピーダンスが高く、周
辺のリード線との接続部では、幅が広くなるため、特性
インビー゛ダンスが低くなってしまう。本発明では基板
の厚さを一定のまま、特性インピーダンスを一定に保つ
ために接地面の導体５のパターンを第１図（ｃ）の如く
、配線幅が周辺に向って広くなるに従い、対向する接地
面導体５のパターンの開ロアの開口率（非導体部の比率
）を大きくすることを特徴としている。第２図は配線３
と接地面導体との距離（Ｈ）を一定の時、配線３のパタ
ーン幅（Ｗ）とその特性インピーダンス（Ｚ、）を接地
面導体５のパターン開口率をパラメータとしてとったグ
ラフである。同一開口率では、配線のパターン幅（Ｗ）
をＷ工からＷ３まで大きくしていくと特性インピーダン
スが低下する。そのため配線のパターン幅がＷｌからＷ
３まで変化しても特性インピーダンスを一定に保つには
、接地面導体の開口率をＡＰｘからＡＰ３まで大きくす
ればよいことが判る。
即ち第１図（ｃ）のような円形状のパッケージでは、開
口率を同心円状に変化させれば基板の厚さ一定のまま特
性インピーダンスを一定に保つことができる。
口率を同心円状に変化させれば基板の厚さ一定のまま特
性インピーダンスを一定に保つことができる。
第３図は本発明の第２の実施例である。この実施例では
、パッケージの外形形状が四角状で、パッケージ内の配
線３は外部リード線の接地部のみ広くなるようなステッ
プ状に変化するパターンを有している場合の実施例であ
る。また、対向する接地面導体パターンはパッケージの
セラミック基体２の中に埋めこまれた多層基板を示して
いる。
、パッケージの外形形状が四角状で、パッケージ内の配
線３は外部リード線の接地部のみ広くなるようなステッ
プ状に変化するパターンを有している場合の実施例であ
る。また、対向する接地面導体パターンはパッケージの
セラミック基体２の中に埋めこまれた多層基板を示して
いる。
この時の接地面導体５のパターンは、ステップ状に配線
３のパターン幅が変化する周辺部のみにおいて一定の開
口率を有する導体パターンとなる。
３のパターン幅が変化する周辺部のみにおいて一定の開
口率を有する導体パターンとなる。
なお開口率を変える手段としては、円状あるいは四角状
の非導体パターンのサイズを同一として、配置のピッチ
を変える方法と配置のピッチを一定のまま、非導体パタ
ーンのサイズを変化させる方法及び、それらを混在させ
た方法が考えられる。
の非導体パターンのサイズを同一として、配置のピッチ
を変える方法と配置のピッチを一定のまま、非導体パタ
ーンのサイズを変化させる方法及び、それらを混在させ
た方法が考えられる。
以上に述べた様に本発明によれば外部リード線と、パッ
ケージ内部の配線パターン幅が一般に異なることによっ
て生じる特性インピーダンスの不整合を、対向する接地
面の導体パターンの開口率を変えることにより、特性イ
ンピーダンスを外部リード線から、パッケージ内の配線
まで理想的に一定に保つことができる。従って、Ｇｂ／
Ｓ以上の高速パルス信号は反射を起さず伝送させること
が可能となる５例えばガリウム砒素を用いた集積回路チ
ップを搭載して高速動作を可能とするパッケージが得ら
れる。
ケージ内部の配線パターン幅が一般に異なることによっ
て生じる特性インピーダンスの不整合を、対向する接地
面の導体パターンの開口率を変えることにより、特性イ
ンピーダンスを外部リード線から、パッケージ内の配線
まで理想的に一定に保つことができる。従って、Ｇｂ／
Ｓ以上の高速パルス信号は反射を起さず伝送させること
が可能となる５例えばガリウム砒素を用いた集積回路チ
ップを搭載して高速動作を可能とするパッケージが得ら
れる。
第１図は本発明の一実施例の説明構成図、第２図は接地
面の開口率と特性インピーダンスの関係を説明するため
の曲線図、第３図は本発明の第２の実施例を示す説明構
成図、第４図は従来のＩＣパッケージの説明構成図であ
る。 １．１１・・・ＩＣチップ ２，１２・・・パッケージ
基体３．１３・・・パッケージ内配線 ４．１４・・・外部リード線 ５，１５・・・接地面
導体代理人 弁理士 則 近 憲 佑 同 松山光之 （ａ） （Ｃ） 第１ｗＪ Ｗｆ Ｖｌｈ Ｗ３ 桑己糸幕１（Ｗ） 第２図 （ａン （ｃ） 第３図 （ａ） 第４図
面の開口率と特性インピーダンスの関係を説明するため
の曲線図、第３図は本発明の第２の実施例を示す説明構
成図、第４図は従来のＩＣパッケージの説明構成図であ
る。 １．１１・・・ＩＣチップ ２，１２・・・パッケージ
基体３．１３・・・パッケージ内配線 ４．１４・・・外部リード線 ５，１５・・・接地面
導体代理人 弁理士 則 近 憲 佑 同 松山光之 （ａ） （Ｃ） 第１ｗＪ Ｗｆ Ｖｌｈ Ｗ３ 桑己糸幕１（Ｗ） 第２図 （ａン （ｃ） 第３図 （ａ） 第４図
Claims (1)
- 半導体集積回路チップを搭載するための支持基板に外
部端子と前記半導体集積回路チップと電気的に接続する
配線を有する半導体集積回路パッケージにおいて、パッ
ケージ内の配線幅の変化に伴い、前記配線と対向する接
地面導体の非導体比率を変化させたことを特徴とする半
導体集積回路パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62090999A JPS63257306A (ja) | 1987-04-15 | 1987-04-15 | 半導体集積回路パツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62090999A JPS63257306A (ja) | 1987-04-15 | 1987-04-15 | 半導体集積回路パツケ−ジ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63257306A true JPS63257306A (ja) | 1988-10-25 |
Family
ID=14014194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62090999A Pending JPS63257306A (ja) | 1987-04-15 | 1987-04-15 | 半導体集積回路パツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63257306A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03158002A (ja) * | 1989-11-15 | 1991-07-08 | Nec Corp | 半導体装置 |
| WO1998011605A1 (fr) * | 1995-06-19 | 1998-03-19 | Ibiden Co., Ltd. | Carte de circuit permettant le montage de pieces electroniques |
| JP2006310858A (ja) * | 2005-04-26 | 2006-11-09 | Toshiba Corp | 半導体パッケージとともに用いられる改良されたパッケージ基板のための方法およびシステム |
| JP2007059645A (ja) * | 2005-08-25 | 2007-03-08 | Sony Chemical & Information Device Corp | 複合配線基板 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5129719U (ja) * | 1974-08-26 | 1976-03-03 | ||
| JPS61184852A (ja) * | 1985-02-12 | 1986-08-18 | Nec Corp | 集積回路パツケ−ジ |
-
1987
- 1987-04-15 JP JP62090999A patent/JPS63257306A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5129719U (ja) * | 1974-08-26 | 1976-03-03 | ||
| JPS61184852A (ja) * | 1985-02-12 | 1986-08-18 | Nec Corp | 集積回路パツケ−ジ |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03158002A (ja) * | 1989-11-15 | 1991-07-08 | Nec Corp | 半導体装置 |
| WO1998011605A1 (fr) * | 1995-06-19 | 1998-03-19 | Ibiden Co., Ltd. | Carte de circuit permettant le montage de pieces electroniques |
| JP2006310858A (ja) * | 2005-04-26 | 2006-11-09 | Toshiba Corp | 半導体パッケージとともに用いられる改良されたパッケージ基板のための方法およびシステム |
| JP4675818B2 (ja) * | 2005-04-26 | 2011-04-27 | 株式会社東芝 | パッケージ基板 |
| JP2007059645A (ja) * | 2005-08-25 | 2007-03-08 | Sony Chemical & Information Device Corp | 複合配線基板 |
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