JPH0758243A - 半導体パッケージ - Google Patents
半導体パッケージInfo
- Publication number
- JPH0758243A JPH0758243A JP5205250A JP20525093A JPH0758243A JP H0758243 A JPH0758243 A JP H0758243A JP 5205250 A JP5205250 A JP 5205250A JP 20525093 A JP20525093 A JP 20525093A JP H0758243 A JPH0758243 A JP H0758243A
- Authority
- JP
- Japan
- Prior art keywords
- wiring pattern
- semiconductor package
- insulating substrate
- characteristic impedance
- line width
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
Landscapes
- Structure Of Printed Boards (AREA)
Abstract
(57)【要約】
【目的】 容易に配線パターンの特性インピーダンスの
変化を低減することができ、高速半導体集積回路のため
の一定の特性インピーダンスを有する配線パターンを備
えた半導体パッケージを提供すること。 【構成】 絶縁基板上に、外部リード端子と半導体チッ
プとを電気的に接続する配線パターンを形成した半導体
パッケージにおいて、前記配線パターンの線幅に対応し
て、前記絶縁基板の中央部の比誘電率を変化させた絶縁
基板を用いた半導体パッケージ。
変化を低減することができ、高速半導体集積回路のため
の一定の特性インピーダンスを有する配線パターンを備
えた半導体パッケージを提供すること。 【構成】 絶縁基板上に、外部リード端子と半導体チッ
プとを電気的に接続する配線パターンを形成した半導体
パッケージにおいて、前記配線パターンの線幅に対応し
て、前記絶縁基板の中央部の比誘電率を変化させた絶縁
基板を用いた半導体パッケージ。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路、特に
高速半導体集積回路を搭載する半導体パッケージに関す
る。
高速半導体集積回路を搭載する半導体パッケージに関す
る。
【０００２】
【従来の技術】一般的に、半導体パッケージは、図３及
び図４にに示すように、絶縁基板１１上に、外部リード
端子と半導体チップ１３とを電気的に接続する配線パタ
ーン１２を形成した構成となっている。そして、この半
導体パッケージの中央に半導体チップ１３を搭載し、半
導体チップ１３は、ボンディングワイヤ１４等で配線パ
ターン１２に電気的に接続される。
び図４にに示すように、絶縁基板１１上に、外部リード
端子と半導体チップ１３とを電気的に接続する配線パタ
ーン１２を形成した構成となっている。そして、この半
導体パッケージの中央に半導体チップ１３を搭載し、半
導体チップ１３は、ボンディングワイヤ１４等で配線パ
ターン１２に電気的に接続される。
【０００３】通常、外部リード端子との接続部にあた
る、絶縁基板１１の外周部の配線パターン１２の線幅
は、外部リード端子の幅で規定される幅に形成される。
これに対し、絶縁基板１１の中央部の半導体チップ１３
が搭載される近傍では、配線パターン１２は、密な配置
となるため、その線幅は狭く形成される。すなわち、配
線パターン１２の線幅は、絶縁基板１１の外周部では広
く（通常、０．３ｍｍ〜０．５ｍｍ）、中央部では狭く
（通常、０．１ｍｍ〜０．２ｍｍ）形成される。
る、絶縁基板１１の外周部の配線パターン１２の線幅
は、外部リード端子の幅で規定される幅に形成される。
これに対し、絶縁基板１１の中央部の半導体チップ１３
が搭載される近傍では、配線パターン１２は、密な配置
となるため、その線幅は狭く形成される。すなわち、配
線パターン１２の線幅は、絶縁基板１１の外周部では広
く（通常、０．３ｍｍ〜０．５ｍｍ）、中央部では狭く
（通常、０．１ｍｍ〜０．２ｍｍ）形成される。
【０００４】図３では、不連続に線幅が変化する配線パ
ターン１２を示し、図４では、連続的に線幅が変化する
配線パターン１２を示す。
ターン１２を示し、図４では、連続的に線幅が変化する
配線パターン１２を示す。
【０００５】しかしながら、上記の半導体パッケージ
は、誘電率及び厚みが一定な絶縁基板を用いており、上
記のような配線パターンでは、配線パターンの特性イン
ピーダンスは不連続に、あるいは、線幅に応じて徐々に
変化する。このため、特に高速（高周波）信号では、線
幅が変化する点、つまり特性インピーダンスの不連続点
で、信号の反射による高速信号の伝送損失を招いてい
る。このことが、半導体パッケージの使用可能な周波数
帯域を狭め、搭載する半導体集積回路の高速動作特性を
劣化させる原因となっている。
は、誘電率及び厚みが一定な絶縁基板を用いており、上
記のような配線パターンでは、配線パターンの特性イン
ピーダンスは不連続に、あるいは、線幅に応じて徐々に
変化する。このため、特に高速（高周波）信号では、線
幅が変化する点、つまり特性インピーダンスの不連続点
で、信号の反射による高速信号の伝送損失を招いてい
る。このことが、半導体パッケージの使用可能な周波数
帯域を狭め、搭載する半導体集積回路の高速動作特性を
劣化させる原因となっている。
【０００６】そこで、配線パターンの特性インピーダン
スの変化を低減するために、図５に示すような配線パタ
ーン１２の線幅を一定とした半導体パッケージや、図６
に示すような信号用配線パターン１２ａとアース用配線
パターン１２ｂとを形成する、いわゆるコプレーナ線路
を形成した半導体パッケージが提案されている。
スの変化を低減するために、図５に示すような配線パタ
ーン１２の線幅を一定とした半導体パッケージや、図６
に示すような信号用配線パターン１２ａとアース用配線
パターン１２ｂとを形成する、いわゆるコプレーナ線路
を形成した半導体パッケージが提案されている。
【０００７】
【発明が解決しようとする課題】ところが、図５におい
ては、配線パターン１２の線幅を一定としているため、
配線パターン１２と半導体チップ１３の距離を短くする
ことができず、半導体パッケージ全体の寸法が大きくな
るという問題がある。さらに、配線パターン１２と半導
体チップ１３を接続するボンディングワイヤ１４の長さ
も長くしなければならず、このボンディングワイヤ１４
のインダクタンスが無視できなくなり、高速信号の伝送
特性を悪化させるという問題がある。
ては、配線パターン１２の線幅を一定としているため、
配線パターン１２と半導体チップ１３の距離を短くする
ことができず、半導体パッケージ全体の寸法が大きくな
るという問題がある。さらに、配線パターン１２と半導
体チップ１３を接続するボンディングワイヤ１４の長さ
も長くしなければならず、このボンディングワイヤ１４
のインダクタンスが無視できなくなり、高速信号の伝送
特性を悪化させるという問題がある。
【０００８】また、特性インピーダンスの変化を低減す
るには、図６に示すように、コプレーナ線路の線幅とギ
ャップの比によって、配線パターンの特性インピーダン
スを制御する方法がある。しかし、配線パターン１２
は、ハッチングを付して示すように、信号用配線パター
ン１２ａと、アース用配線パターン１２ｂとで構成され
るので、半導体チップ１３近傍の配線パターンの密度を
高めるには限界があり、半導体パッケージ全体の寸法が
大きくなるという問題がある。さらに、信号用配線パタ
ーン１２ａの他に、アース用配線パターン１２ｂをも接
続する外部リード端子を必要とし、約２倍の外部リード
端子が必要となる。したがって、高密度配線パターンの
形成が困難であり、材料コスト、製造コストが高くなる
という問題がある。
るには、図６に示すように、コプレーナ線路の線幅とギ
ャップの比によって、配線パターンの特性インピーダン
スを制御する方法がある。しかし、配線パターン１２
は、ハッチングを付して示すように、信号用配線パター
ン１２ａと、アース用配線パターン１２ｂとで構成され
るので、半導体チップ１３近傍の配線パターンの密度を
高めるには限界があり、半導体パッケージ全体の寸法が
大きくなるという問題がある。さらに、信号用配線パタ
ーン１２ａの他に、アース用配線パターン１２ｂをも接
続する外部リード端子を必要とし、約２倍の外部リード
端子が必要となる。したがって、高密度配線パターンの
形成が困難であり、材料コスト、製造コストが高くなる
という問題がある。
【０００９】そこで、本発明の目的は、以上のような従
来の半導体パッケージが持つ問題点を解消し、容易に配
線パターンの特性インピーダンスの変化を低減すること
ができ、高速半導体集積回路のための一定の特性インピ
ーダンスを有する配線パターンを備えた半導体パッケー
ジを提供することにある。
来の半導体パッケージが持つ問題点を解消し、容易に配
線パターンの特性インピーダンスの変化を低減すること
ができ、高速半導体集積回路のための一定の特性インピ
ーダンスを有する配線パターンを備えた半導体パッケー
ジを提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、絶縁基板上に、外部リード端子と半導体
チップとを電気的に接続する配線パターンを形成した半
導体パッケージにおいて、前記配線パターンの線幅に対
応して、前記絶縁基板の中央部の比誘電率を変化させた
絶縁基板を用いたことを特徴とするものである。
に、本発明は、絶縁基板上に、外部リード端子と半導体
チップとを電気的に接続する配線パターンを形成した半
導体パッケージにおいて、前記配線パターンの線幅に対
応して、前記絶縁基板の中央部の比誘電率を変化させた
絶縁基板を用いたことを特徴とするものである。
【００１１】
【作用】上記構成によれば、配線パターンの線幅に対応
して、比誘電率を変化させた絶縁基板を用いることによ
り、配線パターンの特性インピーダンスを一定にするこ
とができる。したがって、配線パターンの線幅が変化し
ても絶縁基板の比誘電率を変化させることにより、絶縁
基板上に形成された配線パターンの特性インピーダンス
を一定に保つことができる。
して、比誘電率を変化させた絶縁基板を用いることによ
り、配線パターンの特性インピーダンスを一定にするこ
とができる。したがって、配線パターンの線幅が変化し
ても絶縁基板の比誘電率を変化させることにより、絶縁
基板上に形成された配線パターンの特性インピーダンス
を一定に保つことができる。
【００１２】
【実施例】以下、本発明による半導体パッケージの実施
例を図面を用いて説明する。（ａ）は実施例の平面図、
（ｂ）は同断面図、（ｃ）は絶縁基板断面の比誘電率を
示す図である。なお、図において、同一部分には同一符
号を付す。図１及び図２に示すように、本発明に係る半
導体パッケージは、絶縁基板１上に、外部リード端子と
半導体チップとを電気的に接続する配線パターン２を形
成した構成となっている。そして、絶縁基板１は、その
中央部の比誘電率を大きくしたものを用いている。
例を図面を用いて説明する。（ａ）は実施例の平面図、
（ｂ）は同断面図、（ｃ）は絶縁基板断面の比誘電率を
示す図である。なお、図において、同一部分には同一符
号を付す。図１及び図２に示すように、本発明に係る半
導体パッケージは、絶縁基板１上に、外部リード端子と
半導体チップとを電気的に接続する配線パターン２を形
成した構成となっている。そして、絶縁基板１は、その
中央部の比誘電率を大きくしたものを用いている。
【００１３】図１は、配線パターン２の線幅が不連続に
変化する場合を示す。図において、絶縁基板１は、その
外周部が比誘電率１０、厚み０．４ｍｍのセラミック基
板１ａと、その中央部が比誘電率２７、厚み０．４ｍｍ
のセラミック基板１ｂとから構成されている。具体的に
は、上記セラミック基板１ａ、１ｂを、ガラスグレーズ
等で貼り合わせて形成した。
変化する場合を示す。図において、絶縁基板１は、その
外周部が比誘電率１０、厚み０．４ｍｍのセラミック基
板１ａと、その中央部が比誘電率２７、厚み０．４ｍｍ
のセラミック基板１ｂとから構成されている。具体的に
は、上記セラミック基板１ａ、１ｂを、ガラスグレーズ
等で貼り合わせて形成した。
【００１４】上記絶縁基板１上に、外周部の線幅を０．
３５ｍｍ、中央部の線幅を０．１１ｍｍの一定の幅とし
た配線パターン２を形成した。この結果、配線パターン
２の特性インピーダンスの変化を低減し、特性インピー
ダンスが５０Ωの一定な配線パターン２を得ることがで
きた。
３５ｍｍ、中央部の線幅を０．１１ｍｍの一定の幅とし
た配線パターン２を形成した。この結果、配線パターン
２の特性インピーダンスの変化を低減し、特性インピー
ダンスが５０Ωの一定な配線パターン２を得ることがで
きた。
【００１５】図２は、配線パターン２の線幅が連続的に
変化する場合を示す。図において、絶縁基板１として
は、厚みが０．４ｍｍで、図２（ｃ）に示すように、そ
の比誘電率が、外周部では１０で、中心部に近づくにし
たがって、徐々に大きくなり、中心部では２７となるよ
うな誘電率傾斜材料からなるセラミック基板を用いた。
変化する場合を示す。図において、絶縁基板１として
は、厚みが０．４ｍｍで、図２（ｃ）に示すように、そ
の比誘電率が、外周部では１０で、中心部に近づくにし
たがって、徐々に大きくなり、中心部では２７となるよ
うな誘電率傾斜材料からなるセラミック基板を用いた。
【００１６】この絶縁基板１上に、外周部の線幅を０．
３５ｍｍとし、徐々に細くなり、中央部の先端で０．１
１ｍｍとなる配線パターン２を形成した。この結果、配
線パターン２の線幅の連続的な変化によっても、特性イ
ンピーダンスが５０Ωの一定な配線パターン２を得るこ
とができた。
３５ｍｍとし、徐々に細くなり、中央部の先端で０．１
１ｍｍとなる配線パターン２を形成した。この結果、配
線パターン２の線幅の連続的な変化によっても、特性イ
ンピーダンスが５０Ωの一定な配線パターン２を得るこ
とができた。
【００１７】さらに、この場合は、配線パターン２の線
幅が不連続的に急激に変化する図１に示すような場合に
比べ、配線パターン２のズレ等による特性インピーダン
スの変化が少なく、より安定した一定の特性インピーダ
ンスを有する配線パターンを実現することができた。
幅が不連続的に急激に変化する図１に示すような場合に
比べ、配線パターン２のズレ等による特性インピーダン
スの変化が少なく、より安定した一定の特性インピーダ
ンスを有する配線パターンを実現することができた。
【００１８】なお、図１及び図２においては、配線パタ
ーン２の線幅が不連続に変化、あるいは、連続的に変化
する単純な実施例を示したが、これに限ることはなく、
配線パターン２の線幅が複雑に変化する場合にも本発明
を適用することができる。すなわち、配線パターン２の
線幅に対応して、絶縁基板１の比誘電率を変化させて、
絶縁基板１を形成すればよい。
ーン２の線幅が不連続に変化、あるいは、連続的に変化
する単純な実施例を示したが、これに限ることはなく、
配線パターン２の線幅が複雑に変化する場合にも本発明
を適用することができる。すなわち、配線パターン２の
線幅に対応して、絶縁基板１の比誘電率を変化させて、
絶縁基板１を形成すればよい。
【００１９】
【発明の効果】以上説明したように、本発明に係る半導
体パッケージによれば、配線パターンの線幅に対応し
て、絶縁基板の比誘電率を変化させることにより、配線
パターンの特性インピーダンスを一定に保つことができ
る。すなわち、絶縁基板の比誘電率を変化させるという
方法により、一定の特性インピーダンスを有する配線パ
ターンを備えた半導体パッケージを、容易に作成するこ
とができる。したがって、全体の寸法を大きくすること
なく、使用可能な周波数帯域を広げ、搭載する半導体集
積回路の高速動作を可能とする半導体パッケージを得る
ことができる。
体パッケージによれば、配線パターンの線幅に対応し
て、絶縁基板の比誘電率を変化させることにより、配線
パターンの特性インピーダンスを一定に保つことができ
る。すなわち、絶縁基板の比誘電率を変化させるという
方法により、一定の特性インピーダンスを有する配線パ
ターンを備えた半導体パッケージを、容易に作成するこ
とができる。したがって、全体の寸法を大きくすること
なく、使用可能な周波数帯域を広げ、搭載する半導体集
積回路の高速動作を可能とする半導体パッケージを得る
ことができる。
【図１】（ａ）は、本発明の第１実施例による半導体パ
ッケージの平面図、（ｂ）は、（ａ）の断面図、（ｃ）
は、絶縁基板断面の比誘電率を示す図である。
ッケージの平面図、（ｂ）は、（ａ）の断面図、（ｃ）
は、絶縁基板断面の比誘電率を示す図である。
【図２】（ａ）は、本発明の第２実施例による半導体パ
ッケージの平面図、（ｂ）は、（ａ）の断面図、（ｃ）
は、絶縁基板断面の比誘電率を示す図である。
ッケージの平面図、（ｂ）は、（ａ）の断面図、（ｃ）
は、絶縁基板断面の比誘電率を示す図である。
【図３】従来の、不連続に線幅が変化する配線パターン
を有する半導体パッケージの平面図である。
を有する半導体パッケージの平面図である。
【図４】従来の、連続的に線幅が変化する配線パターン
を有する半導体パッケージの平面図である。
を有する半導体パッケージの平面図である。
【図５】従来の、一定の線幅の配線パターンを有する半
導体パッケージの平面図である。
導体パッケージの平面図である。
【図６】従来の、コプレーナ線路による配線パターンを
有する半導体パッケージの平面図である。
有する半導体パッケージの平面図である。
１、１ａ、１ｂ 絶縁基板（セラミック基板） ２ 配線パターン
Claims (1)
- 【請求項１】 絶縁基板上に、外部リード端子と半導体
チップとを電気的に接続する配線パターンを形成した半
導体パッケージにおいて、 前記配線パターンの線幅に対応して、前記絶縁基板の中
央部の比誘電率を変化させた絶縁基板を用いたことを特
徴とする半導体パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5205250A JPH0758243A (ja) | 1993-08-19 | 1993-08-19 | 半導体パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5205250A JPH0758243A (ja) | 1993-08-19 | 1993-08-19 | 半導体パッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0758243A true JPH0758243A (ja) | 1995-03-03 |
Family
ID=16503881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5205250A Pending JPH0758243A (ja) | 1993-08-19 | 1993-08-19 | 半導体パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758243A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107328999A (zh) * | 2017-07-31 | 2017-11-07 | 深圳崇达多层线路板有限公司 | 一种获得计算板材介电常数所需参数值的方法 |
-
1993
- 1993-08-19 JP JP5205250A patent/JPH0758243A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107328999A (zh) * | 2017-07-31 | 2017-11-07 | 深圳崇达多层线路板有限公司 | 一种获得计算板材介电常数所需参数值的方法 |
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