JP3619397B2 - 高周波用配線基板および接続構造 - Google Patents

高周波用配線基板および接続構造 Download PDF

Info

Publication number
JP3619397B2
JP3619397B2 JP22796099A JP22796099A JP3619397B2 JP 3619397 B2 JP3619397 B2 JP 3619397B2 JP 22796099 A JP22796099 A JP 22796099A JP 22796099 A JP22796099 A JP 22796099A JP 3619397 B2 JP3619397 B2 JP 3619397B2
Authority
JP
Japan
Prior art keywords
frequency
signal
signal conductor
dielectric substrate
terminal portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP22796099A
Other languages
English (en)
Other versions
JP2001053396A (ja
Inventor
慎一 郡山
謙治 北澤
英博 南上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera Corp
Original Assignee
Kyocera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyocera Corp filed Critical Kyocera Corp
Priority to JP22796099A priority Critical patent/JP3619397B2/ja
Priority to DE60035553T priority patent/DE60035553T2/de
Priority to EP00117130A priority patent/EP1081989B1/en
Priority to US09/636,054 priority patent/US6501352B1/en
Publication of JP2001053396A publication Critical patent/JP2001053396A/ja
Application granted granted Critical
Publication of JP3619397B2 publication Critical patent/JP3619397B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01039Yttrium [Y]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701Low temperature co-fired ceramic [LTCC]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1515Shape
    • H01L2924/15153Shape the die mounting substrate comprising a recess for hosting the device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • H01L2924/15172Fan-out arrangement of the internal vias
    • H01L2924/15174Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161Cap
    • H01L2924/1615Shape
    • H01L2924/16195Flat cap [not enclosing an internal cavity]

Landscapes

  • Structure Of Printed Boards (AREA)
  • Combinations Of Printed Boards (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、信号導体線と、誘電体基板を介してその信号導体線と平行して形成されたグランド層を有する高周波用伝送線路が形成された高周波用配線基板に関するもので、特に、周波数50GHz以上のミリ波帯領域の高周波用半導体素子を備えた半導体素子収納用パッケージあるいは多層配線基板等に好適な高周波用配線基板およびその接続構造に関するものである。
【0002】
【従来技術】
近年、高度情報化時代を迎え、情報伝達に用いられる電波は1〜30GHzのマイクロ波領域から、更に30〜300GHzのミリ波領域の周波数まで活用することが検討されており、例えば、オフィス内高速無線データ通信システム(無線LAN)のようなミリ波の電波を用いた応用システムも提案されるようになっている。
【0003】
かかる応用システム等に用いられる高周波用半導体素子(以下、単に高周波素子という)を収納あるいは搭載するパッケージなどの配線基板には、従来、高周波信号の伝送損失を小さく抑えるために金属製枠体にセラミック製の接続用基板を接合したいわゆるメタルパッケージが用いられている。
【0004】
図8は、従来のメタルパッケージに高周波素子を収納して外部回路基板に実装した実装構造を示す平面図(a)とその断面図(b)である。なお図8(a)では蓋体は省略した。
【0005】
図8によれば、金属製の基板31および蓋体32からなるメタルパッケージ33の一部に、セラミック基板34に信号導体線35を形成した接続用基板36が取り付けられており、信号導体線35は、メタルパッケージ33内に搭載された高周波素子37とリボンなどによって電気的に接続されている。そして、メタルパッケージ33は、ベース基板38の表面にネジ39等によって固定され、ベース基板38の表面において、誘電体基板40の表面に信号導体線41が形成された回路基板42とは、接続用基板36の信号導体線35とリボンやワイヤ等によって電気的に接続されている。
【0006】
このようなメタルパッケージにおいては、その組み立てが複雑であることから、モジュール製造時の量産性及び低コスト化に問題があった。
【0007】
そこで、このような問題を解消するために、誘電体基板内部からスルーホール導体等を用いて信号導体線をパッケージの裏面に引出してその終端部に接続端子部を形成し、半田リフローによって他の誘電体基板の表面に形成された高周波用回路にロウ接して表面実装することが提案されている。
【0008】
図9、図10は、このようなスルーホール導体を用いた高周波用パッケージの概略を説明するための図である。この図9の概略断面図に示すように、この高周波用パッケージ50によれば、誘電体基板51と蓋体52からなるキャビティ内に高周波素子53が収納されており、また、誘電体基板51の表面には一端が高周波素子53とリボンなどにより接続された信号導体線54が形成され、また、誘電体基板51の内部には、図10(b)に示すようなパターンのグランド層55が形成されている。
【0009】
そして、信号導体線54の他端は、誘電体基板51を貫通し、グランド層55に接触することなく形成されたスルーホール導体56によって誘電体基板51の裏面に導出され、誘電体基板51の裏面に形成された信号導体線57と電気的に接続されている。
【0010】
誘電体基板51の裏面においては、図10(c)に示すように、信号導体線57の端部の両側に一対のグランド導体58が設けられており、このグランド導体58は、ビアホール導体59によって誘電体内部のグランド層55と電気的に接続されている。
【0011】
なお、かかる構造において、ビアホール導体59と信号導体線57との間隔は、一般に、ロウ材による接続によりロウ材同士が接触、ショートしないように1mm以上に設定される。すなわち、周波数が50GHzの高周波信号を伝送する場合、例えばアルミナ(誘電率8.9)セラミックスからなる誘電体基板51中の高周波信号の信号波長の0.5倍程度になるが、後述する理由により高周波信号の伝送損失が大きく、場合によっては信号の伝送ができないものであった。
【0012】
一方、このパッケージ50を実装する外部回路基板60においては、図9、図10(c)に示すように、その内部にグランド層61が形成されており、その表面には、信号導体線62が形成され、パッケージ50との接続部においては、信号導体線62の両側に接続用グランド導体63が形成されており、この接続用グランド導体63はグランド層61とビアホール導体64によってそれぞれ電気的に接続されている。
【0013】
そして、上記パッケージ50は、信号導体線57と62、接続用グランド導体58と63同士をそれぞれ半田などのロウ材65によって電気的に接続することにより外部回路基板60の表面に実装される。
【0014】
かかる図9、図10におけるパッケージ50は、図8のメタルパッケージ33に比較して外部回路基板との機械的接続と電気的接続をリフロー等で一括して行うことが可能で、モジュール製造時の量産性向上及び低コスト化が可能である点で有利である。
【0015】
【発明が解決しようとする課題】
しかしながら、上記図9のパッケージ構造において誘電体基板51の裏面に形成された信号導体線57とその両側に形成された一対のグランド導体58を具備する接続端子部の構造においては、その接続部の特性は、伝送信号の周波数が3GHz以下のマイクロ波信号の場合には、良好な伝送特性を有するものの、伝送信号の周波数が50GHz以上のミリ波帯域と非常に高い場合には、実装構造において高周波信号の伝送損失が大きくなったり、場合によっては、信号の伝送自体が困難になるという場合があった。
【0016】
すなわち、高周波用配線基板の信号伝送の一端を担うグランド電流が、信号導体線直下のグランド層に集中して流れる。そのため、図9、図10に示したような表面実装構造の接続部において、パッケージ50側の信号導体線57の信号電流は、はんだ等のロウ材65を介して、外部回路基板60の信号導体線62に直接流れるのに対し、パッケージ50のグランド層55を流れるグランド電流は、接続部において一対のビアホール導体59に分かれ、ビアホール導体59、ロウ材65および外部回路基板60のビアホール導体64を経由してグランド層61に接続され外部回路基板の信号導体線62の直下に到達するため、グランド電流の経路長が信号電流の経路長よりも長くなってしまう。
【0017】
例えば1mmの経路長さの差が発生した場合、信号の周波数が50GHz以下、例えば3GHzの場合には、アルミナセラミックス中の信号波長の0.033倍以下で位相差はほとんどないが、周波数が50GHz以上の高周波信号の場合、この経路長の差が信号波長に対して無視できなくなり、信号導体線とグランド層との間に大きな位相差が生じ、この位相差による信号の反射が発生して信号の伝送損失が大きくなることがわかった。
【0018】
従って、本発明は、誘電体基板に信号導体線とグランド層を具備する高周波伝送線路が設けられた高周波用配線基板を外部回路基板と接続するに際して、上述したような接続部における高周波信号の伝送損失を低減した高周波用配線基板およびその接続構造を提供することにある。
【0019】
【課題を解決するための手段】
本発明者等は、前記課題に鑑み接続部での高周波信号の特性劣化を発生することなく外部回路基板との接続が可能となる配線基板について検討を重ねた結果、高周波伝送線路の接続部における信号電流の経路長とグランド電流の経路長の差を小さくするために、誘電体基板中の信号波長をλgとしたときに、接続端子部の信号導体線中心と貫通導体との距離を0.25λg以下と狭くすることにより、接続部における信号電流とグランド電流の位相差を小さくでき、低損失な信号伝送が可能になることを見いだし本発明に至った。
【0020】
即ち、本発明の高周波用配線基板は、誘電体基板と、該誘電体基板表面に形成された信号導体線と、前記信号導体線と平行して前記誘電体基板の内部又は裏面に形成されたグランド層とを有し、50GHz以上の高周波信号が伝送される高周波伝送線路とを具備するとともに、該高周波伝送線路の終端部に他の高周波回路と接続するための接続端子部を形成してなる高周波用配線基板であって、
前記接続端子部における前記信号導体線両側の前記誘電体基板表面に一対の接続用グランド導体を形成し、該一対の接続用グランド導体を前記誘電体基板を貫通して形成された一対の貫通導体によってそれぞれ前記グランド層と接続するとともに、前記信号導体線の中心と前記貫通導体との距離を0.25λg以下(λg:前記高周波信号の前記誘電体基板中の信号波長)としたことを特徴とするものである。
【0021】
また、前記接続端子部における信号導体線の幅を前記高周波伝送線路の信号導体線幅より小さくすることが望ましく、前記グランド層における少なくとも前記一対の貫通導体間に位置し、かつ前記信号導体線と対向する領域に非グランド領域を設けることがさらに望ましい。また、この前記接続端子部は、ロウ材を介して他の高周波回路と接続される場合に好適である。
【0022】
また、本発明の高周波用配線基板の接続構造は、上記接続端子部の構造を具備する2つの高周波用配線基板における信号導体線同士および一対の接続用グランド導体同士をそれぞれロウ材を介して接続したことを特徴とするものである。なお、かかる接続構造においても、各接続端子部における信号導体線の幅を前記高周波伝送線路の信号導体線幅より小さくすることが望ましく、前記グランド層における少なくとも前記一対の貫通導体間に位置し、かつ前記信号導体線と対向する領域に非グランド領域を設けることがさらに望ましい。
【0023】
【作用】
本発明によれば、上記のように誘電体基板と、その表面に形成された信号導体線と、前記誘電体基板の内部あるいは裏面に前記信号導体線と平行に形成されたグランド層とからなる高周波伝送線路の終端部に形成された接続端子部において、前記信号導体線の端部の両側に一対の接続用グランド導体を形成するとともに、前記信号導体線中心と前記貫通導体との距離を誘電体基板中の信号波長λgの0.25λg以下と狭くすることにより、50GHz以上の高周波信号を伝送する場合において、高周波信号の伝送を担う信号導体線直下のグランド層のグランド電流が、信号導体線における電流に対して小さな位相差で接続用グランド導体に伝送されるため、接続端子部における高周波信号の反射が低減され、高周波信号の良好な伝送が可能となり、その結果、他の高周波回路への接続部における位相差も小さくなり、他の外部回路との接続部全体における高周波信号の反射が低減され、高周波信号の良好な伝送、伝達が可能となる。
【0024】
また、配線基板の接続端子部を信号導体線の両側に一対の接続用グランド導体を形成したコプレーナ線路によって構成しているために、他の外部回路との接続をコプレーナ線路同士の接続により構成することからも高周波信号の反射を低減することができる。
【0025】
さらに、接続端子部の信号導体線幅を接続端子部以外の高周波伝送線路部の信号導体線幅より小さくすることにより、信号導体線とグランド層との結合を小さくし、相対的に信号導体線と接続用グランド導体との結合を強めて、よりコプレーナ線路の電磁界に近い分布に変換することが可能になり、電磁界分布の変化による信号の反射を低減できる。
【0026】
また、同様の理由により、配線基板の接続端子部の少なくとも前記一対の貫通導体間に位置し、かつ信号導体線に対向するグランド層を非グランド領域とすることにより、さらに接続端子部の電磁界分布をコプレーナ線路の電磁界に近い分布に変換することが可能となるために信号の反射を低減し、高周波信号の低損失な伝送を可能にするのに有効である。
【0027】
【発明の実施の形態】
本発明の配線基板を図面に基づき詳述する。
図1は、本発明の高周波用配線基板の一例を説明するためのものであり、(a)は誘電体基板表面の接続端子部付近の平面図および(b)はその概略断面図である。図1の配線基板Aによれば、誘電体基板1の表面に信号導体線2が形成され、また、誘電体基板1の内部には、信号導体線2と平行にグランド層3が形成されており、かかる信号導体線2およびグランド層3によってマイクロストリップ線路構造の高周波伝送線路Xが形成されている。そして、高周波伝送線路Xの終端部には、外部回路と接続するための接続端子部Yが形成されている。
【0028】
誘電体基板1は、アルミナセラミックス、ムライトセラミックス、窒化アルミニウムセラミックス、窒化ケイ素セラミックス、炭化珪素セラミックス、ガラスセラミックス、有機樹脂を含有する誘電体等の誘電率2〜15、望ましくは4〜12の誘電体等によって構成される。
【0029】
本発明によれば、接続端子部Yにおいて、信号導体線2終端部の両側の誘電体基板1表面には円形または三角形、四角形等の多角形形状の一対の接続用グランド導体4が設けられており、接続用グランド導体4は、ビアホール導体、キャスタレーション、オープンホール等の貫通導体5、5を介してそれぞれグランド層3と電気的に接続されている。
【0030】
本発明によれば、接続端子部Yにおいて、信号導体線2の中心と貫通導体5、5とのそれぞれの距離Gを0.25λg以下、特に0.15λg以下(λg:前記高周波信号の前記誘電体基板中の信号波長)に狭くすることが重要である。
【0031】
これによって、配線基板Aを他の高周波回路を有する外部回路基板等に表面実装した場合に、外部回路基板との接続部における高周波信号の伝送を担う信号導体線直下のグランド層のグランド電位が、貫通導体5を経由して信号導体線2の電流と小さな位相差でグランド導体に伝送されるため、位相差による信号の反射が低減され、50GHz以上の高周波信号を通過伝送することが可能となる。
【0032】
なお、本明細書中における距離Gとは、信号導体線2の終端部における線路幅の中心と貫通導体5、5の信号導体線2側端部との距離の意である。従って、言い換えれば、貫通導体5,5間の距離は、2G、即ち、0.5λg以下、特に0.3λg以下となることを意味する。
【0033】
また、本発明の配線基板は、他の一例の平面図を示す図2のように、配線基板Bの接続端子部Yの信号導体線2の幅を高周波伝送線路Xの信号導体線2の幅より小さくする、具体的には高周波伝送線路Xの信号導体線2の幅をW、接続端子部Yの信号導体線2の幅をWとした時、0.4W≦W≦0.8Wとする。
【0034】
これにより、接続端子部Yでのグランド層3内の信号伝送による電磁界の集中領域が貫通導体5を経由して連続的に他の高周波回路に伝送される、すなわち信号導体線2とグランド層3との結合を小さくして、信号の電磁界分布をマイクロストリップ線路の電磁界に近い分布からコプレーナ線路の電磁界に近い分布に変更することが可能になり、接続部での電磁界分布の変化による信号の反射を低減することができる。
【0035】
また、配線基板の接続端子部において、前記グランド層における少なくとも前記一対の貫通導体5、5間に位置し、かつ信号導体線2に対向する領域Z、言い換えれば、平面的に見て、一対の貫通導体5、5を結ぶ線分領域と信号導体線2との重なる領域Zを非グランド領域とすることによっても、上記と同様に信号の反射を低減するのに有効である。
【0036】
この非グランド領域6は、前記領域Zを含んでいればよく、前記領域Zのみを非グランド領域6とすることのみならず、例えば、図3(a)に示すように、前記領域Zに加え、前記領域Zからグランド層3の端面までの領域を非グランド領域6とすることによって、さらに伝送損失を低減することができる。
【0037】
また、図3(b)に示すように、非グランド領域6を、前記領域Zを含み、前記信号導体線2の終端部に向けて、連続的にあるいは段階的に徐々に広がるように形成することが望ましい。このように、非グランド領域6を略V字状に形成することにより、配線基板の高周波伝送線路部から接続端子部までの電磁界分布の変化をスムーズにして、信号の反射を低減できる。
【0038】
さらに、図3(c)に示すように、非グランド領域6をグランド層3の貫通導体5、5に挟まれた領域のみならず、貫通導体5、5の外側の領域を前記信号導体線の終端部に向けて、連続的にあるいは段階的に徐々に広がるように形成し、言わばW状に形成することにより、さらに電磁界分布の変化をスムーズにして、反射を低減できる。
【0039】
次に、本発明の配線基板の接続構造の一例として、高周波素子を搭載したパッケージを高周波回路を有する外部回路基板に実装した場合の接続構造について説明する。図4の概略断面図に示すように、パッケージ7は誘電体基板8と蓋体9からなるキャビティ内に高周波素子10が収納されており、また、誘電体基板8の高周波素子10搭載面側の表面には図5の蓋体9を除いた平面図(a)に示すように、一端が高周波素子10とリボンなどにより接続された入力用および出力用の2つの信号導体線11が形成されている。
【0040】
また、誘電体基板8の内部には、図5(b)のパターン図に示すように、図3(c)で説明したのと同様の端部がW状のグランド層12が形成されている。この信号導体線11とグランド層12によってマイクロストリップ線路構造の高周波伝送線路を形成している。そして、信号導体線11の高周波素子10と接続された一端とは反対側の他端は、誘電体基板8を貫通し、グランド層12に接触することなく形成されたスルーホール導体13によって誘電体基板8の反対側表面に導出され、誘電体基板8の反対側表面に形成された信号導体線14と電気的に接続されている。また、信号導体線14とグランド層12とはマイクロストリップ線路構造の高周波伝送線路Xを形成している。
【0041】
誘電体基板8の反対側表面においては、図5(c)のパターン図に示すように、入力用および出力用の2つの信号導体線14が形成されており、それぞれの信号導体線14の終端部の両側には一対の接続用グランド導体15が設けられて接続端子部Yが形成されており、接続用グランド導体15は、貫通導体16を介して誘電体基板8内部のグランド層12と電気的に接続されている。また、接続端子部Yにおいて信号導体線14の線幅は高周波伝送線路Xよりも細く形成されている。
【0042】
そして、かかるパッケージ7においては、図1、図2および図3で説明したように、配線基板の接続端子部において、信号導体線14の中心と貫通導体16との距離が誘電体基板中の信号波長λgの0.25倍以下となるように配置されている。
【0043】
一方、パッケージ7を実装する外部回路基板18は、外部回路基板18表面の平面図である図6(a)に示されるように、その表面には、前述のパッケージ7に対して入出力するための2つの信号導体線19が形成され、また外部回路基板18の内部にはグランド層20が形成されており、信号導体線19とともにマイクロストリップ線路を形成している。このグランド層20は、図6(b)に示すように、接続端子部において図5(b)と同様の理由からグランド層20の端部がW状に形成されている。
【0044】
そして、入力用および出力用の各信号導体線19の終端部には、それぞれ接続端子部が形成されており、この接続端子部において各信号導体線19の両側には、パッケージ7の接続端子部Yと全く同様に一対の接続用グランド導体21が形成されており、接続用グランド導体21はそれぞれグランド層20と貫通導体22によって電気的に接続されている。また、接続端子部の信号導体線19の線幅はそれ以外の高周波伝送線路における信号導体線19の線幅よりも狭く形成されている。
【0045】
そして、外部回路基板18においても図1乃至図3で説明したものと同様な接続端子構造からなり、すなわち信号導体線19の中心と貫通導体22、22とのそれぞれの距離Gを外部回路基板中の信号波長λgの0.25倍以下となる位置に設けられている。
【0046】
そして、パッケージ7は、図4に示すように、外部回路基板18に対して、各信号導体線14、19同士、接続用グランド導体15、21同士を当接し、半田リフローなどによって半田等のロウ材24によってパッケージ7の信号導体線14と外部回路基板18の信号導体線19と、また、パッケージ7の接続用グランド導体15と外部回路基板18の接続用グランド導体21同士をそれぞれ電気的に接続することにより、パッケージ7を外部回路基板18に表面実装される。なお、前記信号導体14、19間、接続用グランド導体15、21間は、ロウ材よりも高い融点を有するバンプやボール状の端子を介してロウ材によって接合固定することも可能である。
【0047】
かかる実装構造によれば、パッケージ7と外部回路基板18の互いの接続端子部において、上述した位相差による反射を抑制でき、伝送損失を低減した実装構造を提供できる。
【0048】
上記図6(a)(b)の外部回路基板は、1つの外部回路基板の表面に入力用および出力用の接続端子部が両方形成されたものであるが、入力用の接続端子部および出力用の接続端子部は、図6(c)に示すように、それぞれ別の外部回路基板18’、18’’にそれぞれ形成されていてもよい。
【0049】
なお、図4のパッケージ7において、高周波素子10搭載側の信号導体線11とその反対側表面の信号導体線14との接続は、スルーホール導体13によるものであるが、信号導体線11と信号導体線14との接続は、これに限定されるものではなく、例えば、グランド層12にスロット孔(スロット線路)を形成し、このスロット孔を介して各信号導体線11、14の端部を対峙させることにより、両導体を電磁的に接続することも可能である。
【0050】
また、本発明における接続端子部の構造は、少なくとも信号導体線とグランド層を具備するものであれば、あらゆる高周波伝送線路に対して適用でき、図1乃至図5に示したようなマイクロストリップ線路のみならず、グランド付きコプレーナ線路に対しても適用することができる。
【0051】
【実施例】
本発明の高周波用配線基板の外部回路基板への表面実装後の伝送特性を測定した。測定に用いた評価用配線基板の構造を図6に示した。この評価用配線基板24によれば、図7(a)に示すように、誘電体基板25の実装面側表面に、2つの終端部を有する信号導体線26を、誘電体基板25内部にグランド層28を形成してマイクロストリップ線路からなる高周波伝送線路を形成した。そして、信号導体線26の各終端部の両側に、それぞれ一対の直径0.16mmφの接続用グランド導体27を形成し、接続用グランド導体27とグランド層28とを0.10mmφの貫通導体29によって電気的に接続し、接続端子部Yを形成した。
【0052】
なお、貫通導体29の位置を変えて、信号導体線26中心と貫通導体29との距離Gが異なる数種のサンプルを用意した。なお、試料No.5〜8については、グランド層28の接続端子部と対向する部分に、図3(c)で説明したように、略W字状の端部形状を有する非グランド領域30を形成した。
【0053】
この評価用配線基板24を図6(a)(b)に示したような全く同様の接続端子部パターンを表面に有する外部回路基板18に半田を介して接続、実装した。この評価用配線基板24を表面実装した外部回路基板18に対して、外部回路基板の一方の接続端子部から評価用配線基板24を経由して他方の接続端子部までの50GHzにおける伝送特性として信号の挿入損失S21を測定した。
【0054】
なお、評価用配線基板と外部回路基板は、比誘電率8.9のアルミナ基板(誘電体基板中の50GHzの信号波長2mm)を用い、信号導体線、グランド層、接続用グランド導体、貫通導体は、いずれもタングステンメタライズによって同時焼成により形成し、表面に露出している信号導体線、接続グランド導体の表面には金メッキを施した。また、信号導体線の線幅を0.16mmとし、各接続端子部における信号導体線の線幅Wを表1に示す幅とした。
【0055】
【表1】
Figure 0003619397
【0056】
表1の結果から明らかなように、信号導体線と貫通導体との距離Gを誘電体基板中の信号波長λgの0.25倍より大きい試料No.1、2では、実装後の挿入損失が大きいものであった。
【0057】
これに対し、本発明の範囲内である試料No.3〜8は、挿入損失が低減できることがわかった。また、接続端子部の信号導体線の線幅Wを高周波伝送線路の線幅Wよりも小さい試料No.4〜8では、接続端子部の信号端子部の信号導体線の幅Wと高周波伝送線路の幅Wとが同じ試料No.3より挿入損失を低減でき、さらに非グランド領域を設けた試料No.5〜8ではさらに挿入損失を低減できることがわかった。
【0058】
【発明の効果】
以上詳述した通り、本発明によれば、誘電体基板表面に信号導体線と、誘電体基板の内部あるいは裏面にグランド層を具備する高周波用配線基板において、接続端子部の信号導体線の両側に接続用グランド導体を形成し、接続用グランド導体とグランド層を貫通導体で接続し、接続端子部における信号導体線の中心と貫通導体との距離を誘電体基板中の信号波長λgの0.25倍以下にすることにより、他の高周波回路との接続部における高周波信号の伝送損失を低減できる。
【図面の簡単な説明】
【図1】本発明の高周波用配線基板の一例を説明するためのもので、(a)誘電体基板表面の接続端子部付近の平面図および(b)その概略断面図である。
【図2】本発明の配線基板の他の一例を説明するための誘電体基板表面の接続端子部付近の平面図である。
【図3】(a)(b)(c)は、いずれも本発明の配線基板の好適例におけるグランド層のパターンを示す図である。
【図4】本発明の高周波用配線基板の接続構造の一例を説明するための概略断面図である。
【図5】図4のパッケージの構造を説明するための(a)誘電体基板表面の平面図、(b)グランド層のパターン図、(c)誘電体基板裏面の平面図を示す。
【図6】図4のパッケージを実装する外部回路基板の構造を説明するための(a)平面図、(b)グランド層のパターン図および(c)他の外部回路基板の平面図を示す。
【図7】評価用配線基板の構造を説明するための(a)実装面側表面の平面図、(b)グランド層のパターン図を示す。
【図8】従来のメタルパッケージの構造を説明するための(a)平面図、(b)断面図を示す。
【図9】従来の表面実装型高周波用パッケージの構造を説明するための概略断面図である。
【図10】図9のパッケージの(a)グランド層のパターン図、(b)誘電体基板実装面側表面の平面図、(c)パッケージを実装する外部回路基板の平面図である。
【符号の説明】
1 誘電体基板
2 信号導体線
3 グランド層
4 接続用グランド導体
5 貫通導体
6 非グランド領域
X 高周波用伝送線路
Y 接続端子部
A 配線基板
G 距離

Claims (7)

  1. 誘電体基板と、該誘電体基板表面に形成された信号導体線と、前記信号導体線と平行して前記誘電体基板の内部又は裏面に形成されたグランド層とを有し、50GHz以上の高周波信号が伝送される高周波伝送線路とを具備するとともに、該高周波伝送線路の終端部に他の高周波回路と接続するための接続端子部を形成してなる高周波用配線基板であって、
    前記接続端子部における前記信号導体線両側の前記誘電体基板表面に一対の接続用グランド導体を形成し、該一対の接続用グランド導体を前記誘電体基板を貫通して形成された一対の貫通導体によってそれぞれ前記グランド層と接続するとともに、前記信号導体線の中心と前記貫通導体との距離を0.25λg以下(λg:前記高周波信号の前記誘電体基板中の信号波長)としたことを特徴とする高周波用配線基板。
  2. 前記接続端子部における信号導体線の幅を前記高周波伝送線路の信号導体線幅より小さくしたことを特徴とする請求項1記載の高周波用配線基板。
  3. 前記グランド層における少なくとも前記一対の貫通導体間に位置し、かつ前記信号導体線と対向する領域に非グランド領域を設けたことを特徴とする請求項1または2記載の高周波用配線基板。
  4. 前記接続端子部が、ロウ材を介して他の高周波回路と接続される請求項1乃至3のいずれか記載の高周波用配線基板。
  5. 誘電体基板と、該誘電体基板表面に形成された信号導体線と、前記信号導体線と平行して前記誘電体基板の内部又は裏面に形成されたグランド層とを有し、50GHz以上の高周波信号が伝送される高周波伝送線路とを具備するとともに、該高周波伝送線路の終端部に他の高周波回路を接続するための接続端子部を形成してなる2つの高周波用配線基板を具備し、該2つの高周波用配線基板とを接続する構造であって、
    前記2つの高周波用配線基板の前記接続端子部における前記信号導体線両側の前記誘電体基板表面に一対の接続用グランド導体を形成し、該一対の接続用グランド導体を前記誘電体基板を貫通して形成された一対の貫通導体によってそれぞれ前記グランド層と接続するとともに、前記信号導体線の中心と前記貫通導体との距離を0.25λg以下(λg:前記高周波信号の前記誘電体基板中の信号波長)とし、
    前記2つの高周波用配線基板における信号導体線同士および一対の接続用グランド導体同士をそれぞれロウ材を介して接続したことを特徴とする高周波用配線基板の接続構造。
  6. 前記2つの高周波用配線基板における接続端子部における信号導体線の幅を、前記高周波伝送線路の信号導体線幅より小さくしたことを特徴とする請求項5記載の高周波用配線基板の接続構造。
  7. 前記2つの高周波用配線基板における前記接続端子部の前記グランド層において、少なくとも前記一対の貫通導体間に位置し、かつ前記信号導体線と対向する領域を非グランド領域としたことを特徴とする請求項5または6記載の高周波用配線基板の接続構造。
JP22796099A 1999-08-11 1999-08-11 高周波用配線基板および接続構造 Expired - Fee Related JP3619397B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP22796099A JP3619397B2 (ja) 1999-08-11 1999-08-11 高周波用配線基板および接続構造
DE60035553T DE60035553T2 (de) 1999-08-11 2000-08-10 Hochfrequenzschaltungsplatte und seine Verbindungsstruktur
EP00117130A EP1081989B1 (en) 1999-08-11 2000-08-10 High frequency wiring board and its connecting structure
US09/636,054 US6501352B1 (en) 1999-08-11 2000-08-10 High frequency wiring board and its connecting structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP22796099A JP3619397B2 (ja) 1999-08-11 1999-08-11 高周波用配線基板および接続構造

Publications (2)

Publication Number Publication Date
JP2001053396A JP2001053396A (ja) 2001-02-23
JP3619397B2 true JP3619397B2 (ja) 2005-02-09

Family

ID=16868964

Family Applications (1)

Application Number Title Priority Date Filing Date
JP22796099A Expired - Fee Related JP3619397B2 (ja) 1999-08-11 1999-08-11 高周波用配線基板および接続構造

Country Status (1)

Country Link
JP (1) JP3619397B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103597658A (zh) * 2011-07-04 2014-02-19 华为技术有限公司 模组及耦合布置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103597658A (zh) * 2011-07-04 2014-02-19 华为技术有限公司 模组及耦合布置
US9172126B2 (en) 2011-07-04 2015-10-27 Huawei Technologies Co., Ltd. Module and coupling arrangement

Also Published As

Publication number Publication date
JP2001053396A (ja) 2001-02-23

Similar Documents

Publication Publication Date Title
US6057600A (en) Structure for mounting a high-frequency package
US5952709A (en) High-frequency semiconductor device and mounted structure thereof
JPH10242716A (ja) 高周波用入出力端子ならびにそれを用いた高周波用半導体素子収納用パッケージ
US6501352B1 (en) High frequency wiring board and its connecting structure
JP3619396B2 (ja) 高周波用配線基板および接続構造
JP3619398B2 (ja) 高周波用配線基板および接続構造
JP3217677B2 (ja) 高周波用半導体装置
JP3638479B2 (ja) 高周波用配線基板およびその接続構造
JP3305589B2 (ja) 高周波用半導体装置の実装構造
JP3619397B2 (ja) 高周波用配線基板および接続構造
JP3462062B2 (ja) 高周波用伝送線路の接続構造および配線基板
JP3347640B2 (ja) 高周波用伝送線路
JP3181036B2 (ja) 高周波用パッケージの実装構造
JP3140385B2 (ja) 高周波用半導体装置
JP3158031B2 (ja) マイクロストリップ線路の結合構造
JP3046287B1 (ja) 接続端子構造
JP2000164764A (ja) 高周波用配線基板の実装構造
JP2758321B2 (ja) 回路基板
JP3145670B2 (ja) 高周波用半導体パッケージの実装構造
JP3261094B2 (ja) 高周波用配線基板の実装構造
JPH10313078A (ja) 高周波用半導体装置の実装構造
JP2001244409A (ja) 高周波モジュール
JP2000022042A (ja) 高周波用パッケージ
JP2000164766A (ja) 高周波用配線基板
JPH11260948A (ja) 高周波用半導体パッケージの実装構造

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20041109

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20041112

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071119

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081119

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091119

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101119

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101119

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111119

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111119

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121119

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121119

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131119

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees