JP3462062B2 - 高周波用伝送線路の接続構造および配線基板 - Google Patents
高周波用伝送線路の接続構造および配線基板Info
- Publication number
- JP3462062B2 JP3462062B2 JP35294797A JP35294797A JP3462062B2 JP 3462062 B2 JP3462062 B2 JP 3462062B2 JP 35294797 A JP35294797 A JP 35294797A JP 35294797 A JP35294797 A JP 35294797A JP 3462062 B2 JP3462062 B2 JP 3462062B2
- Authority
- JP
- Japan
- Prior art keywords
- coplanar line
- line
- dielectric substrate
- central conductor
- conductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
- H01L2223/64—Impedance arrangements
- H01L2223/66—High-frequency adaptations
- H01L2223/6605—High-frequency electrical connections
- H01L2223/6627—Waveguides, e.g. microstrip line, strip line, coplanar line
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
- H01L2924/141—Analog devices
- H01L2924/1423—Monolithic Microwave Integrated Circuit [MMIC]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16195—Flat cap [not enclosing an internal cavity]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
- H05K1/0218—Reduction of cross-talk, noise or electromagnetic interference by printed shielding conductors, ground planes or power plane
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0237—High frequency adaptations
Landscapes
- Waveguides (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子、受動
部品、接続用端子間を相互に接続することが可能であっ
て、高周波信号の特性劣化を低減して特定周波数のみを
透過させることができる高周波用伝送線路の接続構造、
およびかかる接続構造を具備した配線基板に関するもの
である。
部品、接続用端子間を相互に接続することが可能であっ
て、高周波信号の特性劣化を低減して特定周波数のみを
透過させることができる高周波用伝送線路の接続構造、
およびかかる接続構造を具備した配線基板に関するもの
である。
【０００２】
【従来技術】従来より、半導体素子を気密に封止するた
めの半導体素子用パッケージにおいては、誘電体材料か
らなる誘電体基板と蓋により形成かれたキャビティ内に
半導体素子を搭載して気密に封止した構造が知られてい
る。また、このようなパッケージにおいて周波数が１Ｇ
Ｈｚ以上のマイクロ波の信号を取り扱う場合、半導体素
子への高周波信号の入出力は、図５（ａ）に示されるよ
うに、誘電体基板３１の半導体素子３２搭載面にマイク
ロストリップ線路等の高周波用伝送線路３３を形成し、
その一端がワイヤボンディングリボン等で半導体素子３
２と接続し、その伝送線路３３を壁体３４を通過してキ
ャビティ３５外に引き出したフィードスルー型の半導体
用パッケージが考案されている。
めの半導体素子用パッケージにおいては、誘電体材料か
らなる誘電体基板と蓋により形成かれたキャビティ内に
半導体素子を搭載して気密に封止した構造が知られてい
る。また、このようなパッケージにおいて周波数が１Ｇ
Ｈｚ以上のマイクロ波の信号を取り扱う場合、半導体素
子への高周波信号の入出力は、図５（ａ）に示されるよ
うに、誘電体基板３１の半導体素子３２搭載面にマイク
ロストリップ線路等の高周波用伝送線路３３を形成し、
その一端がワイヤボンディングリボン等で半導体素子３
２と接続し、その伝送線路３３を壁体３４を通過してキ
ャビティ３５外に引き出したフィードスルー型の半導体
用パッケージが考案されている。
【０００３】また、高周波信号を垂直方向に伝送する手
法としては、図５（ｂ）に示すように、誘電体基板３１
の底面に同様に高周波用伝送線路３６を形成し、キャビ
ティ３５内の高周波用伝送線路３３と、スルーホール導
体３７を介して接続した半導体素子用パッケージが多く
用いられている。
法としては、図５（ｂ）に示すように、誘電体基板３１
の底面に同様に高周波用伝送線路３６を形成し、キャビ
ティ３５内の高周波用伝送線路３３と、スルーホール導
体３７を介して接続した半導体素子用パッケージが多く
用いられている。
【０００４】さらに、誘電体基板３１としては、その配
線の形成の信頼性、価格などの点からアルミナセラミッ
クスが最も多く用いられている。
線の形成の信頼性、価格などの点からアルミナセラミッ
クスが最も多く用いられている。
【０００５】
【発明が解決しようとする課題】しかしながら、図５
（ａ）のように、伝送線路３３が壁体３４を通過する場
合、壁体通過部がマイクロストリップ線路からストリッ
プ線路への変換されるために、信号線路幅を狭くする必
要がある。その結果、この通過部で反射損、放射損が発
生しやすいため高周波信号の特性劣化が起こりやすくな
るという問題がある。
（ａ）のように、伝送線路３３が壁体３４を通過する場
合、壁体通過部がマイクロストリップ線路からストリッ
プ線路への変換されるために、信号線路幅を狭くする必
要がある。その結果、この通過部で反射損、放射損が発
生しやすいため高周波信号の特性劣化が起こりやすくな
るという問題がある。
【０００６】これに対して、図５（ｂ）のパッケージで
は、伝送線路が壁体３４を通過しないために、信号特性
劣化が小さいが、誘電体基板３１として、従来から用い
られるアルミナセラミックスを用いる場合等において、
伝送する信号の使用周波数が１０ＧＨｚ以上になるとス
ルーホール導体での透過損失が急激に大きくなるため
に、高周波領域の信号を特性劣化なく伝送することが困
難であった。
は、伝送線路が壁体３４を通過しないために、信号特性
劣化が小さいが、誘電体基板３１として、従来から用い
られるアルミナセラミックスを用いる場合等において、
伝送する信号の使用周波数が１０ＧＨｚ以上になるとス
ルーホール導体での透過損失が急激に大きくなるため
に、高周波領域の信号を特性劣化なく伝送することが困
難であった。
【０００７】従って、本発明は、誘電体基板の両面に形
成された高周波用伝送線路を伝送損失が小さく、且つ簡
略した構造からなり小型化が可能な高信頼性の高周波用
伝送線路の接続構造と、かかる高周波用伝送線路の接続
構造を利用した配線基板を提供することを目的とするも
のである。
成された高周波用伝送線路を伝送損失が小さく、且つ簡
略した構造からなり小型化が可能な高信頼性の高周波用
伝送線路の接続構造と、かかる高周波用伝送線路の接続
構造を利用した配線基板を提供することを目的とするも
のである。
【０００８】
【課題を解決するための手段】本発明者らは、上記の目
的に対して検討を行った結果、誘電体基板の両面に、中
心導体と、グランド層からなるコプレーナ線路をそれぞ
れ形成するとともに、それらを特定位置に配置すること
により、両線路を電磁的に結合せしめることにより、伝
送損失の小さい接続構造となることを見いだし、本発明
に至った。
的に対して検討を行った結果、誘電体基板の両面に、中
心導体と、グランド層からなるコプレーナ線路をそれぞ
れ形成するとともに、それらを特定位置に配置すること
により、両線路を電磁的に結合せしめることにより、伝
送損失の小さい接続構造となることを見いだし、本発明
に至った。
【０００９】即ち、本発明の高周波用伝送線路の接続構
造は、誘電体基板の一方の表面に形成され、終端部を有
する第１の中心導体と、その両側に形成された第１のグ
ランド層とからなる第１のコプレーナ線路と、前記誘電
体基板の他方の表面に形成され、終端部を有する第２の
中心導体と、その両側に形成された第２のグランド層と
からなる第２のコプレーナ線路との接続構造であって、
前記第１のコプレーナ線路および前記第２のコプレーナ
線路における各中心導体の終端部付近両側の前記グラン
ド層との離間距離を他の線路部分よりも大きくなるよう
に形成するとともに、前記第１の中心導体と前記第２の
中心導体とを平面的にみて互いの終端部が平行且つ一部
が重なるように配置して、前記第１のコプレーナ線路と
前記第２のコプレーナ線路とを電磁結合せしめ、且つ前
記終端部の周囲のグランド層に伝送信号の波長λの１／
４波長未満の間隔で複数のスルーホール導体を形成し
て、前記電磁結合部を電磁的に囲んだことを特徴とする
ものである。
造は、誘電体基板の一方の表面に形成され、終端部を有
する第１の中心導体と、その両側に形成された第１のグ
ランド層とからなる第１のコプレーナ線路と、前記誘電
体基板の他方の表面に形成され、終端部を有する第２の
中心導体と、その両側に形成された第２のグランド層と
からなる第２のコプレーナ線路との接続構造であって、
前記第１のコプレーナ線路および前記第２のコプレーナ
線路における各中心導体の終端部付近両側の前記グラン
ド層との離間距離を他の線路部分よりも大きくなるよう
に形成するとともに、前記第１の中心導体と前記第２の
中心導体とを平面的にみて互いの終端部が平行且つ一部
が重なるように配置して、前記第１のコプレーナ線路と
前記第２のコプレーナ線路とを電磁結合せしめ、且つ前
記終端部の周囲のグランド層に伝送信号の波長λの１／
４波長未満の間隔で複数のスルーホール導体を形成し
て、前記電磁結合部を電磁的に囲んだことを特徴とする
ものである。
【００１０】また、本発明の配線基板は、［請求項３］
誘電体基板と、該誘電体基板の一方の表面に設けられた
電気素子と、前記誘電体基板の一方の表面に形成され一
端が前記電気素子と電気的に接続された、終端部を有す
る第１の中心導体と、その両側に形成された第１のグラ
ンド層とからなる第１のコプレーナ線路と、前記誘電体
基板の他方の表面に形成され、終端部を有する第２の中
心導体と、その両側に形成された第２のグランド層とか
らなる第２のコプレーナ線路とを具備してなり、前記第
１のコプレーナ線路および前記第２のコプレーナ線路に
おける各中心導体の終端部付近両側の前記グランド層と
の離間距離を他の線路部分よりも大きくなるように形成
するとするとともに、前記第１の中心導体と前記第２の
中心導体とを平面的にみて互いの終端部が平行且つ一部
が重なるように配置して、前記第１のコプレーナ線路と
前記第２のコプレーナ線路とを電磁結合せしめ、且つ前
記終端部の周囲のグランド層に伝送信号の波長λの１／
４波長未満の間隔で複数のスルーホール導体を形成し
て、前記電磁結合部を電磁的に囲んだことを特徴とする
ものである。
誘電体基板と、該誘電体基板の一方の表面に設けられた
電気素子と、前記誘電体基板の一方の表面に形成され一
端が前記電気素子と電気的に接続された、終端部を有す
る第１の中心導体と、その両側に形成された第１のグラ
ンド層とからなる第１のコプレーナ線路と、前記誘電体
基板の他方の表面に形成され、終端部を有する第２の中
心導体と、その両側に形成された第２のグランド層とか
らなる第２のコプレーナ線路とを具備してなり、前記第
１のコプレーナ線路および前記第２のコプレーナ線路に
おける各中心導体の終端部付近両側の前記グランド層と
の離間距離を他の線路部分よりも大きくなるように形成
するとするとともに、前記第１の中心導体と前記第２の
中心導体とを平面的にみて互いの終端部が平行且つ一部
が重なるように配置して、前記第１のコプレーナ線路と
前記第２のコプレーナ線路とを電磁結合せしめ、且つ前
記終端部の周囲のグランド層に伝送信号の波長λの１／
４波長未満の間隔で複数のスルーホール導体を形成し
て、前記電磁結合部を電磁的に囲んだことを特徴とする
ものである。
【００１１】なお、上記においてコプレーナ線路に対し
ては、周波数が１ＧＨｚ以上の信号が伝送されるもので
あることが望ましい。
ては、周波数が１ＧＨｚ以上の信号が伝送されるもので
あることが望ましい。
【００１２】
【作用】本発明によれば、誘電体基板の一方の表面に第
１のコプレーナ線路と、他方の表面に第２のコプレーナ
線路を形成し、両者を特定条件にて誘電体基板を介して
対峙させて電磁結合することにより、スルーホール導体
やビアホール導体等による透過損失の影響を受けること
なく、良好な伝送特性で信号の伝達を行うことができ
る。
１のコプレーナ線路と、他方の表面に第２のコプレーナ
線路を形成し、両者を特定条件にて誘電体基板を介して
対峙させて電磁結合することにより、スルーホール導体
やビアホール導体等による透過損失の影響を受けること
なく、良好な伝送特性で信号の伝達を行うことができ
る。
【００１３】従って、例えば、半導体素子用パッケージ
等の配線基板において、半導体素子搭載面に第１のコプ
レーナ線路を形成し、底面に第２のコプレーナ線路を形
成し、両者を電磁結合することにより、高周波信号の伝
送損失の発生を抑制し、高信頼性の配線基板を提供でき
る。
等の配線基板において、半導体素子搭載面に第１のコプ
レーナ線路を形成し、底面に第２のコプレーナ線路を形
成し、両者を電磁結合することにより、高周波信号の伝
送損失の発生を抑制し、高信頼性の配線基板を提供でき
る。
【００１４】
【発明の実施の形態】本発明の高周波用伝送線路の接続
構造を図１をもとに説明する。図１において、（ａ）は
誘電体基板の表面の導体パターンを示す図、（ｂ）は、
（ａ）におけるＡ−Ａ断面図、（ｃ）は誘電体基板の裏
面の導体パターンを示す図である。図１によれば、誘電
体基板１の一方の表面には、終端部２ａを有する第１の
中心導体２と、その両側および終端部２ａの周囲に形成
された第１のグランド層３とからなる第１のコプレーナ
線路Ａが形成される。一方、誘電体基板１の他方の表面
にも、同様に終端部４ａを有する第２の中心導体４と、
その両側およびその周囲に形成された第２のグランド層
５とからなる第２のコプレーナ線路Ｂが被着形成されて
いる。
構造を図１をもとに説明する。図１において、（ａ）は
誘電体基板の表面の導体パターンを示す図、（ｂ）は、
（ａ）におけるＡ−Ａ断面図、（ｃ）は誘電体基板の裏
面の導体パターンを示す図である。図１によれば、誘電
体基板１の一方の表面には、終端部２ａを有する第１の
中心導体２と、その両側および終端部２ａの周囲に形成
された第１のグランド層３とからなる第１のコプレーナ
線路Ａが形成される。一方、誘電体基板１の他方の表面
にも、同様に終端部４ａを有する第２の中心導体４と、
その両側およびその周囲に形成された第２のグランド層
５とからなる第２のコプレーナ線路Ｂが被着形成されて
いる。
【００１５】コプレーナ線路Ａにおいては、中心導体２
の両側には、線路部分においては離間間隔ｘをもって、
また中心導体２の終端部２ａ付近の両側においては離間
距離ｙをもって、且つ離間距離ｙが、前記線路部分の間
隔ｘよりも大きくなるようにグランド層３が形成されて
いる。この中心導体２のグランド層３との離間距離は、
特性インピーダンスの整合を図る上で必要であり、例え
ば、誘電率５．５からなる誘電体基板を用いた場合、ｘ
は０．０５ｍｍ、ｙは０．１５ｍｍに設計される。この
時のｘ、ｙの関係が、ｘ＝ｙ、あるいはｘ＞ｙの関係で
は、終端部における急激な特性インピーダンス不整合が
生じるため反射が生じ、伝送特性が劣化する原因となっ
てしまう。
の両側には、線路部分においては離間間隔ｘをもって、
また中心導体２の終端部２ａ付近の両側においては離間
距離ｙをもって、且つ離間距離ｙが、前記線路部分の間
隔ｘよりも大きくなるようにグランド層３が形成されて
いる。この中心導体２のグランド層３との離間距離は、
特性インピーダンスの整合を図る上で必要であり、例え
ば、誘電率５．５からなる誘電体基板を用いた場合、ｘ
は０．０５ｍｍ、ｙは０．１５ｍｍに設計される。この
時のｘ、ｙの関係が、ｘ＝ｙ、あるいはｘ＞ｙの関係で
は、終端部における急激な特性インピーダンス不整合が
生じるため反射が生じ、伝送特性が劣化する原因となっ
てしまう。
【００１６】一方、コプレーナ線路Ｂにおいても、中心
導体４、終端部４ａおよびグランド層５もコプレーナ線
路Ａと全く同様な終端構造からなる。
導体４、終端部４ａおよびグランド層５もコプレーナ線
路Ａと全く同様な終端構造からなる。
【００１７】そして、コプレーナ線路Ａ，Ｂとは、誘電
体基板１を介して、図１（ａ）（ｂ）（ｃ）に示される
通り、前記第１の中心導体２の終端部２ａと、第２の中
心導体４の終端部４ａとを平面的にみて互いに平行に，
且つ互いの終端部が重なるように配置されている。この
時の重なり部分の長さｚは、伝送信号波長λの１／４波
長相当長さとなるように設計することにより、コプレー
ナ線路Ａと、コプレーナ線路Ｂとを透過周波数領域で電
磁的に結合することができる。
体基板１を介して、図１（ａ）（ｂ）（ｃ）に示される
通り、前記第１の中心導体２の終端部２ａと、第２の中
心導体４の終端部４ａとを平面的にみて互いに平行に，
且つ互いの終端部が重なるように配置されている。この
時の重なり部分の長さｚは、伝送信号波長λの１／４波
長相当長さとなるように設計することにより、コプレー
ナ線路Ａと、コプレーナ線路Ｂとを透過周波数領域で電
磁的に結合することができる。
【００１８】なお、本発明の接続構造においては、第１
のコプレーナ線路Ａおよび第２のコプレーナ線路Ｂは、
誘電体基板１が介在した構造からなる結果、第１のコプ
レーナ線路Ａおよび第２のコプレーナ線路Ｂは、いずれ
もグランド付きコプレーナ線路となる。また、第１のコ
プレーナ線路Ａにおけるグランド層３と、第２のコプレ
ーナ線路Ｂにおけるグランド層５とは、例えば、スルー
ホール導体６によって電気的に接続して等電位とするこ
とが望ましい。また、終端部の周囲のグランド層には、
伝送信号の波長λの１／４波長未満の間隔で複数のスル
ーホール導体７を形成して、電磁結合部を電磁的に囲む
ことが望ましい。
のコプレーナ線路Ａおよび第２のコプレーナ線路Ｂは、
誘電体基板１が介在した構造からなる結果、第１のコプ
レーナ線路Ａおよび第２のコプレーナ線路Ｂは、いずれ
もグランド付きコプレーナ線路となる。また、第１のコ
プレーナ線路Ａにおけるグランド層３と、第２のコプレ
ーナ線路Ｂにおけるグランド層５とは、例えば、スルー
ホール導体６によって電気的に接続して等電位とするこ
とが望ましい。また、終端部の周囲のグランド層には、
伝送信号の波長λの１／４波長未満の間隔で複数のスル
ーホール導体７を形成して、電磁結合部を電磁的に囲む
ことが望ましい。
【００１９】また、本発明における接続構造において、
誘電体基板を構成する誘電体材料としては誘電率が１５
以下のセラミックス、ガラスセラミックス、セラミック
金属複合材料、ガラス有機樹脂系複合材料等などが望ま
しく、このうち誘電率が１０以下のセラミックス、ガラ
スセラミックス、セラミック金属複合材料、ガラス有機
樹脂系複合材料等が特に望ましい。
誘電体基板を構成する誘電体材料としては誘電率が１５
以下のセラミックス、ガラスセラミックス、セラミック
金属複合材料、ガラス有機樹脂系複合材料等などが望ま
しく、このうち誘電率が１０以下のセラミックス、ガラ
スセラミックス、セラミック金属複合材料、ガラス有機
樹脂系複合材料等が特に望ましい。
【００２０】さらに、コプレーナ線路Ａ，Ｂを形成する
導体としては、Ｗ、Ｍｏ等の高融点金属、金、銀、銅、
アルミニウム等の従来から用いられている種々の導体材
料によって形成することができるが、これらの中でも低
抵抗の導体である、金、銀、銅、アルミニウム等が好適
に用いられる。
導体としては、Ｗ、Ｍｏ等の高融点金属、金、銀、銅、
アルミニウム等の従来から用いられている種々の導体材
料によって形成することができるが、これらの中でも低
抵抗の導体である、金、銀、銅、アルミニウム等が好適
に用いられる。
【００２１】次に、上記の高周波用伝送線路の接続構造
を適用した配線基板に係る例として、半導体素子用パッ
ケージを例として説明する。図２（ａ）に、その構造を
説明するための断面図を、（ｂ）に半導体素子搭載面の
導体パターン、（ｃ）に底面の導体パターンを示した。
図２によれば、半導体素子用パッケージ１０は、誘電体
基板１１と蓋体１２によりキャビティ１３が形成されて
おり、そのキャビティ１３内には、ＭＭＩＣ、ＭＩＣ等
の半導体素子１４が搭載されている。
を適用した配線基板に係る例として、半導体素子用パッ
ケージを例として説明する。図２（ａ）に、その構造を
説明するための断面図を、（ｂ）に半導体素子搭載面の
導体パターン、（ｃ）に底面の導体パターンを示した。
図２によれば、半導体素子用パッケージ１０は、誘電体
基板１１と蓋体１２によりキャビティ１３が形成されて
おり、そのキャビティ１３内には、ＭＭＩＣ、ＭＩＣ等
の半導体素子１４が搭載されている。
【００２２】本発明によれば、上記の半導体素子用パッ
ケージのキャビティ１３内の誘電体基板１１の表面に
は、半導体素子に信号を伝送するための線路として、中
心導体１５とグランド層１６からなる第１のコプレーナ
線路Ａが形成されている。そして、この第１のコプレー
ナ線路Ａの一端は、半導体素子１４とリボン、ワイヤ、
ＴＡＢ（Tape Automated Bonding）等によって電気的に
接続されている。また、第１のコプレーナ線路Ａの他端
は、キャビティ１３内の誘電体基板１１の表面にて終端
部１５ａを形成している。
ケージのキャビティ１３内の誘電体基板１１の表面に
は、半導体素子に信号を伝送するための線路として、中
心導体１５とグランド層１６からなる第１のコプレーナ
線路Ａが形成されている。そして、この第１のコプレー
ナ線路Ａの一端は、半導体素子１４とリボン、ワイヤ、
ＴＡＢ（Tape Automated Bonding）等によって電気的に
接続されている。また、第１のコプレーナ線路Ａの他端
は、キャビティ１３内の誘電体基板１１の表面にて終端
部１５ａを形成している。
【００２３】また、誘電体基板のキャビティ１３外の誘
電体基板１１の底面にも同様に、中心導体１７とグラン
ド層１８からなる第２のコプレーナ線路Ｂが形成されて
いる。第２のコプレーナ線路Ｂの一端は、パッケージの
外部電気回路基板への接続部を形成しており、他端は終
端部１７ａを形成し、第１のコプレーナ線路Ａにおける
中心導体１５の終端部１５ａと図１に示したような構造
にて配設することにより、第１のコプレーナ線路Ａと第
２のコプレーナ線路Ｂとを電磁結合されている。
電体基板１１の底面にも同様に、中心導体１７とグラン
ド層１８からなる第２のコプレーナ線路Ｂが形成されて
いる。第２のコプレーナ線路Ｂの一端は、パッケージの
外部電気回路基板への接続部を形成しており、他端は終
端部１７ａを形成し、第１のコプレーナ線路Ａにおける
中心導体１５の終端部１５ａと図１に示したような構造
にて配設することにより、第１のコプレーナ線路Ａと第
２のコプレーナ線路Ｂとを電磁結合されている。
【００２４】その結果、半導体素子１４から第１のコプ
レーナ線路Ａを経由して第２のコプレーナ線路Ｂまでの
一連を接続できるとともに、この接続間において従来の
ようなスルーホール導体や壁体を通過することがないた
めに、伝送信号の伝送損失を低減することができる。
レーナ線路Ａを経由して第２のコプレーナ線路Ｂまでの
一連を接続できるとともに、この接続間において従来の
ようなスルーホール導体や壁体を通過することがないた
めに、伝送信号の伝送損失を低減することができる。
【００２５】なお、蓋体１２は、キャビティからの電磁
波が外部に漏洩するのを防止できる材料から構成され、
セラミックス、セラミック金属複合材料、ガラスセラミ
ックス等が使用できる。
波が外部に漏洩するのを防止できる材料から構成され、
セラミックス、セラミック金属複合材料、ガラスセラミ
ックス等が使用できる。
【００２６】また、図２の半導体素子用パッケージにお
いては、キャビティ１３内には、半第１のコプレーナ線
路Ａの他に、半導体素子１４に電力を供給するための電
源用信号線路（図示せず）が形成され、その電源用信号
線路の他端は、スルーホール導体を通じて誘電体基板１
１の下面まで導出される。
いては、キャビティ１３内には、半第１のコプレーナ線
路Ａの他に、半導体素子１４に電力を供給するための電
源用信号線路（図示せず）が形成され、その電源用信号
線路の他端は、スルーホール導体を通じて誘電体基板１
１の下面まで導出される。
【００２７】なお、図２において半導体素子用パッケー
ジによれば、誘電体基板１１と蓋体１２によるキャビテ
ィ１３の形成に代えて、誘電体基板１１の表面に実装さ
れた半導体素子１４を封止用樹脂によって封止すること
も可能である。
ジによれば、誘電体基板１１と蓋体１２によるキャビテ
ィ１３の形成に代えて、誘電体基板１１の表面に実装さ
れた半導体素子１４を封止用樹脂によって封止すること
も可能である。
【００２８】また、配線基板の一例として、第１のコプ
レーナ線路に対して半導体素子が接続された半導体素子
用パッケージを例示したが、その他、誘電体基板の表面
および裏面に半導体素子を実装し、それらを第１のコプ
レーナ線路および第２のコプレーナ線路の電磁結合によ
って接続して、モジュール化を図ることもできる。
レーナ線路に対して半導体素子が接続された半導体素子
用パッケージを例示したが、その他、誘電体基板の表面
および裏面に半導体素子を実装し、それらを第１のコプ
レーナ線路および第２のコプレーナ線路の電磁結合によ
って接続して、モジュール化を図ることもできる。
【００２９】また、コプレーナ線路に接続される素子と
しては半導体素子に限られることなく、光導波路、超伝
導素子、アンテナ素子などと接続することができる。
しては半導体素子に限られることなく、光導波路、超伝
導素子、アンテナ素子などと接続することができる。
【００３０】図３は、図１の高周波用伝送線路の接続構
造の特性を評価するための１手段として、半導体素子用
パッケージとしての伝送特性を評価するためのものであ
って、（ａ）は誘電体基板表面（半導体素子搭載面）の
パターン図、（ｂ）は裏面のパターン図である。このパ
ターン図から示すように、表面側に２つの終端部１９
ａ、１９ｂを有する中心導体１９と、グランド層２０か
らなる第１のコプレーナ線路Ａを形成し、裏面側に第１
のコプレーナ線路Ａにおける中心導体１９の終端部１９
ａ、１９ｂとそれぞれ電磁結合された中心導体２１、２
１’、グランド層２２を具備する２つの第２のコプレー
ナ線路Ｂ、Ｂ’を形成し、裏面側の２つの第２コプレー
ナ線路Ｂ、Ｂ’の伝送特性を評価した。
造の特性を評価するための１手段として、半導体素子用
パッケージとしての伝送特性を評価するためのものであ
って、（ａ）は誘電体基板表面（半導体素子搭載面）の
パターン図、（ｂ）は裏面のパターン図である。このパ
ターン図から示すように、表面側に２つの終端部１９
ａ、１９ｂを有する中心導体１９と、グランド層２０か
らなる第１のコプレーナ線路Ａを形成し、裏面側に第１
のコプレーナ線路Ａにおける中心導体１９の終端部１９
ａ、１９ｂとそれぞれ電磁結合された中心導体２１、２
１’、グランド層２２を具備する２つの第２のコプレー
ナ線路Ｂ、Ｂ’を形成し、裏面側の２つの第２コプレー
ナ線路Ｂ、Ｂ’の伝送特性を評価した。
【００３１】この評価にあたっては、誘電体基板を誘電
率５．６、誘電損失３０．０×１０-4（測定周波数６０
ＧＨｚ）の誘電体材料によって形成し、中心導体および
グランド層を銅メタライズによって形成し、さらにその
表面に金メッキを施した。
率５．６、誘電損失３０．０×１０-4（測定周波数６０
ＧＨｚ）の誘電体材料によって形成し、中心導体および
グランド層を銅メタライズによって形成し、さらにその
表面に金メッキを施した。
【００３２】なお、図３における各コプレーナ線路の各
寸法は、信号線路幅ａが１１０μｍ、終端部長さｂが
１．０ｍｍ、線路部分の中心導体とグランド層との離間
距離ｘが９０μｍ、中心導体の終端部付近のグランド層
との離間距離ｙが４００μｍ、重なり部長さｚが０．８
ｍｍとした。
寸法は、信号線路幅ａが１１０μｍ、終端部長さｂが
１．０ｍｍ、線路部分の中心導体とグランド層との離間
距離ｘが９０μｍ、中心導体の終端部付近のグランド層
との離間距離ｙが４００μｍ、重なり部長さｚが０．８
ｍｍとした。
【００３３】また、電磁結合部周辺及び信号線路の両脇
のグランド層２０、２２に０．５ｍｍ間隔でスルーホー
ル導体（図示せず）を形成して、第１および第２のグラ
ンド層間を電気的に接続した。この測定用配線基板に対
して、ネットワークアナライザーによって伝送特性を測
定した。このときの結果を図４に示す。
のグランド層２０、２２に０．５ｍｍ間隔でスルーホー
ル導体（図示せず）を形成して、第１および第２のグラ
ンド層間を電気的に接続した。この測定用配線基板に対
して、ネットワークアナライザーによって伝送特性を測
定した。このときの結果を図４に示す。
【００３４】このとき４０ＧＨｚで伝送特性はＳ１１が
−１９．５ｄＢ、Ｓ２１が−０．９ｄＢと優れた伝送特
性を示し優れたものであった。
−１９．５ｄＢ、Ｓ２１が−０．９ｄＢと優れた伝送特
性を示し優れたものであった。
【００３５】次に、図５に示した従来の半導体素子用パ
ッケージに対して同様に評価を行った。この評価では、
誘電体基板として、誘電率９．８、誘電損失１８．０×
１０-4（測定周波数６０ＧＨｚ）の誘電体材料を用い、
表面および底面に形成された伝送線路間を径２００μｍ
のタングステン導体からなるスルーホール導体で接続し
た半導体装置をネットワークアナライザーで同様に測定
し、その結果を図６に示した。図６の結果から、スルー
ホール導体にて伝送線路を接続した場合、周波数が２０
ＧＨｚ以上でＳ１１：−１０ｄＢ以上、Ｓ２１：−３０
ｄＢ以下となることから、高周波信号を半導体素子に伝
送することは不可能であることがわかった。
ッケージに対して同様に評価を行った。この評価では、
誘電体基板として、誘電率９．８、誘電損失１８．０×
１０-4（測定周波数６０ＧＨｚ）の誘電体材料を用い、
表面および底面に形成された伝送線路間を径２００μｍ
のタングステン導体からなるスルーホール導体で接続し
た半導体装置をネットワークアナライザーで同様に測定
し、その結果を図６に示した。図６の結果から、スルー
ホール導体にて伝送線路を接続した場合、周波数が２０
ＧＨｚ以上でＳ１１：−１０ｄＢ以上、Ｓ２１：−３０
ｄＢ以下となることから、高周波信号を半導体素子に伝
送することは不可能であることがわかった。
【００３６】
【発明の効果】以上詳述した通り、本発明の高周波用伝
送線路の接続構造によれば、誘電体基板の表裏に設けら
れた高周波用伝送線路を特性劣化の小さくして接続する
ことが可能となり、半導体素子用パッケージやモジュー
ル基板などの配線基板において、１ＧＨｚ以上の高周波
信号を扱う配線基板における信号伝達の信頼性を高める
ことができる。
送線路の接続構造によれば、誘電体基板の表裏に設けら
れた高周波用伝送線路を特性劣化の小さくして接続する
ことが可能となり、半導体素子用パッケージやモジュー
ル基板などの配線基板において、１ＧＨｚ以上の高周波
信号を扱う配線基板における信号伝達の信頼性を高める
ことができる。
【図１】本発明の高周波用伝送線路の接続構造を説明す
るための図であり、（ａ）は、その表面の導体パターン
を示す図、（ｂ）は（ａ）におけるＡ−Ａ断面図、
（ｃ）は底面の導体パターンを示す図である。
るための図であり、（ａ）は、その表面の導体パターン
を示す図、（ｂ）は（ａ）におけるＡ−Ａ断面図、
（ｃ）は底面の導体パターンを示す図である。
【図２】本発明の高周波用伝送線路の接続構造を用いた
配線基板の一例として半導体素子用パッケージの構造を
説明するためのもので、（ａ）は断面図、（ｂ）は半導
体素子搭載面の導体パターン図、（ｃ）は底面の導体パ
ターン図である。
配線基板の一例として半導体素子用パッケージの構造を
説明するためのもので、（ａ）は断面図、（ｂ）は半導
体素子搭載面の導体パターン図、（ｃ）は底面の導体パ
ターン図である。
【図３】図１の高周波用伝送線路の接続構造の特性を評
価するための配線基板を説明するためのものであり、
（ａ）は誘電体基板表面（半導体素子搭載面）のパター
ン図、（ｂ）は裏面のパターン図である。
価するための配線基板を説明するためのものであり、
（ａ）は誘電体基板表面（半導体素子搭載面）のパター
ン図、（ｂ）は裏面のパターン図である。
【図４】図３に基づく本発明における配線基板の伝送特
性を示す図である。
性を示す図である。
【図５】（ａ）および（ｂ）はいずれも従来の半導体素
子用パッケージの構造を説明するための断面図である。
子用パッケージの構造を説明するための断面図である。
【図６】図５（ｂ）のパッケージにおける伝送特性を示
す図である。
す図である。
１・・・誘電体基板
２・・・第１の中心導体
２ａ，４ａ・・終端部
３・・・第１のグランド層
４・・・第２の中心導体
５・・・第２のグランド層
Ａ・・・第１のコプレーナ線路
Ｂ・・・第２のコプレーナ線路
Claims (4)
- 【請求項１】誘電体基板の一方の表面に形成され、終端
部を有する第１の中心導体と、その両側に形成された第
１のグランド層とからなる第１のコプレーナ線路と、前
記誘電体基板の他方の表面に形成され、終端部を有する
第２の中心導体と、その両側に形成された第２のグラン
ド層とからなる第２のコプレーナ線路との接続構造であ
って、前記第１のコプレーナ線路および前記第２のコプ
レーナ線路における各中心導体の終端部付近両側の前記
グランド層との離間距離を他の線路部分よりも大きくな
るように形成するとともに、前記第１の中心導体と前記
第２の中心導体とを平面的にみて互いの終端部が平行且
つ一部が重なるように配置して、前記第１のコプレーナ
線路と前記第２のコプレーナ線路とを電磁結合せしめ、
且つ前記終端部の周囲のグランド層に伝送信号の波長λ
の１／４波長未満の間隔で複数のスルーホール導体を形
成して、前記電磁結合部を電磁的に囲んだことを特徴と
する高周波用伝送線路の接続構造。 - 【請求項２】前記コプレーナ線路に、周波数が１ＧＨｚ
以上の信号が伝送される請求項１記載の高周波用伝送線
路の接続構造。 - 【請求項３】誘電体基板と、該誘電体基板の一方の表面
に設けられた電気素子と、前記誘電体基板の一方の表面
に形成され一端が前記電気素子と電気的に接続された、
終端部を有する第１の中心導体と、その両側に形成され
た第１のグランド層とからなる第１のコプレーナ線路
と、前記誘電体基板の他方の表面に形成され、終端部を
有する第２の中心導体と、その両側に形成された第２の
グランド層とからなる第２のコプレーナ線路とを具備し
てなり、前記第１のコプレーナ線路および前記第２のコ
プレーナ線路における各中心導体の終端部付近両側の前
記グランド層との離間距離を他の線路部分よりも大きく
なるように形成するとするとともに、前記第１の中心導
体と前記第２の中心導体とを平面的にみて互いの終端部
が平行且つ一部が重なるように配置して、前記第１のコ
プレーナ線路と前記第２のコプレーナ線路とを電磁結合
せしめ、且つ前記終端部の周囲のグランド層に伝送信号
の波長λの１／４波長未満の間隔で複数のスルーホール
導体を形成して、前記電磁結合部を電磁的に囲んだこと
を特徴とする配線基板。 - 【請求項４】前記コプレーナ線路に、周波数が１ＧＨｚ
以上の信号が伝送される請求項３記載の配線基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35294797A JP3462062B2 (ja) | 1997-12-22 | 1997-12-22 | 高周波用伝送線路の接続構造および配線基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35294797A JP3462062B2 (ja) | 1997-12-22 | 1997-12-22 | 高周波用伝送線路の接続構造および配線基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11186458A JPH11186458A (ja) | 1999-07-09 |
| JP3462062B2 true JP3462062B2 (ja) | 2003-11-05 |
Family
ID=18427549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35294797A Expired - Fee Related JP3462062B2 (ja) | 1997-12-22 | 1997-12-22 | 高周波用伝送線路の接続構造および配線基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3462062B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4623850B2 (ja) * | 2001-03-27 | 2011-02-02 | 京セラ株式会社 | 高周波半導体素子収納用パッケージおよびその実装構造 |
| WO2004075336A1 (ja) * | 2003-02-21 | 2004-09-02 | Matsushita Electric Industrial Co., Ltd. | 高周波回路 |
| JP4325630B2 (ja) | 2006-03-14 | 2009-09-02 | ソニー株式会社 | ３次元集積化装置 |
| EP3598484B1 (en) * | 2008-09-05 | 2021-05-05 | Mitsubishi Electric Corporation | High-frequency circuit package and sensor module |
| JP5279424B2 (ja) * | 2008-09-12 | 2013-09-04 | 新日本無線株式会社 | 高周波伝送装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3457802B2 (ja) * | 1996-04-26 | 2003-10-20 | 京セラ株式会社 | 高周波用半導体装置 |
| FR2743199B1 (fr) * | 1996-01-03 | 1998-02-27 | Europ Agence Spatiale | Antenne reseau plane hyperfrequence receptrice et/ou emettrice, et son application a la reception de satellites de television geostationnaires |
-
1997
- 1997-12-22 JP JP35294797A patent/JP3462062B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11186458A (ja) | 1999-07-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3500268B2 (ja) | 高周波用入出力端子ならびにそれを用いた高周波用半導体素子収納用パッケージ | |
| US6483406B1 (en) | High-frequency module using slot coupling | |
| US6870438B1 (en) | Multi-layered wiring board for slot coupling a transmission line to a waveguide | |
| JP3457802B2 (ja) | 高周波用半導体装置 | |
| US6255730B1 (en) | Integrated low cost thick film RF module | |
| EP1081989A2 (en) | High frequency wiring board and its connecting structure | |
| JP3537626B2 (ja) | 高周波用パッケージ | |
| JP3462062B2 (ja) | 高周波用伝送線路の接続構造および配線基板 | |
| JP3217677B2 (ja) | 高周波用半導体装置 | |
| JP3420913B2 (ja) | 半導体チップ実装用回路基板、半導体チップ収納用パッケージ、及び半導体デバイス | |
| JP3305589B2 (ja) | 高周波用半導体装置の実装構造 | |
| JP3619396B2 (ja) | 高周波用配線基板および接続構造 | |
| JP3140385B2 (ja) | 高周波用半導体装置 | |
| JP3556470B2 (ja) | 高周波用モジュール | |
| JP3618046B2 (ja) | 高周波回路用パッケージ | |
| JP3181036B2 (ja) | 高周波用パッケージの実装構造 | |
| JP3704440B2 (ja) | 高周波用配線基板の接続構造 | |
| JP3619398B2 (ja) | 高周波用配線基板および接続構造 | |
| JP3071761B2 (ja) | 高周波用半導体装置の実装構造 | |
| JP3112253B2 (ja) | 高周波用半導体装置 | |
| JPH05199019A (ja) | 高周波回路パッケージ | |
| JPH09172303A (ja) | マイクロストリップ線路の結合構造 | |
| JP2000164764A (ja) | 高周波用配線基板の実装構造 | |
| JP3619397B2 (ja) | 高周波用配線基板および接続構造 | |
| JP3145670B2 (ja) | 高周波用半導体パッケージの実装構造 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080815 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |