JP3500268B2 - 高周波用入出力端子ならびにそれを用いた高周波用半導体素子収納用パッケージ - Google Patents

高周波用入出力端子ならびにそれを用いた高周波用半導体素子収納用パッケージ

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はミリ波帯等の高周波
用半導体素子収納用パッケージの高周波用入出力端子な
らびにその高周波用入出力端子を用いた高周波用半導体
素子収納用パッケージに関する。
【０００２】
【従来の技術】マイクロ波帯やミリ波帯等の高周波信号
を用いる高周波用半導体素子等を気密封止して収容する
高周波用半導体素子収納用パッケージの信号入出力部に
おいては、マイクロストリップ線路やストリップ線路等
の伝送線路を接合する形で用い、パッケージの内部に半
導体素子を収容して気密封止する端子構造がとられる。
【０００３】そのような入出力端子の構成として、例え
ば図７に示すようなものがある。図７（ａ）は平面図、
同図（ｂ）はそのＡ−Ａ線断面図であり、これらの図に
おいて１はセラミック等から成る下部誘電体基板、２は
セラミック等から成り、下部誘電体基板１の上面に接合
されたパッケージの容器壁の一部となる上部誘電体基
板、３は下部誘電体基板１の上面に形成された線路導
体、４は下部誘電体基板１および上部誘電体基板２の両
側面に形成された側面接地層、５は下部誘電体基板１の
下面に形成された下面接地層、６は上部誘電体基板２の
上面に形成された上面接地層であり、いわゆるメタルウ
ォールタイプの構成である。この入出力端子によれば、
下部誘電体基板１と上部誘電体基板２とに挟まれたスト
リップ線路に相当する部分とその前後のマイクロストリ
ップ線路に相当する部分との線路幅を変えることで線路
導体３の特性インピーダンスを整合させて低反射損・低
挿入損を実現するとともに、下面接地層５と誘電体基板
１・２の両側面の側面接地層４とを備えた構成の入出力
端子をパッケージの金属基体上に設けた切欠部に埋め込
むことにより、この線路導体３とこれに隣接して設けら
れる他の入出力端子の線路導体とのアイソレーション特
性を向上させるというものである。
【０００４】また図８（ａ）に平面図、（ｂ）にＢ−Ｂ
線断面図で示すように、線路導体の両側に接地パターン
を設けた入出力端子がある。これらの図において７は図
７の１と同様の下部誘電体基板、８は２と同様の上部誘
電体基板、９は３と同様の線路導体、10は５と同様の下
面接地層、11は６と同様の上部接地層であり、12は線路
導体９を両側から挟むように下部誘電体基板７上に形成
された接地パターン、13は接地パターン12と下面接地層
10とを接続するスルーホール等の貫通導体、14は接地パ
ターン12と上面接地層11とを接続するスルーホール等の
貫通導体であり、いわゆるセラミックウォールタイプの
構成である。この入出力端子によれば、図７に示した入
出力端子と同様にして線路導体９の特性インピーダンス
を整合させて低反射損失・低挿入損失を実現するととも
に、接地パターン12と貫通導体13・14と下面接地層10と
上面接地層11とにより線路導体９を取り囲んでシールド
することによりアイソレーション特性を向上させるとい
うものである。
【０００５】なお、上記それぞれの高周波用入出力端子
においてストリップ線路部分を構成する下部誘電体基板
１・７と上部誘電体基板２・８とには、通常はそれぞれ
同じ誘電体材料が使用され、また、ほぼ同じ厚みの誘電
体として形成されている。
【０００６】
【発明が解決しようとする課題】上記のような従来の高
周波用入出力端子においては、高周波の中でも周波数の
比較的低い領域（マイクロ波帯）ではマイクロストリッ
プ線路部分とストリップ線路部分との特性インピーダン
スが整合されているため高周波信号の伝送特性は良い。
【０００７】しかしながら、例えば30ＧＨｚを超えるよ
うな周波数の高い領域（ミリ波帯）では、ストリップ線
路部分とマイクロストリップ線路部分とにおける線路導
体３・９の特性インピーダンスを整合させて、さらに高
次モードを抑制して高周波信号の伝搬モードの相違をな
くして反射損失を抑えるために、ストリップ線路部分の
線路導体幅が非常に小さく不安定になることからストリ
ップ線路部分の線路導体３・９の長さをこの入出力端子
を介して伝送する高周波信号の１／２ｎ（ｎは自然数）
波長に設定する必要があり、その結果、ストリップ線路
部分の線路導体３・９の長さが極めて短いものとなって
いるために入出力端子部分の強度を著しく劣化させてい
た。また波長の１／２ｎに設計的に合わせたとしても、
入出力端子部分の形状が３次元的に見ると複雑なことや
製造上のバラツキからストリップ線路部分での伝搬モー
ドとその前後のマイクロストリップ線路部分での伝搬モ
ードとが実質的に異なってしまい、反射損失や挿入損失
が増大して、高周波信号の伝送特性を悪化させてしまう
という問題点があった。
【０００８】また、図８に示した構成では、誘電体基板
７・８にそれぞれ小さな貫通導体14を形成する必要があ
るため製造が容易でなく、また、貫通導体によるシール
ドでは平面的なシールドに比べて反射損失・挿入損失が
大きくなるという問題点もあった。
【０００９】本発明は上記問題点に鑑みて案出されたも
のであり、その目的は、マイクロストリップ線路に相当
する部分とストリップ線路に相当する部分との高周波信
号の伝搬モードを揃えて反射損失・挿入損失を低減し
た、すぐれた伝送特性を有する高周波用入出力端子を提
供することにある。
【００１０】また本発明の目的は、入出力端子部におけ
るマイクロストリップ線路に相当する部分とストリップ
線路に相当する部分との高周波信号の伝搬モードを揃え
て反射損失・挿入損失を低減した、すぐれた伝送特性を
有する高周波用半導体素子収納用パッケージを提供する
ことにある。
【００１１】
【課題を解決するための手段】本発明の高周波用入出力
端子は、下面に下面接地層が、側面に側面接地層が、上
面に線路導体とこの線路導体の両側に等間隔で配設され
た同一面接地層とがそれぞれ形成されているとともに前
記下面接地層と前記側面接地層と前記同一面接地層とが
接続されて同電位の接地面を形成した下部誘電体基板
と、この下部誘電体基板上に前記線路導体および同一面
接地層の一部を挟んで接合された上部誘電体基板とから
成る高周波用入出力端子であって、前記上部誘電体基板
の厚みを前記下部誘電体基板の厚みよりも厚くするとと
もに、前記線路導体の前記下部誘電体基板と前記上部誘
電体基板とに挟まれた部分の幅をその他の部分よりも狭
くし、かつ前記同一面接地層の前記下部誘電体基板と前
記上部誘電体基板とに挟まれた部分を線路導体に向けて
等間隔に突出させたことを特徴とするものである。
【００１２】また、本発明の高周波用半導体素子収納用
パッケージは、上面に高周波用半導体素子を搭載するた
めの搭載部を有する基板と、この基板上に前記搭載部を
囲むように接合された枠体と、この枠体を切り欠いて形
成され、その側面および底面を導電性とした入出力端子
取付部と、この入出力端子取付部に嵌着された上記構成
の高周波用入出力端子とから成ることを特徴とするもの
である。
【００１３】また、本発明の高周波用半導体素子収納用
パッケージは、上面に高周波用半導体素子を搭載するた
めの搭載部を有する誘電体基板と、この誘電体基板の上
面に前記搭載部近傍から誘電体基板の外周近傍にかけて
形成された線路導体およびこの線路導体の両側に等間隔
で配設された同一面接地層と、前記誘電体基板上に前記
搭載部を囲むとともに前記線路導体および前記同一面接
地層の一部を挟んで接合された誘電体枠体と、前記誘電
体基板の下面に形成された下面接地層と、この下面接地
層と前記同一面接地層とを接続する接続導体層とを具備
し、前記誘電体枠体の厚みを前記誘電体基板の厚みより
も厚くするとともに、前記線路導体の前記誘電体基板と
前記誘電体枠体とに挟まれた部分の幅をその他の部分よ
りも狭くし、かつ前記同一面接地層の前記誘電体枠体と
前記誘電体基板とに挟まれた部分を線路導体に向けて等
間隔に突出させたことを特徴とするものである。
【００１４】本発明の高周波用入出力端子によれば、線
路導体の下部誘電体基板と上部誘電体基板とに挟まれた
部分の幅をその他の部分よりも狭くし、かつ線路導体の
両側に等間隔で配設された同一面接地層の下部誘電体基
板と上部誘電体基板とに挟まれた部分を線路導体に向け
て等間隔に突出させたことから、線路導体が下部誘電体
基板と上部誘電体基板とに挟まれた前述のストリップ線
路に相当する部分における高周波信号の電界分布が、そ
れ以外の部分であるその前後の線路導体が露出した前述
のマイクロストリップ線路に相当する部分における電界
分布に近づくこととなるので、それにより両者の部分に
おける高周波信号の伝搬モードが同じモードに近づくこ
ととなり、両者の部分における特性インピーダンスにず
れが生じた場合であっても伝搬モードの相違による反射
損失や挿入損失が生ずることがなくなり、高周波信号に
対する良好な伝送特性を得ることができる。
【００１５】また、本発明の高周波用半導体素子収納用
パッケージによれば、その高周波用入出力端子部の構造
として上記の本発明に係る高周波用入出力端子を用いて
いることから、内部に収容された高周波用半導体素子と
外部電気回路との間における高周波信号の伝送におい
て、入出力端子における伝搬モードの相違による反射損
失や挿入損失が生ずることがなくなり、高周波信号に対
する良好な伝送特性を有する高周波特性に優れた半導体
素子収納用パッケージとなる。
【００１６】
【発明の実施の形態】以下、本発明を図面に基づき説明
する。なお、本発明は以下の例に限定されるものではな
く、本発明の要旨を逸脱しない範囲で変更・改良を施す
ことは何ら差し支えない。
【００１７】図１は本発明の高周波用入出力端子の実施
の形態の一例を示すものであり、同図（ａ）は平面図、
（ｂ）はＣ−Ｃ線断面図である。
【００１８】また、図２は図１に示した入出力端子にお
ける電界分布を示す断面図であり、同図（ａ）は図１
（ａ）のＣ−Ｃ線断面図、（ｂ）は図１（ｂ）のＤ−Ｄ
線断面図である。
【００１９】これらの図において、15は下部誘電体基
板、16は上部誘電体基板であり、これらは高周波回路用
パッケージの信号入出力部において気密封止部としても
利用される。下部誘電体基板15の下面には下面接地層17
が、側面には側面接地層18が、上面には線路導体19とこ
の線路導体19の両側に等間隔で配設された同一面接地層
20とがそれぞれ形成されており、下面接地層17と側面接
地層18と同一面接地層20とは接続されて同電位の接地面
を形成している。また、上部誘電体基板16は下部誘電体
基板15上に線路導体19および同一面接地層20の一部を挟
んで接合されている。そして、上部誘電体基板16の厚み
を下部誘電体基板15の厚みよりも厚くするとともに、線
路導体19の下部誘電体基板15と上部誘電体基板16とに挟
まれた部分の幅をその他の部分すなわち上部誘電体基板
16の前後で線路導体19が露出している部分よりも狭くし
て狭幅部19ａとし、かつ同一面接地層20の下部誘電体基
板15と上部誘電体基板16とに挟まれた部分に突出部20ａ
を設け、その部分を線路導体19の狭幅部19ａに向けて等
間隔に突出させている。
【００２０】従来の構成の高周波用入出力端子であれ
ば、線路導体の下部誘電体基板と上部誘電体基板とに挟
まれたストリップ線路に相当する部分においては、下部
誘電体基板と上部誘電体基板との厚みがほぼ同じであ
り、線路導体の両側に同一接地層が設けられていた場合
でも上記のような突出部20ａは設けられていなかったた
め線路導体と同一面接地層との間隔が広くなっており、
しかも上部誘電体基板の上面には上面接地層が、側面に
は側面接地層が設けられていたので、上部誘電体基板側
の電界は上面接地側に向かって下部誘電体基板側の電界
とほぼ同様の分布を示すいわゆるＴＥＭ（Transverse E
lectro-Magnetic ）モードの形態に近い電界分布となっ
ていた。一方、その前後のマイクロストリップ線路に相
当する部分においては、線路導体の上部が大気のため、
電界は下部誘電体基板中で主として下面接地層および側
面接地層に向かって分布しており、いわゆる準ＴＥＭモ
ードの電界分布となっていた。そのため、両者の間で高
周波信号の伝搬モードが相違し、それにより反射損失・
挿入損失が生じることとなっていた。
【００２１】これに対し、本発明の高周波用入出力端子
によれば、その電界分布を図２（ａ）および（ｂ）中に
それぞれ矢印で示すように、同図（ａ）に示すＣ−Ｃ線
断面においては、特性インピーダンスの整合のために線
路幅を狭くした線路導体19（19ａ）に対して、上部誘電
体基板16の厚みを下部誘電体基板15の厚みよりも厚くす
るとともに同一面接地層20に突出部20ａを設けて等間隔
に突出させたことから、電界が下部誘電体基板15側で下
面接地層17および同一面接地層20に向かって集中させる
とともに上部誘電体基板16側には点線の矢印で示すよう
な電界の分布をほとんどなくすことができ、電界分布を
準ＴＥＭモードの形態とすることができて、同図（ｂ）
に示すＤ−Ｄ線断面における電界分布である準ＴＥＭモ
ードに近づけることが可能となる。その結果、線路導体
19における高周波信号の伝搬モードを揃えることがで
き、線路導体の下部誘電体基板と上部誘電体基板とに挟
まれた部分における特性インピーダンスにずれが生じた
場合であっても伝搬モードの相違による反射損失や挿入
損失が低減することができ、すぐれた伝送特性を有する
ものとなる。
【００２２】下部誘電体基板15および上部誘電体基板16
としては、例えばアルミナやムライト等のセラミックス
材料、いわゆるガラセラ（ガラス＋セラミックス）、あ
るいはテフロン（ＰＴＦＥ）・ガラスエポキシ・ポリイ
ミド等の樹脂系材料などが用いられる。
【００２３】これら誘電体の厚みや幅は、伝送される高
周波信号の周波数や特性インピーダンスなどに応じて設
定されるが、本発明においては上部誘電体基板16の厚み
を下部誘電体基板15の厚みよりも厚くすることが重要で
あり、好適には、線路導体19の狭幅部19ａにおける上部
誘電体基板16の厚みを下部誘電体基板15の厚みのεr／
εr 1/2 倍以上とすると、線路導体19の狭幅部19ａにお
ける伝搬方向に垂直な面内での電界分布の下面接地層17
および側面接地層18側への集中がより顕著となって、そ
の伝搬モードを狭幅部19ａの前後の線路導体19での伝搬
モードに近づけることができるため、高周波信号の伝送
特性がより一層良好なものとなる。
【００２４】他方、上部誘電体基板16の厚みが下部誘電
体基板15の厚みのεr ／（２×εr 1/2 ）倍を下回る
と、実測結果において電磁界的結合度への影響が現れる
傾向があるので、上部誘電体基板16の厚みは下部誘電体
基板15の厚みのεr ／（２×εr 1/2 ）倍以上に設定す
ることが好ましい。
【００２５】例えば、誘電体としてアルミナ（εr ＝
９）を用いたとすると、εr ／（２×εr 1/2 ）＝1.5
となり、上部誘電体基板15の厚みは下部誘電体基板16の
厚みの1.5 倍以上とすることが好ましい。
【００２６】なお、上部誘電体基板16は下部誘電体基板
15と同じ材料を用いればよいが、上部誘電体基板16の誘
電率を下部誘電体基板15の誘電率よりも低いものとする
と、上記の作用効果をより顕著なものとすることがで
き、好ましいものとなる。
【００２７】線路導体19および同一面接地層20は、高周
波線路導体用の金属材料、例えばＣｕやＭｏＭｎ＋Ｎｉ
＋Ａｕ、Ｗ＋Ｎｉ＋Ａｕ、Ｃｒ＋Ｃｕ、Ｃｒ＋Ｃｕ＋Ｎ
ｉ＋Ａｕ、Ｔａ2 Ｎ＋ＮｉＣｒ＋Ａｕ、Ｔｉ＋Ｐｄ＋Ａ
ｕ、ＮｉＣｒ＋Ｐｄ＋Ａｕなどを用いて厚膜印刷法ある
いは各種の薄膜形成方法やメッキ処理法などにより形成
され、その厚みや幅も伝送される高周波信号の周波数や
特性インピーダンスなどに応じて設定される。
【００２８】上部誘電体基板16と下部誘電体基板15との
接合部において線路導体19の線路幅をそれ以外の部分で
の線路幅よりも狭くする場合、それらの幅は、理想とす
る特性インピーダンスに対応する幅からそれ以外の部分
での線路幅までの間で必要とする仕様に応じて適宜設定
される。
【００２９】また、線路導体19と同一面接地層20との間
隔は、通常同一面接地層20を設ける場合の標準的な設定
とすればよい。そして、上部誘電体基板16と下部誘電体
基板15との接合部において同一面接地層20を線路導体19
（19ａ）に向けて等間隔に突出させる場合、その突出量
または線路導体19ａとの間隔は、前述した電磁界的影響
度を考慮して、下部誘電体基板15の厚みのεr ／（２×
εr 1/2 ）倍以下の寸法で必要とする特性に応じて適宜
設定される。
【００３０】下面接地層17および側面接地層18は、線路
導体19および同一面接地層20と同様の材料を用いて同様
の方法により下部誘電体基板15の下面および側面のほぼ
全面に被着形成され、その厚みは、例えば厚膜であれば
20μｍ程度、薄膜であれば５μｍ程度に設定される。
【００３１】なお、本発明の高周波用入出力端子におい
ては、さらに上部誘電体基板16の上面ならびに側面に上
面接地層ならびに側面接地層を設けてもよく、それらを
設けた場合には、上下の誘電体基板15・16の厚みおよび
同一面接地層20の突出部20ａの作用により伝搬モードを
揃えて反射損失・挿入損失を低減できるとともに、線路
導体19ａの周囲を接地層で囲むこととなって高周波信号
に対するシールドとすることができる。
【００３２】また、下面接地層17や側面接地層18、ある
いは上部誘電体基板16の側面接地層や上面接地層は、金
属被膜層として形成される場合の他に、金属板や金属ブ
ロックを取着することにより形成される場合もある。
【００３３】次に、本発明の高周波用半導体素子収納用
パッケージについて図面に基づいて説明する。
【００３４】図３は本発明の高周波用半導体素子収納用
パッケージの実施の形態の一例を示す部分破断斜視図で
ある。
【００３５】同図において21は誘電体または金属等から
成る基板であり、その上面には高周波用半導体素子（図
示せず）を搭載するための搭載部21ａを有している。本
例では搭載部21ａを凹状に形成した例を示したが、基板
21上に平坦面として形成してもよい。22は基板21上に搭
載部21ａを囲むように接合された枠体であり、基板21と
同様に誘電体または金属等から成る。また、23は枠体22
を切り欠いて形成され、その側面および底面を導電性と
した入出力端子取付部である。なお、本例においては基
板21にも同様の切欠きを設けて入出力端子取付部23が形
成されている。この入出力端子取付部23の側面および底
面は、基板21および枠体23が金属から成る場合は導電性
であるが、基板21および枠体23が誘電体から成る場合に
は導体層を被着形成することによって導電性とする。こ
れら側面と底面とは、いずれも基板および枠体あるいは
それらに被着形成された接地導体層（図示せず）を介し
て接地されている。
【００３６】そして、24は入出力端子取付部23に嵌着さ
れた上記構成の本発明に係る高周波用入出力端子であ
り、25は下部誘電体基板、26は上部誘電体基板、27は下
部誘電体基板25の下面の下面接地層、28は側面の側面接
地層、29は下部誘電体基板25の上面に形成された線路導
体19、30は線路導体29の両側に等間隔で配設された同一
面接地層である。下面接地層27と側面接地層28と同一面
接地層30とは接続されて同電位の接地面を形成してい
る。上部誘電体基板26は下部誘電体基板25上に線路導体
29および同一面接地層30の一部を挟んで接合されてお
り、上部誘電体基板26の厚みを下部誘電体基板25の厚み
よりも厚くするとともに、線路導体29の下部誘電体基板
25と上部誘電体基板26とに挟まれた部分の幅をその他の
部分すなわち上部誘電体基板26の前後で線路導体29が露
出している部分よりも狭くして狭幅部29ａとし、かつ同
一面接地層30の下部誘電体基板25と上部誘電体基板26と
に挟まれた部分に突出部30ａを設け、その部分を線路導
体29の狭幅部29ａに向けて等間隔に突出させている。な
お、下面接地層27および側面接地層28はそれぞれ入出力
端子取付部23の導電性の側面および底面と接続されて接
地されている。
【００３７】この本発明の高周波用半導体素子収納用パ
ッケージによれば、その高周波用入出力端子部の構造と
して上記構成の本発明に係る高周波用入出力端子23を用
いていることから、パッケージ内部に収容された高周波
用半導体素子と外部電気回路との間における高周波信号
の伝送において、前述のように高周波用入出力端子23に
おける伝搬モードの相違による反射損失や挿入損失が生
ずることがなくなり、高周波信号に対する良好な伝送特
性を有する高周波特性に優れた、いわゆるメタルウォー
ルタイプの半導体素子収納用パッケージとなる。
【００３８】そして、線路導体29を搭載部21ａに搭載さ
れる高周波用半導体素子の端子電極ならびに外部電気回
路の配線導体にワイヤやリボン等を介して接続してパッ
ケージ内部の高周波用半導体素子と外部電気回路とを電
気的に接続し、枠体22の上面にＦｅ−Ｎｉ−ＣｏやＦｅ
−Ｎｉ42アロイ等のＦｅ−Ｎｉ合金・無酸素銅・アルミ
ニウム・ステンレス・Ｃｕ−Ｗ合金・Ｃｕ−Ｍｏ合金な
どから成る蓋体をハンダ・ＡｕＳｎロウやＡｕＧｅロウ
等の高融点金属ロウ・シームウェルド（溶接）等により
取着することによって高周波用半導体素子がパッケージ
内部に気密封止して収容され、製品としての高周波用半
導体装置となる。
【００３９】基板21および枠体22としては、パッケージ
の仕様に応じて高周波用入出力端子23の誘電体と同様の
誘電体あるいは上記の枠体22と同じ金属を用い、誘電体
から成る場合には少なくとも入出力端子取付部23の側面
および底面を導電性とする。
【００４０】また、基板21と枠体22とはＡｇＣｕロウ・
ＡｕＳｎロウ・ＡｕＧｅロウ等の高融点金属ロウにより
接合される。また、高周波用入出力端子24と入出力端子
取付部23とは嵌着され同様の高融点金属ロウにより接合
される。
【００４１】なお、本例では上部誘電体基板26の上面は
枠体22の上面と同一面となるようにしているが、このよ
うにすればこれらの上面に蓋体（図示せず）を直接ある
いは枠状の金属シール等を介して取着することにより、
搭載部21ａに搭載した高周波用半導体素子を内部に容易
に気密封止して収容できる。また、上部誘電体基板26の
上面と枠体22の上面とが同一面とならない場合は、その
段差を埋めるような形状とした蓋体により、あるいは金
属シールを介することにより同様に高周波用半導体素子
を内部に気密封止して収容できる。
【００４２】また、本例では基板21の両側に高周波用入
出力端子24を１つずつ取り付けているが、必要に応じて
他の位置にも、あるいは１つの側に複数の端子を取り付
けてもよく、この場合には入出力端子取付部23を複数設
けて高周波用入出力端子24を並列的に複数取り付ければ
よい。
【００４３】さらに、本発明の高周波用半導体素子収納
用パッケージにおいても、高周波用入出力端子24の上部
誘電体基板26の上面ならびに側面に上面接地層ならびに
側面接地層を設けてもよく、それらを設けた場合には、
上下の誘電体基板25・26の厚みおよび同一面接地層30の
突出部30ａの作用により伝搬モードを揃えて反射損失・
挿入損失を低減できるとともに、線路導体29ａの周囲を
接地層で囲むこととなって高周波信号に対するシールド
とすることができる。
【００４４】また、下面接地層27や側面接地層28、ある
いは上部誘電体基板26の側面接地層や上面接地層は、金
属被膜層として形成する場合の他に、貫通導体を多数並
べることによりあるいはそれらを連結させることによ
り、ほぼ連続した接地層として被膜層と同様に機能させ
るようにしてもよいし、金属板や金属ブロックを取着す
ることにより形成してもよい。
【００４５】また、図４は本発明の高周波用半導体素子
収納用パッケージの実施の形態の他の例を示す部分破断
斜視図である。
【００４６】同図において、31は誘電体基板であり、前
述の下部誘電体基板15あるいは上部誘電体基板16と同様
の材料から成り、その上面には高周波用半導体素子（図
示せず）を搭載するための搭載部31ａを有している。本
例では搭載部31ａを平坦面状に形成した例を示したが、
凹状に形成してもよい。32は誘電体基板31の上面に搭載
部31ａ近傍から誘電体基板31の外周近傍にかけて形成さ
れた線路導体、33はその線路導体32の両側に等間隔で配
設された同一面接地層であり、34は誘電体基板31上に搭
載部31ａを囲むとともに線路導体32および同一面接地層
33の一部を挟んで接合された誘電体枠体である。また、
35は誘電体基板31の下面に線路導体32および同一面接地
層33に対向して形成された下面接地層、36は下面接地層
35と同一面接地層33とを接続する接続導体層であり、前
述の側面接地層に相当するものである。
【００４７】そして、本発明の高周波用半導体素子収納
用パッケージにおいては、誘電体枠体34の厚みを誘電体
基板31の厚みよりも厚くするとともに、前記線路導体の
前記誘電体基板と前記誘電体枠体とに挟まれた部分の幅
をその他の部分よりも狭くし、かつ、線路導体32の誘電
体基板31と誘電体枠体34とに挟まれた部分の幅をその他
の部分すなわち誘電体枠体34の前後で線路導体32が露出
している部分よりも狭くして狭幅部32ａとし、かつ同一
面接地層33の誘電体基板31と誘電体枠体34とに挟まれた
部分に突出部33ａを設け、その部分を線路導体32の狭幅
部32ａに向けて等間隔に突出させている。
【００４８】上記構成の本発明の高周波用半導体素子収
納用パッケージによれば、高周波信号の入出力端子部に
おいて特性インピーダンスの整合のために線路幅を狭く
した線路導体32（32ａ）に対して、誘電体枠体34の厚み
を誘電体基板31の厚みよりも厚くするとともに、線路導
体32の両側に等間隔で配設した同一面接地層33に突出部
33ａを設けて線路導体32（32ａ）に向けて等間隔に突出
させたことから、高周波信号の電界が誘電体基板31側で
下面接地層35および同一面接地層33に向かって集中させ
るとともに誘電体枠体34側には電界の分布をほとんどな
くすことができ、電界分布を準ＴＥＭモードの形態とす
ることができて、線路導体32の誘電体基板31と誘電体枠
体34とに挟まれた部分以外の部分、すなわち誘電体枠体
34の前後で線路導体32が露出した部分における電界分布
である準ＴＥＭモードに近づけることが可能となる。そ
の結果、線路導体32における高周波信号の伝搬モードを
揃えることができ、線路導体32の誘電体基板31と誘電体
枠体34とに挟まれた部分における特性インピーダンスに
ずれが生じた場合であっても伝搬モードの相違による反
射損失や挿入損失が生ずることがなくなり、高周波信号
に対する良好な伝送特性を有する高周波特性に優れた、
いわゆるセラミックウォールタイプの半導体素子収納用
パッケージとなる。
【００４９】そして、線路導体32を搭載部31ａに搭載さ
れる高周波用半導体素子の端子電極ならびに外部電気回
路の配線導体にワイヤやリボン等を介して接続してパッ
ケージ内部の高周波用半導体素子と外部電気回路とを電
気的に接続し、誘電体枠体34の上面に前述の材料から成
る蓋体を前述の取着方法により取着することによって高
周波用半導体素子がパッケージ内部に気密封止して収容
され、製品としての高周波用半導体装置となる。
【００５０】誘電体基板31および誘電体枠体34として
は、パッケージの仕様に応じて高周波用入出力端子23の
誘電体と同様の誘電体を用いる。また、誘電体基板31の
下面には下面接地層35と同様に接地層を形成しておくこ
とが、下面接地層35を理想的なグランド状態とすること
が必要な点から望ましい。
【００５１】また、誘電体基板31と誘電体枠体34とは、
例えば焼成後に誘電体基板31および誘電体枠体34となる
セラミックグリーンシートを積層して焼成して一体化す
ることにより接合される。また、線路導体32・同一面接
地層33・下面接地層35・接続導体層36は、例えばそれぞ
れ誘電体基板31に導体ペーストを所定パターンに印刷塗
布あるいは埋設して誘電体基板31に焼成して一体化する
ことにより、誘電体基板31に被着形成される。
【００５２】なお、本例では誘電体枠体34の高周波用入
出力端子部の上部誘電体基板に相当する部分は誘電体枠
体34と一体としてその上面が誘電体枠体34の上面と同一
面となるようにしているが、このようにすればこれらの
上面に蓋体（図示せず）を直接あるいは枠状の金属シー
ル等を介して取着することにより、搭載部31ａに搭載し
た高周波用半導体素子を内部に容易に気密封止して収容
できる。また前述のように段差があっても差し支えな
い。
【００５３】また、上部誘電体基板に相当する部分の誘
電率を誘電体枠体34の他の部分と異ならせ、例えば低い
ものとすることにより、前述のように高周波信号の伝搬
モードをより近いものとして、反射損失・挿入損失を効
果的に低減させることができるものとすることもでき
る。
【００５４】また、本例では誘電体基板31の両側に高周
波用入出力端子部を１つずつ設けているが、必要に応じ
て他の位置にも、あるいは１つの側に複数の入出力端子
部を設けてもよい。
【００５５】さらに、この本発明の高周波用半導体素子
収納用パッケージにおいても、高周波用入出力端子部の
上部誘電体基板に相当する誘電体枠体34の上面ならびに
側面に上面接地層ならびに側面接地層を設けてもよく、
それらを設けた場合には、上下の誘電体基板31と誘電体
枠体34の厚みおよび同一面接地層33の突出部33ａの作用
により伝搬モードを揃えて反射損失・挿入損失を低減で
きるとともに、線路導体32ａの周囲を接地層で囲むこと
となって高周波信号に対するシールドとすることができ
る。
【００５６】また、下面接地層35や接続導体層36、ある
いは誘電体枠体34に設ける側面接地層や上面接地層は、
金属被膜層として形成する場合の他に、貫通導体を多数
並べることによりあるいはそれらを連結させることによ
り、ほぼ連続した接地層として被膜層と同様に機能させ
るようにしてもよいし、金属板や金属ブロックを取着す
ることにより形成してもよい。
【００５７】
【実施例】以下、本発明の具体例を示す。 〔例１〕セラミックグリーンシート積層法によるいわゆ
る同時焼結によるセラミック成形方法によって、長さ×
幅×厚みが0.5 ｍｍ×1.0 ｍｍ×0.51ｍｍのアルミナ
（比誘電率εｒ＝9.8 ）から成る下部誘電体基板上に長
さ×幅×厚みが1.5 ｍｍ×1.0 ｍｍ×0.2 ｍｍのアルミ
ナから成る上部誘電体基板が接合され、下部誘電体基板
の下面および側面に厚み約10μｍのＷと厚み２〜６μｍ
のＮｉ＋Ａｕメッキから成る下面接地層および側面接地
層が、上面には同様の材料から成る線路導体とこの線路
導体の両側に等間隔で配設された同一面接地層とがそれ
ぞれ形成された高周波用入出力端子を作製した。ここ
で、線路導体の下部誘電体基板と上部誘電体基板とに挟
まれた部分（狭幅部）の幅を0.15ｍｍ、その他の部分す
なわち上部誘電体基板の前後で線路導体が露出している
部分の幅を0.20ｍｍとし、かつ同一面接地層の下部誘電
体基板と上部誘電体基板とに挟まれた部分に突出部を設
けてその部分を線路導体の狭幅部に向けて等間隔に突出
させ、その部分の間隔を0.265 ｍｍ、その他の部分すな
わち上部誘電体基板の前後で線路導体が露出している部
分の間隔を0.30ｍｍとした。これにより、本発明の高周
波用入出力端子としての高周波用入出力端子Ａを得た。
【００５８】また、比較例の高周波用入出力端子とし
て、上部誘電体基板に厚みが0.38ｍｍのアルミナを用
い、線路導体の下部誘電体基板と上部誘電体基板とに挟
まれた部分（狭幅部）の幅を0.08ｍｍとし、同一面接地
層の下部誘電体基板と上部誘電体基板とに挟まれた部分
に突出部を設けず、その部分の線路導体（狭幅部）との
間隔が0.36ｍｍとした他は上記と同様にして、高周波用
入出力端子Ｂを得た。
【００５９】これらの高周波用入出力端子ＡおよびＢに
対して、高周波用半導体素子収納用パッケージの入出力
部に適用した結果として、０〜70ＧＨｚの周波数帯域に
ついて通常の実測方法により反射損失（Ｓ11）を求め
て、反射損失の周波数特性を得た。また、同じく通常の
実測方法により入力した信号のうちの伝送された量の評
価指標として挿入損失量（Ｓ21）を挿入損失として求
め、挿入損失の周波数特性を得た。これらの結果につい
て、反射損失の周波数特性を図５に、挿入損失の周波数
特性を図６に線図で示す。なお、図５において横軸は周
波数（単位：ＧＨｚ）、縦軸は反射損失Ｓ11（単位：ｄ
Ｂ）を表わし、高周波用入出力端子Ａの特性曲線を実線
で、高周波用入出力端子Ｂの特性曲線を破線で示してい
る。また、図６において横軸は周波数（単位：ＧＨ
ｚ）、縦軸は挿入損失Ｓ21（単位：ｄＢ）を表わし、高
周波用入出力端子Ａの特性曲線を実線で、高周波用入出
力端子Ｂの特性曲線を破線で示している。
【００６０】図５および図６の結果より、高周波用入出
力端子Ｂにおいては40ＧＨｚまでにおいては良好な高周
波特性が観測されたが、ミリ波帯特に40ＧＨｚを超える
周波数において特性が著しく劣化する結果となっている
ことが分かる。一方、高周波用入出力端子Ａにおいては
線路導体の伝搬モードを揃えることができたことから、
特に40ＧＨｚ以上の周波数においても良好な反射特性・
透過特性を実現することができたことが分かる。
【００６１】以上により、本発明の高周波用入出力端子
は、伝搬モードの相違による反射損失や挿入損失を低減
でき、高周波信号に対する良好な伝送特性を得ることが
できるものであることが確認できた。
【００６２】
【発明の効果】本発明の高周波用入出力端子によれば、
線路導体の下部誘電体基板と上部誘電体基板とに挟まれ
た部分の幅をその他の部分よりも狭くし、かつ線路導体
の両側に等間隔で配設された同一面接地層の下部誘電体
基板と上部誘電体基板とに挟まれた部分を線路導体に向
けて等間隔に突出させたことから、線路導体が下部誘電
体基板と上部誘電体基板とに挟まれた部分における高周
波信号の電界分布が、それ以外の部分であるその前後の
線路導体が露出した部分における電界分布に近づくこと
となり、それにより両者の部分における高周波信号の伝
搬モードが同じモードに近づくこととなり、両者の部分
における特性インピーダンスにずれが生じた場合であっ
ても伝搬モードの相違による反射損失や挿入損失が生ず
ることがなくなり、高周波信号に対する良好な伝送特性
を得ることができる。
【００６３】また、本発明の高周波用半導体素子収納用
パッケージによれば、その高周波用入出力端子部の構造
として上記の本発明に係る高周波用入出力端子を用いて
いることから、内部に収容された高周波用半導体素子と
外部電気回路との間における高周波信号の伝送におい
て、入出力端子部における伝搬モードの相違による反射
損失や挿入損失が生ずることがなくなり、高周波信号に
対する良好な伝送特性を有する高周波特性に優れた半導
体素子収納用パッケージとなる。
【００６４】以上により、本発明によれば、線路導体に
おける高周波信号の伝搬モードを揃えて反射損失・挿入
損失を低減した、すぐれた伝送特性を有する高周波用入
出力端子を提供することができた。
【００６５】また、本発明によれば、入出力端子部の線
路導体における高周波信号の伝搬モードを揃えて反射損
失・挿入損失を低減した、すぐれた伝送特性を有する高
周波用半導体素子収納用パッケージを提供することがで
きた。
【図面の簡単な説明】
【図１】（ａ）および（ｂ）はそれぞれ本発明の高周波
用入出力端子の実施の形態の一例を示す平面図およびＣ
−Ｃ線断面図である。
【図２】（ａ）および（ｂ）はそれぞれ本発明の高周波
用入出力端子における電界分布を説明するための図１
（ａ）のＣ−Ｃ線断面図およびＤ−Ｄ線断面図である。
【図３】本発明の高周波用半導体素子収納用パッケージ
の実施の形態の一例を示す部分破断斜視図である。
【図４】本発明の高周波用半導体素子収納用パッケージ
の実施の形態の他の例を示す部分破断斜視図である。
【図５】高周波用入出力端子における反射損失の周波数
特性を示す線図である。
【図６】高周波用入出力端子における挿入損失の周波数
特性を示す線図である。
【図７】（ａ）および（ｂ）はそれぞれ従来の高周波用
入出力端子の例を示す平面図およびＡ−Ａ線断面図であ
る。
【図８】（ａ）および（ｂ）はそれぞれ従来の高周波用
入出力端子の他の例を示す平面図およびＢ−Ｂ線断面図
である。
【符号の説明】
15、25・・・・・・・下部誘電体基板 16、26・・・・・・・上部誘電体基板 17、27、35・・・・・下面接地層 18、28・・・・・・・側面接地層 19、29、32・・・・・線路導体 19ａ、29ａ、32ａ・・・狭幅部 20、30、33・・・・・同一面接地層 20ａ、30ａ、33ａ・・・突出部 21・・・・・・・・・基板 21ａ・・・・・・・・・搭載部 22・・・・・・・・・枠体 23・・・・・・・・・入出力端子取付部 24・・・・・・・・・高周波用入出力端子 31・・・・・・・・・誘電体基板 31ａ・・・・・・・・・搭載部 34・・・・・・・・・誘電体枠体 36・・・・・・・・・接続導体層
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01P 5/08 H01L 23/02 H01L 23/12 301

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 下面に下面接地層が、側面に側面接地層
    が、上面に線路導体と該線路導体の両側に等間隔で配設
    された同一面接地層とがそれぞれ形成されているととも
    に前記下面接地層と前記側面接地層と前記同一面接地層
    とが接続されて同電位の接地面を形成した下部誘電体基
    板と、該下部誘電体基板上に前記線路導体および同一面
    接地層の一部を挟んで接合された上部誘電体基板とから
    成る高周波用入出力端子であって、前記上部誘電体基板
    の厚みを前記下部誘電体基板の厚みよりも厚くするとと
    もに、前記線路導体の前記下部誘電体基板と前記上部誘
    電体基板とに挟まれた部分の幅をその他の部分よりも狭
    くし、かつ前記同一面接地層の前記下部誘電体基板と前
    記上部誘電体基板とに挟まれた部分を線路導体に向けて
    等間隔に突出させたことを特徴とする高周波用入出力端
    子。
  2. 【請求項２】 上面に高周波用半導体素子を搭載するた
    めの搭載部を有する基板と、該基板上に前記搭載部を囲
    むように接合された枠体と、該枠体を切り欠いて形成さ
    れ、その側面および底面を導電性とした入出力端子取付
    部と、該入出力端子取付部に嵌着された請求項１記載の
    高周波用入出力端子とから成ることを特徴とする高周波
    用半導体素子収納用パッケージ。
  3. 【請求項３】 上面に高周波用半導体素子を搭載するた
    めの搭載部を有する誘電体基板と、該誘電体基板の上面
    に前記搭載部近傍から誘電体基板の外周近傍にかけて形
    成された線路導体および該線路導体の両側に等間隔で配
    設された同一面接地層と、前記誘電体基板上に前記搭載
    部を囲むとともに前記線路導体および前記同一面接地層
    の一部を挟んで接合された誘電体枠体と、前記誘電体基
    板の下面に形成された下面接地層と、該下面接地層と前
    記同一面接地層とを接続する接続導体層とを具備し、前
    記誘電体枠体の厚みを前記誘電体基板の厚みよりも厚く
    するとともに、前記線路導体の前記誘電体基板と前記誘
    電体枠体とに挟まれた部分の幅をその他の部分よりも狭
    くし、かつ前記同一面接地層の前記誘電体枠体と前記誘
    電体基板とに挟まれた部分を線路導体に向けて等間隔に
    突出させたことを特徴とする高周波用半導体素子収納用
    パッケージ。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103441077A (zh) * 2013-07-15 2013-12-11 中国电子科技集团公司第五十五研究所 一种微波大功率管外壳的制造方法

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3500268B2 (ja) * 1997-02-27 2004-02-23 京セラ株式会社 高周波用入出力端子ならびにそれを用いた高周波用半導体素子収納用パッケージ
US6194750B1 (en) * 1999-02-01 2001-02-27 Lucent Technologies, Inc. Integrated circuit comprising means for high frequency signal transmission
US6211541B1 (en) 1999-02-01 2001-04-03 Lucent Technologies, Inc. Article for de-embedding parasitics in integrated circuits
FI106414B (fi) * 1999-02-02 2001-01-31 Nokia Networks Oy Laajakaistainen impedanssisovitin
JP3328235B2 (ja) * 1999-08-17 2002-09-24 山形日本電気株式会社 半導体装置用セラミックパッケージ
JP3346752B2 (ja) 1999-11-15 2002-11-18 日本電気株式会社 高周波パッケージ
US6489679B2 (en) * 1999-12-06 2002-12-03 Sumitomo Metal (Smi) Electronics Devices Inc. High-frequency package
US6518863B2 (en) * 2000-05-25 2003-02-11 Matsushita Electric Industrial Co., Ltd. Dielectric laminated device and manufacturing method thereof
US6710675B2 (en) * 2000-10-04 2004-03-23 Hewlett-Packard Development Company, L.P. Transmission line parasitic element discontinuity cancellation
JP3718131B2 (ja) * 2001-03-16 2005-11-16 松下電器産業株式会社 高周波モジュールおよびその製造方法
JP3818864B2 (ja) * 2001-03-30 2006-09-06 ユーディナデバイス株式会社 高周波半導体装置
US7298046B2 (en) * 2003-01-10 2007-11-20 Kyocera America, Inc. Semiconductor package having non-ceramic based window frame
JP4295526B2 (ja) * 2003-02-26 2009-07-15 京セラ株式会社 光半導体素子収納用パッケージおよび光半導体装置
US7388279B2 (en) * 2003-11-12 2008-06-17 Interconnect Portfolio, Llc Tapered dielectric and conductor structures and applications thereof
US7466021B2 (en) * 2003-11-17 2008-12-16 Interconnect Portfolio, Llp Memory packages having stair step interconnection layers
JP2006287560A (ja) * 2005-03-31 2006-10-19 Tdk Corp 電子回路
JP4575247B2 (ja) * 2005-07-11 2010-11-04 株式会社東芝 高周波パッケージ装置
US7388451B2 (en) * 2005-08-15 2008-06-17 Northrop Grumman Corporation Thickness tapered substrate launch
US20070279885A1 (en) * 2006-05-31 2007-12-06 Basavanhally Nagesh R Backages with buried electrical feedthroughs
US8274307B1 (en) * 2007-06-18 2012-09-25 Marvell Israel (M.I.S.L.) Ltd. Impedance discontinuity compensator for electronic packages
CN101389182B (zh) * 2007-09-13 2011-03-30 鸿富锦精密工业（深圳）有限公司 印刷电路板
JP5051836B2 (ja) * 2007-09-28 2012-10-17 ルネサスエレクトロニクス株式会社 半導体装置およびその設計方法
JP2010135722A (ja) * 2008-11-05 2010-06-17 Toshiba Corp 半導体装置
JP2010161271A (ja) * 2009-01-09 2010-07-22 Panasonic Corp 半導体パッケージ
EP2234157A3 (en) * 2009-03-23 2011-06-22 Kabushiki Kaisha Toshiba Semiconductor device
WO2011040329A1 (ja) * 2009-09-29 2011-04-07 京セラ株式会社 素子収納用パッケージおよび実装構造体
JP5806464B2 (ja) 2010-02-03 2015-11-10 株式会社東芝 半導体素子収納用パッケージ及びそれを用いた半導体装置
JP5636834B2 (ja) * 2010-09-10 2014-12-10 富士通株式会社 高周波回路用パッケージ及び高周波回路装置
US9237662B2 (en) * 2010-09-28 2016-01-12 Kyocera Corporation Device housing package and electronic apparatus employing the same
US20130026641A1 (en) * 2011-07-25 2013-01-31 United Microelectronics Corp. Conductor contact structure and forming method, and photomask pattern generating method for defining such conductor contact structure
JP5588419B2 (ja) * 2011-10-26 2014-09-10 株式会社東芝 パッケージ
US20130328645A1 (en) * 2012-06-08 2013-12-12 International Business Machines Corporation Plating Stub Resonance Shift with Filter Stub Design Methodology
JP5902813B2 (ja) * 2012-06-26 2016-04-13 京セラ株式会社 半導体素子収納用パッケージおよび半導体装置
CN102856302B (zh) * 2012-09-14 2014-11-05 中国科学院半导体研究所 光子集成芯片匹配电路的三维封装装置
CN104364897B (zh) * 2012-10-29 2017-07-25 京瓷株式会社 元件收纳用封装件以及安装结构体
JP5898332B2 (ja) * 2012-10-30 2016-04-06 京セラ株式会社 電子部品収納用容器および電子装置
US20140116500A1 (en) * 2012-10-31 2014-05-01 Emcore Solar Power, Inc. Inverted metamorphic multijunction solar cells mounted on flexible support with bifacial contacts
US9590288B2 (en) 2013-04-09 2017-03-07 Taiyo Yuden Co., Ltd. Multilayer circuit substrate
JP5542231B1 (ja) * 2013-04-09 2014-07-09 太陽誘電株式会社 多層回路基板
CN105144370B (zh) * 2013-09-25 2017-11-14 京瓷株式会社 电子部件收纳用封装件以及电子装置
JP6283094B2 (ja) * 2014-03-13 2018-02-21 京セラ株式会社 電子部品収納用パッケージおよび電子装置
US9449588B2 (en) 2014-05-08 2016-09-20 Mathew Verderosa Single container-based portable drum kit
CN104134632A (zh) * 2014-08-01 2014-11-05 中国电子科技集团公司第五十五研究所 功率管外壳及其制造方法
JP6397127B2 (ja) * 2015-05-20 2018-09-26 京セラ株式会社 半導体素子パッケージ、半導体装置および実装構造体
JP2018082110A (ja) 2016-11-18 2018-05-24 東芝メモリ株式会社 回路基板および電子機器
JP6866789B2 (ja) * 2017-07-11 2021-04-28 富士通株式会社 電子デバイス、及び、電子デバイスの製造方法
JP7085908B2 (ja) * 2018-06-13 2022-06-17 住友電工デバイス・イノベーション株式会社 半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59172884A (ja) * 1983-03-22 1984-09-29 Ricoh Co Ltd レ−ザ画像記録装置
JPS60134440A (ja) * 1983-12-23 1985-07-17 Hitachi Ltd 半導体集積回路装置
JPH0793392B2 (ja) * 1986-10-25 1995-10-09 新光電気工業株式会社 超高周波素子用パツケ−ジ
JP2669892B2 (ja) * 1989-04-28 1997-10-29 京セラ株式会社 半導体素子収納用パッケージ
JPH05183301A (ja) * 1991-12-26 1993-07-23 Fujitsu Ltd 極超短波帯用パッケージ入出力部の構造
JPH05199016A (ja) * 1992-01-08 1993-08-06 Fujitsu Ltd 極超短波帯用パッケージ入出力部の構造
JPH0846073A (ja) * 1994-07-28 1996-02-16 Mitsubishi Electric Corp 半導体装置
US5568107A (en) * 1995-05-01 1996-10-22 Apple Computer, Inc. Transmission line having impedance set by reference plane fenestration
JP3500268B2 (ja) * 1997-02-27 2004-02-23 京セラ株式会社 高周波用入出力端子ならびにそれを用いた高周波用半導体素子収納用パッケージ
JPH11339898A (ja) * 1998-03-27 1999-12-10 Kyocera Corp 高周波用入出力端子および高周波回路用パッケージ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103441077A (zh) * 2013-07-15 2013-12-11 中国电子科技集团公司第五十五研究所 一种微波大功率管外壳的制造方法

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