WO2011040329A1 - 素子収納用パッケージおよび実装構造体 - Google Patents

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WO2011040329A1
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dielectric layer
layer
dielectric
signal line
heat transfer
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真広 辻野
守 木ノ下
清茂 宮脇
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京セラ株式会社
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Definitions

  • the present invention relates to an element storage package and a mounting structure using the element storage package.
  • an element storage package having an input / output terminal in which a signal line is formed on one main surface of a dielectric layer and a ground layer is formed on the other main surface of the dielectric layer is known (for example, Japanese Patent Laid-Open No. Hei 8). -227949).
  • An object of the present invention is to provide an element storage package having excellent high-frequency transmission characteristics, and a mounting structure using the element storage package.
  • An element storage package includes a substrate having an element mounting region on an upper surface, a frame provided on the substrate along the outer periphery of the mounting region, and having a through hole in a part thereof Has a body. Further, the element storage package is provided in the through hole, and extends to the inside and outside of the frame body, and is formed on the first dielectric layer to electrically connect the inside and outside of the frame body.
  • an input / output terminal having a layer The metal layer is formed to be connected to the first ground layer and the second ground layer from the second dielectric layer to the first dielectric layer, and is provided apart from the signal line. It is characterized by being able to.
  • the mounting structure according to the second embodiment of the present invention is characterized by including the element storage package and an element mounted on the element storage package.
  • FIG. 3 is a cross-sectional view of an input / output terminal along X-X ′ shown in FIG. 2. It is a permeation
  • FIG. 5A is an exploded perspective view of the first dielectric layer
  • FIG. 5B is an exploded perspective view of the second dielectric layer. It is a perspective view which shows the external appearance of the input / output terminal which concerns on one modification.
  • FIG. 5A is an exploded perspective view of the first dielectric layer
  • FIG. 5B is an exploded perspective view of the second dielectric layer. It is a perspective view which shows the external appearance of the input / output terminal which concerns on one modification.
  • FIG. 7 is a cross-sectional view of the input / output terminals along Y-Y ′ shown in FIG. 6. It is a perspective view which shows the external appearance of the input / output terminal which concerns on one modification.
  • FIG. 9 is a cross-sectional view of the first dielectric layer along Z-Z ′ shown in FIG. 8. It is a perspective view which shows the external appearance of the input / output terminal which concerns on one modification. It is a perspective view which shows the external appearance of the input / output terminal which concerns on one modification.
  • FIG. 12 is a cross-sectional view of the input / output terminals along Yx-Y′x shown in FIG. 11. It is sectional drawing of the input / output terminal which concerns on one modification.
  • FIG. 17 is a cross-sectional view of the input / output terminals along Yy-Y′y shown in FIG. 16.
  • FIG. 1 is a schematic perspective view showing an element storage package 1 according to the present embodiment.
  • FIG. 2 is a schematic perspective view of input / output terminals used in the element storage package 1 of FIG.
  • the element storage package 1 is used for an electronic device. In particular, it is used for a high-frequency circuit of an electronic device used at a high frequency such as a microwave and a millimeter wave.
  • the element storage package 1 is used to mount an element 2 made of an active element such as a semiconductor element, an optical semiconductor element, a transistor, a diode, or a thyristor, or a passive element such as a resistor or a capacitor.
  • an active element such as a semiconductor element, an optical semiconductor element, a transistor, a diode, or a thyristor, or a passive element such as a resistor or a capacitor.
  • a mounting structure 1X what mounted the element 2 in the element storage package 1 is defined as a mounting structure 1X.
  • the element storage package 1 includes a substrate 3 having a mounting region R of the element 2 on the upper surface, a frame 4 provided on the substrate 3 along the outer periphery of the mounting region R, and having a through hole H in a part thereof.
  • the input / output terminal 5 is provided in the through hole H and electrically connects the inside and outside of the frame body 4.
  • the substrate 3 is a member formed in a square shape when viewed from above.
  • the substrate 3 is made of, for example, a metal material such as copper, iron, tungsten, molybdenum, nickel, or cobalt, or an alloy containing these metal materials.
  • the substrate 3 has a function of improving heat conductivity and dissipating heat generated from the element 2 mounted in the mounting region R to the outside efficiently through the substrate 3.
  • the thermal conductivity of the substrate 3 is set to 15 W / (m ⁇ K) or more and 450 W / (m ⁇ K) or less, for example.
  • the substrate 3 is manufactured in a predetermined shape by using a conventionally known metal working method such as rolling or punching for an ingot obtained by casting a molten metal material into a mold and solidifying it.
  • the length of one side of the substrate 3 is set to 3 mm or more and 50 mm or less, for example.
  • substrate 3 is set to 0.3 mm or more and 5 mm or less, for example.
  • the mounting region R of the substrate 3 is a region that is not connected to the frame body 4 when the frame body 4 is connected to the upper surface of the substrate 3.
  • the substrate 3 has a quadrangular shape.
  • the shape of the substrate 3 is not limited to a quadrangular shape and may be a polygonal shape or an elliptical shape as long as an element can be mounted.
  • the frame body 4 is a member that is connected along the outer periphery of the mounting region R of the substrate 3 and protects elements mounted on the mounting region R from the outside. Further, the frame body 4 is formed with a through hole H provided with the input / output terminal 5 in a part of the side surface.
  • the frame 4 is brazed to the substrate 3 via a brazing material.
  • the brazing material is made of, for example, silver, copper, gold, aluminum, or magnesium, and may contain an additive such as nickel, cadmium, or phosphorus.
  • the frame 4 is made of, for example, a metal material such as copper, iron, tungsten, molybdenum, nickel, or cobalt, or an alloy containing these metal materials.
  • the frame body 4 has a function of efficiently dissipating heat generated from the element 2 to the outside of the frame body 4 in a state where the element 2 is mounted in the mounting region R.
  • the thermal conductivity of the frame 4 is set to, for example, 15 W / (m ⁇ K) or more and 450 W / (m ⁇ K) or less.
  • a lid body 6 is provided on the frame body 4, a lid body 6 is provided in a state where the element 2 is mounted in the mounting region R.
  • the lid body 6 has a function of sealing a space surrounded by the substrate 2 and the frame body 4.
  • the lid body 6 is brazed onto the frame body 4 via a brazing material, for example.
  • the lid 6 is made of, for example, a metal material such as copper, iron, tungsten, molybdenum, nickel, or cobalt, or an alloy containing these metal materials.
  • FIG. 3 is a cross-sectional view of the input / output terminal 5 along X-X ′ shown in FIG. 2.
  • 4 is a transparent perspective view showing the positional relationship between the signal line and the metal layer shown in FIG.
  • the input / output terminal 5 provided in the through hole H is electrically connected between the first dielectric layer 7 extending inside and outside the frame body 4 and the inside and outside of the frame body 4 formed on the first dielectric layer 7.
  • a metal layer 11 extending to the end.
  • the first ground layer 9a and the second ground layer 9b are collectively referred to as the ground layer 9.
  • the signal line 8 and the ground layer 9 are paired and function as a high-frequency transmission line.
  • the signal line 8 has a function of transmitting a predetermined electric signal.
  • the signal line 8 is used as, for example, a microstrip line or a coplanar line.
  • the signal line 8 is made of, for example, a metal material such as tungsten, molybdenum, manganese, copper, silver, gold, aluminum, nickel, or chromium, a mixture thereof, or an alloy thereof.
  • the line width of the signal line 8 is 1 ⁇ 4 or less of the wavelength of the signal transmitted to the signal line 8, and is set to, for example, 0.05 mm or more and 0.5 mm or less.
  • a lead terminal 12 is formed on the signal line 8.
  • the lead terminal 12 is a member for electrically connecting an external electronic device or the like to the element 2.
  • the lead terminal 12 is connected to the signal line 8 via a brazing material. Then, the signal line 8 and the lead terminal 12 are electrically connected.
  • the first ground layer 9 a is formed on the lower surface of the first dielectric layer 7.
  • the first ground layer 9 a is formed from the lower surface of the first dielectric layer 7 to the side surface of the second dielectric layer 10 through the side surface of the first dielectric layer 7.
  • the second dielectric layer 10 is connected to the second ground layer 9 b formed on the upper surface of the second dielectric layer 10 from the side surface of the second dielectric layer 10.
  • the ground layer 9 is formed on the outer surfaces of the first dielectric layer 7 and the second dielectric layer 10 as shown in FIG. 2 or FIG.
  • the ground layer 9 has a function of setting a common potential, for example, a ground potential.
  • the ground layer 9 is made of, for example, a metal material such as copper, silver, tungsten, molybdenum, manganese, gold, aluminum, nickel, or chromium, diamond, a mixture thereof, an alloy thereof, or the like.
  • the ground layer 9 is formed in a region overlapping the signal line 8 in plan view.
  • the frame 4 is made of a metal material, and the ground layer 9 and the frame 4 are electrically connected.
  • the first dielectric layer 7 and the second dielectric layer 10 are insulating substrates, for example, inorganic materials such as aluminum oxide, aluminum nitride, or silicon nitride, or organic materials such as epoxy resin, polyimide resin, or ethylene resin. It is made of a material, a ceramic material such as alumina or mullite, or a glass ceramic material. Or it consists of a composite material which mixed several materials among these materials.
  • the thicknesses of the first dielectric layer 7 and the second dielectric layer 10 are less than or equal to half of the wavelength of the signal transmitted to the signal line 8 and are set to, for example, 0.1 mm or more and 1.0 mm or less. ing.
  • the first dielectric layer 7 or the second dielectric layer 10 may contain a large number of fillers.
  • the first dielectric layer 7 or the second dielectric layer 10 contains a filler so that the first dielectric layer 7 or The viscosity of the second dielectric layer 10 before curing can be adjusted, and the thickness dimension of the first dielectric layer 7 or the second dielectric layer 10 can be brought close to a desired value.
  • the filler is spherical, the filler diameter is set to, for example, 0.05 ⁇ m to 6 ⁇ m, and the coefficient of thermal expansion is, for example, ⁇ 5 ppm / ° C. to 5 ppm / ° C.
  • the filler is made of, for example, silicon oxide, silicon carbide, aluminum oxide, aluminum nitride, or aluminum hydroxide.
  • the relative dielectric constant of the filler contained in the first dielectric layer 7 or the second dielectric layer 10 is smaller than the relative dielectric constant of the material constituting the first dielectric layer 7 or the second dielectric layer 10. Can be set.
  • a low dielectric constant filler smaller than the relative dielectric constant of the first dielectric layer 7 or the second dielectric layer 10 the entire dielectric layer can be further reduced in dielectric constant, The transmission efficiency of the signal transmitted to the line 8 can be improved.
  • the filler can be an insulating filler. By making the filler insulative, the influence on the characteristic impedance of the signal transmitted to the signal line 8 can be reduced.
  • a metal layer 11 is provided in the second dielectric layer 10.
  • the metal layer 11 extends from the inside of the frame body 4 to the outside of the frame body 4 along the signal line 8.
  • the metal layer 11 is formed from the inner wall surface of the second dielectric layer 10 to the outer wall surface of the second dielectric layer 10. That is, the metal layer 11 is formed from the space surrounded by the frame body 4 to the outside of the space not surrounded by the frame body 4.
  • the metal layer 11 is made of, for example, a metal material such as copper, silver, tungsten, molybdenum, or manganese, diamond, a mixture thereof, an alloy thereof, or the like.
  • the thermal conductivity of the metal layer 11 is set to, for example, 20 W / m ⁇ K or more and 500 W / m ⁇ K or less.
  • the thickness of the metal layer 11 is set to 0.01 mm or more and 0.5 mm or less, for example.
  • the inside of the frame 4 is likely to be hotter than the outside of the frame 4 due to heat generated from the element 2.
  • the signal line may become high temperature due to the high frequency. Therefore, there is a possibility that the temperature of the element 2 in the frame 4 rises and the electrical characteristics of the element 2 change.
  • heat is transferred from the inside of the frame body 4, and the transferred heat is dissipated out of the frame body 4. As a result, heat generated from the element 2 can be suppressed from being trapped in the frame body 4.
  • the metal layers 11 are formed on both sides of the signal line 8 when the input / output terminals 5 are transmitted through the plane.
  • the signal line 8 generates heat when generating a high frequency wave such as a microwave or a millimeter wave.
  • the heat generated in the signal line 8 is dissipated around the signal line 8 when viewed in cross section, and the heat generated in the signal line 8 may be trapped in the frame 4. Therefore, by providing the metal layers 11 on both sides of the signal line 8, heat generated in the signal line 8 can be efficiently transferred to the metal layer 11.
  • the metal layer 11 is formed so as to be connected to both the second dielectric layer 10 to the second dielectric layer 10.
  • the metal layer 11 is provided away from the signal line 8.
  • the metal layer 11 is formed in a plate shape along the signal line 8, so that heat is effectively transmitted from the signal line 8.
  • the metal layer 11 extends from the lower end of the second dielectric layer 10 to the second ground layer 9b through the first dielectric layer 7.
  • the metal layer 11 extends to the upper end of the second dielectric layer 10 and is also connected to the second ground layer 9 b located on the upper surface of the second dielectric layer 10. Then, the metal layer 11 is connected to the ground layer 9 to have, for example, an earth potential. Therefore, the metal layer 11 can shield the electric field generated based on the high frequency signal of the signal line 8. As described above, by providing the metal layer 11 with an electric field shielding effect, it is possible to suppress the high-frequency transmission characteristics of the element 2 from being changed due to the electric field generated from the signal line 8.
  • the mounting structure 1X can be configured by flip-chip mounting the element 2 on the element storage package 1 via bumps such as solder.
  • a semiconductor element such as an IC or LSI is mounted, for example, silicon, germanium, gallium arsenide, gallium arsenide phosphorus, gallium nitride, or silicon carbide can be used as the semiconductor element.
  • the metal layer 11 extending to the inside and outside of the frame body 4 along the signal line 8
  • the heat inside the frame body 4 is transmitted to the outside of the frame body 4, and the inside of the frame body 4 It is possible to suppress the temperature from becoming higher than the temperature outside the frame body 4, and it is possible to provide an element housing package excellent in heat dissipation and a mounting structure using the element housing package.
  • the metal layer 11 is divided without forming the metal layer 11 continuously from one end to the other end of the second dielectric layer 10 when viewed in plan. Then, it is assumed that the metal layer 11 is changed to a plurality of metal pillars functioning as a ground layer. In such a case, the signal transmitted to the signal line 8 is reflected from the metal column and passes between the adjacent metal columns and the side surface of the first dielectric layer 7 or the second dielectric layer 10. In some cases, the light travels by being reflected from the ground layer 9 formed on the surface.
  • a signal transmitted to the signal line 8 at a high frequency such as a microwave or a millimeter wave frequently undergoes signal mode conversion and has a large amount of electromagnetic wave leakage. End up.
  • the metal layer 11 when the metal layer 11 is replaced with a plurality of metal pillars, a plurality of via holes are formed in each of the first dielectric layer 7 and the second dielectric layer 10, and then a metal paste is formed in the via holes.
  • a metal paste is formed in the via holes.
  • both layers are baked integrally.
  • the via hole if an attempt is made to form a metal column that can handle high frequencies such as millimeter waves, the via hole must be very fine. In such a case, the diameter of the via hole is, for example, 0.01 mm or more and 0.5 mm or less, and it is very difficult to mechanically provide the via hole using a punch. It is envisaged to use holes. However, even if a laser beam is used, the diameter of the via holes becomes very small. Therefore, by controlling the place where the via holes are provided, a plurality of via holes are provided in a line on the line in plan view. It is difficult.
  • the via holes provided in the first dielectric layer 7 and the second dielectric layer 10 are slightly displaced from the desired locations, and the metal pillars in the first dielectric layer 7 and the second dielectric layer 10. There is a possibility that the metal pillars inside are not connected, and the structure easily leaks electromagnetic waves. Further, if the via hole has a very fine size, it becomes difficult to fill the via hole with a conductor paste or the like, and a conduction failure tends to occur in the metal column. In the present embodiment, the input / output terminal 5 is very small.
  • the thicknesses of the first dielectric layer 7 and the second dielectric layer 10 are set to 0.1 mm or more and 1.0 mm or less.
  • the input / output terminal 5 may be deformed by the heat that opens the via hole.
  • the structure changed to a plurality of metal pillars complicates the manufacturing process and decreases the manufacturing yield.
  • the coaxial mode state of the signal can be kept long, and the electromagnetic wave It is possible to provide an element housing package with excellent electrical characteristics that is less likely to leak, and a mounting structure using the element housing package.
  • the 1st dielectric material layer 7 and the 2nd dielectric material layer 10 can be produced by integrally baking with the metal layer 11, and while simplifying a manufacturing process, a manufacturing yield can be improved.
  • each of the substrate 3 and the frame 4 is prepared.
  • Each of the substrate 3 and the frame 4 is manufactured in a predetermined shape by using a metal processing method on a solidified ingot obtained by casting a molten metal material into a mold.
  • the input / output terminal 5 is prepared.
  • the method for producing the input / output terminal 5 when the material of the first dielectric layer 7 and the second dielectric layer 10 is an aluminum oxide sintered body, an aluminum nitride sintered body, a mullite sintered body, or the like. Will be described.
  • the material of the first dielectric layer 7 and the second dielectric layer 10 is made of an aluminum oxide sintered body
  • the raw material powder such as aluminum oxide, silicon oxide, magnesium oxide and calcium oxide is used.
  • An organic binder, a plasticizer or a solvent is added and mixed to form a slurry.
  • the first dielectric layer 7 is decomposed into three. Three of them are: a first base body 7a in which a signal line 8 is formed on the upper surface and a ground layer 9 is formed on the lower surface; a second base body 7b in which a metal layer 11 is formed so as to sandwich both sides of the signal line 8; 3 bases 7c.
  • the form of the first dielectric layer 7 is a form of each of the first base 7a, the second base 7b, and the third base 7c. Then, the mold is filled with a slurry-like aluminum oxide material, and the first base 7a, the second base 7b, and the third base 7c before being sintered are taken out.
  • the second dielectric layer 10 is decomposed into three as shown in FIG.
  • the three are composed of a fourth base 10a provided on the first base 7a, a fifth base 10b provided on the second base 7b, and a sixth base 10c provided on the third base 7c.
  • the form of the second dielectric layer 10 is a form of each of the fourth base 10a, the fifth base 10b, and the sixth base 10c.
  • the mold is filled with a slurry-like aluminum oxide material, and the fourth base body 10a, the fifth base body 10b, and the sixth base body 10c before being sintered are taken out.
  • a high melting point metal powder such as tungsten or molybdenum is prepared, and an organic binder, a plasticizer, a solvent or the like is added to and mixed with the powder to obtain a metal paste.
  • the second dielectric layer 10 of the precursor is placed on the first dielectric layer 7 of the precursor and pressed to be brought into close contact with each other. Then, by firing at a temperature of about 1600 ° C., the input / output terminal 5 made of ceramics can be produced.
  • the input / output terminal 5 is connected to the through hole H of the prepared frame body 4 by brazing via a brazing material. In this way, the element storage package 1 can be manufactured.
  • the mounting structure 1 ⁇ / b> X can be manufactured by mounting the element 2 on the element storing package 1 via solder and providing the lid 6 on the frame 4.
  • ⁇ Modification 1> 6 is a schematic perspective view of an input / output terminal according to the first modification.
  • FIG. 7 is a cross-sectional view of the input / output terminal taken along line YY ′ of FIG.
  • the metal layer 11 is provided in a region that does not overlap with the signal line 8, but the present invention is not limited to this.
  • a heat transfer layer 13 may be additionally provided in a region overlapping the signal line 8.
  • the heat transfer layer 13 is provided in the first dielectric layer 7.
  • the heat transfer layer 13 extends from the inside of the frame body 4 to the outside of the frame body 4, and has a function of transferring the heat inside the frame body 4 to the outside of the frame body 4.
  • the heat transfer layer 13 is formed in a direction along the upper surface of the signal line 8.
  • the heat transfer layer 13 is connected to the metal layer 11 in the first dielectric layer 7 and further connected to the ground layer 9 formed on the side surface of the first dielectric layer 7. In this modification, the heat dissipation effect can be improved by adding the heat transfer layer 13 in addition to the metal layer 11.
  • FIG. 8 is a schematic perspective view of an input / output terminal according to Modification 2.
  • FIG. 9 is a cross-sectional view of the input / output terminal taken along the line ZZ ′ of FIG.
  • the metal layer 11 may extend from the wall surface of the second dielectric layer 10 to the upper surface of the first dielectric layer 7. Since the part 11a of the metal layer 11 extends to the upper surface of the first dielectric layer 7, the exposed area of the metal layer 11 outside the frame body 4 can be increased. The heat dissipation effect can be improved.
  • a part 11 a of the metal layer 11 extends from the first dielectric layer 7 that overlaps the second dielectric layer 10 in plan view to the first dielectric layer 7 that does not overlap the second dielectric layer 10. Exists. And by arranging the signal line 8 between the pair of metal layers 11, the change in the electric field shielding around the signal line 8 can be gradually changed. As a result, it is possible to suppress changes in electrical characteristics of signals transmitted in the signal line 8.
  • the time during which the signal is reflected from the layer functioning as the ground can be shortened, and a higher frequency signal can be obtained.
  • the metal layer 11 functioning as the ground surrounding the signal line 8 overlaps the second dielectric layer 10 in the first dielectric layer 7 when seen in plan view.
  • the first dielectric layer 7 does not extend into the first dielectric layer 7 that does not overlap with the layer 10, the first dielectric layer 7 that overlaps the second dielectric layer 10 when viewed in plan, and the second dielectric layer An electric field is generated from the signal line 8 toward the ground layer 9 formed on the side surface of the first dielectric layer 7 or the second dielectric layer 10 at the boundary with the first dielectric layer 7 that does not overlap with the first dielectric layer 7.
  • FIG. 10 is a schematic perspective view of an input / output terminal according to Modification 3, and is a transparent perspective view of the signal line 8 interposed between the first dielectric layer 7 and the second dielectric layer 10.
  • the planar thickness of the signal line 8 in a region where the second dielectric layer 10 and the first dielectric layer 7 overlap in plan view may be changed.
  • the electrical characteristics of the signal transmitted in the signal line 8 can be set to desired characteristics.
  • ⁇ Modification 4> 11 is a schematic perspective view of an input / output terminal according to Modification 4.
  • FIG. 12 is a cross-sectional view of the input / output terminal along Yx-Y′x in FIG.
  • the first dielectric layer 7 or the second dielectric layer 10 is made to contain a filler and the relative dielectric constant is set small.
  • the present invention is not limited to this. As shown in FIG. 12, for example, the dielectric constant of the member m1 positioned around the signal line 8 in a cross-sectional view is set smaller than that of the member m2 positioned on the outer periphery of the member m1.
  • the member m1 exists in a region sandwiched between the pair of metal layers 11 in a cross-sectional view, as shown in FIG. Moreover, the member m1 is located between the 1st heat transfer layer 13a and the 2nd heat transfer layer 13b which are located in the upper and lower sides mentioned later.
  • the member m1 can be made to have a lower dielectric constant than the member m2 by using a porous material containing a larger number of closed pores than the member m2. Further, by selecting a material having a lower dielectric constant than that of the member m2, the member m1 can be reduced in dielectric constant.
  • the member m1 can be made of, for example, a glass ceramic material that is a low dielectric constant material. Note that the input / output terminal according to this modification is composed of a plurality of members. For example, after metallizing or plating the joints between the members, the two members are integrated by brazing, soldering, or the like. Can be
  • the distance between the signal line 8 and the metal layer 11 must be reduced to reduce the size of the member m1, but the member m1 By reducing the dielectric constant, it is possible to increase the space between the metal layers 11 even when the signal transmitted to the signal line 8 is a high frequency, and the size of the member m1 can be increased. It is easy to handle and assemble parts of the input / output terminals.
  • a first heat transfer layer 13 a as a heat transfer layer is provided in the first dielectric layer 7
  • a second heat transfer layer 13 b as a heat transfer layer is provided in the second dielectric layer 10.
  • the first heat transfer layer 13 a and the second heat transfer layer 13 b extend from the inside of the frame body 4 to the outside of the frame body 4, and have a function of transferring the heat inside the frame body 4 to the outside of the frame body 4. Yes.
  • a plurality of ground layers 9 located on the lower surface of the input / output terminal and the first heat transfer layer 13a, or between the ground layer 9 located on the upper surface of the input / output terminal and the second heat transfer layer 13b.
  • Via conductors 14 may be provided to improve the ground function characteristics of the ground layer 9 and the heat transfer layer 13a or the ground layer 9 and the heat transfer layer 13b.
  • the via conductor 14 can be formed by forming a via hole in a ceramic green sheet with a laser beam and printing the conductor thereon.
  • the input / output terminal 5 has the first dielectric layer 7 located below the first heat transfer layer 13a. A part and a part of the second dielectric layer 10 located above the second heat transfer layer 13b may be removed.
  • FIG. 13 is a cross-sectional view of an input / output terminal according to Modification 5.
  • the dielectric constant of the member m1 positioned between the pair of metal layers 11 is set to be smaller than the dielectric constant around the member m1, but the present invention is not limited to this.
  • each of the first dielectric layer 7 and the second dielectric layer 10 is composed of a plurality of layers, and the dielectric constant of the layer located in the vicinity of the signal line 8 is located in the vicinity thereof. Set smaller than the layer.
  • connection layer such as metallization or plating is applied to the boundaries in advance, A single connection can be made through the connection layer.
  • the first dielectric layer 7 is a single layer, and the first dielectric layer 7 and the dielectric under the second heat transfer layer 13b of the second dielectric layer 10 are provided.
  • the rate may be set smaller than the dielectric constant of the first dielectric layer 7 above the second heat transfer layer 13b.
  • the second dielectric layer 10 is a single layer, and the dielectric constant of the second dielectric layer 10 and the first dielectric layer 7 above the first heat transfer layer 13a is the first transfer layer. You may set smaller than the dielectric constant of the lower part of the heat
  • ⁇ Modification 6> 16 is a schematic perspective view of an input / output terminal according to Modification 6.
  • FIG. 17 is a cross-sectional view of the input / output terminal taken along Yy-Y′y in FIG.
  • a first ground layer 9 a is formed on the lower surface of the first dielectric layer 7.
  • a first heat transfer layer 13 a is formed on the upper surface of the first dielectric layer 7. Therefore, the first dielectric layer 7 is divided into an upper part and a lower part on the basis of the first heat transfer layer 13a. Also, as shown in FIG. 17, a via conductor 14 is formed below the first heat transfer layer 13a so as to conduct the lower part of the first heat transfer layer 13a up and down.
  • a case where a metal plate having a thickness corresponding to the thickness of the first dielectric layer 7 is used instead of the first dielectric layer 7 will be described.
  • An input / output terminal through which a high frequency such as a microwave or a millimeter wave flows needs to be very small in order to suppress the influence of electromagnetic waves. Therefore, when a metal plate is used instead of the first dielectric layer 7, the second dielectric layer 10 peels from the metal plate due to the difference in thermal expansion coefficient between the metal plate and the second dielectric layer 10. There is great fear. As described above, the second dielectric layer 10 is easily peeled off from the metal plate so as to warp against the metal plate.
  • the first dielectric layer 7 made of a ceramic material having a similar thermal expansion coefficient as the second dielectric layer 10 is used on the lower surface of the second dielectric layer 10 instead of the metal body.
  • the thermal expansion coefficients of both layers are approximated, so that the first dielectric layer 7 and the second dielectric layer It can suppress that the layer 10 peels.
  • the sixth modification by providing a plurality of via conductors 14 in the entire surface of the first dielectric layer 7 and in the first dielectric layer 7, the ground function of the first dielectric layer 7 is maintained, and The first dielectric layer 7 can be prevented from being peeled from the second dielectric layer 10.

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Abstract

　素子収納用パッケージ１であって、上面に素子２の実装領域Ｒを有する基板３と、基板３上であって実装領域Ｒの外周に沿って設けられ、一部に貫通孔Ｈを有する枠体４を備えている。さらに、素子収納用パッケージ１は、貫通孔Ｈに設けられ、枠体４の内外に延在される第１誘電体層７と、第１誘電体層７上に形成され枠体４の内外を電気的に接続する信号線路８と、第１誘電体層７の下面に形成される第１グランド層９ａと、平面透視して枠体４と重なる領域であって信号線路８上に形成される第２誘電体層１０と、第２誘電体層１０の上面に形成される第２グランド層９ｂと、第２誘電体層１０内に設けられ信号線路８に沿って枠体４内から枠体４外にまで延在される金属層１１と、を有する入出力端子５を備えている。そして、金属層１１は、第２誘電体層１０から第１誘電体層７にまで両者と接続して形成されるとともに、信号線路８と離間して設けられることを特徴とする。

Description

素子収納用パッケージおよび実装構造体
　本発明は、素子収納用パッケージ、並びにその素子収納用パッケージを用いる実装構造体に関する。
　従来から、誘電体層の一主面に信号線路を形成し、誘電体層の他主面にグランド層を形成した入出力端子を有する素子収納用パッケージが知られている（例えば、特開平８－２２７９４９号公報）。現在、信号線路に伝送される信号を、マイクロ波、ミリ波等の高周波としても、電磁波の漏れが少なく、高周波伝送特性に優れた素子収納用パッケージが求められている。本発明は、高周波伝送特性に優れた素子収納用パッケージ、並びにその素子収納用パッケージを用いる実装構造体を提供することを目的とする。
　本発明の一実施形態に係る素子収納用パッケージは、上面に素子の実装領域を有する基板と、前記基板上であって前記実装領域の外周に沿って設けられ、一部に貫通孔を有する枠体を備えている。さらに、素子収納用パッケージは、前記貫通孔に設けられ、前記枠体の内外に延在する第１誘電体層と、前記第１誘電体層上に形成され前記枠体の内外を電気的に接続する信号線路と、前記第１誘電体層の下面に形成される第１グランド層と、平面透視して前記枠体と重なる領域であって前記信号線路上に形成される第２誘電体層と、前記第２誘電体層の上面に形成される第２グランド層と、前記第２誘電体層内に設けられ前記信号線路に沿って前記枠体内から前記枠体外にまで延在される金属層と、を有する入出力端子を備えている。そして、前記金属層は、前記第２誘電体層から前記第１誘電体層にまで前記第１グランド層および前記第２グランド層に接続して形成されるとともに、前記信号線路と離間して設けられることを特徴とする。
　また、本発明の第２実施形態に係る実装構造体は、前記素子収納用パッケージと、前記素子収納用パッケージに実装された素子を備えたことを特徴とする。
本実施形態に係る素子収納用パッケージの概観斜視図である。 本実施形態に係る素子収納用パッケージの入出力端子の概観斜視図である。 図２に示すＸ－Ｘ’に沿った入出力端子の断面図である。 信号線路と金属層との配置関係を示す透過斜視図である。 図５（Ａ）は、第１誘電体層の分解斜視図であって、図５（Ｂ）は、第２誘電体層の分解斜視図である。 一変形例に係る入出力端子の概観を示す斜視図である。 図６に示すＹ－Ｙ’に沿った入出力端子の断面図である。 一変形例に係る入出力端子の概観を示す斜視図である。 図８に示すＺ－Ｚ’に沿った第１誘電体層の断面図である。 一変形例に係る入出力端子の概観を示す斜視図である。 一変形例に係る入出力端子の概観を示す斜視図である。 図１１に示すＹｘ－Ｙ’ｘに沿った入出力端子の断面図である。 一変形例に係る入出力端子の断面図である。 一変形例に係る入出力端子の断面図である。 一変形例に係る入出力端子の断面図である。 一変形例に係る入出力端子の概観を示す斜視図である。 図１６に示すＹｙ－Ｙ’ｙに沿った入出力端子の断面図である。
　以下に添付図面を参照して、本発明にかかる素子収納用パッケージの実施形態を詳細に説明する。なお、本発明は以下の実施形態に限定されないものである。
　　＜素子収納用パッケージの概略構成＞
　図１は、本実施形態に係る素子収納用パッケージ１を示す概観斜視図である。図２は、図１の素子収納用パッケージ１に用いられる入出力端子の概観斜視図である。素子収納用パッケージ１は、電子機器に用いるものである。特に、マイクロ波、ミリ波等の高周波で用いられる電子機器の高周波回路に用いられる。
　素子収納用パッケージ１は、例えば、半導体素子、光半導体素子、トランジスタ、ダイオードまたはサイリスタ等の能動素子、あるいは抵抗器、コンデンサ等の受動素子からなる素子２を実装するのに用いるものである。なお、素子収納用パッケージ１に素子２を実装したものを実装構造体１Ｘとする。
　素子収納用パッケージ１は、上面に素子２の実装領域Ｒを有する基板３と、基板３上であって実装領域Ｒの外周に沿って設けられ、一部に貫通孔Ｈを有する枠体４と、貫通孔Ｈに設けられ、枠体４内外を電気的に接続する入出力端子５とを備えている。
　基板３は、平面視したとき四角形状に形成された部材である。基板３は、例えば、銅、鉄、タングステン、モリブデン、ニッケルまたはコバルト等の金属材料、あるいはこれらの金属材料を含有する合金から成る。基板３は、熱伝導率を良好にして、実装領域Ｒに実装した素子２から発生する熱を効率良く基板３を介して外部に放散させる機能を備えている。なお、基板３の熱伝導率は、例えば、１５Ｗ／（ｍ・Ｋ）以上４５０Ｗ／（ｍ・Ｋ）以下に設定されている。
　また、基板３は、溶融した金属材料を型枠に鋳込んで固化させたインゴットに対して、従来周知の圧延加工または打ち抜き加工等の金属加工法を用いることで、所定形状に製作される。なお、基板３の一辺の長さは、例えば、３ｍｍ以上５０ｍｍ以下に設定されている。また、基板３の厚みは、例えば、０．３ｍｍ以上５ｍｍ以下に設定されている。
　また、基板３の表面は、酸化腐食の防止、または実装領域Ｒに素子２をろう付けしやすくするために、電気めっき法または無電解めっき法を用いて、ニッケルまたは金等の鍍金層が形成されている。基板３の実装領域Ｒは、基板３の上面に枠体４を接続したときに、枠体４と接続されない領域である。なお、本実施形態では、基板３の形状を四角形状としているが、素子を実装することが可能であれば、四角形状に限られず、多角形状または楕円形状等であってもよい。
　枠体４は、基板３の実装領域Ｒの外周に沿って接続され、実装領域Ｒに実装する素子を外部から保護するための部材である。また、枠体４は、側面の一部に入出力端子５を設ける貫通孔Ｈが形成されている。枠体４は、ろう材を介して基板３にろう付けされる。なお、ろう材は、例えば、銀、銅、金、アルミ二ウムまたはマグネシウム等からなり、ニッケル、カドミウムまたは燐等の添加物を含有させてもよい。
　また、枠体４は、例えば、銅、鉄、タングステン、モリブデン、ニッケルまたはコバルト等の金属材料、あるいはこれらの金属材料を含有する合金から成る。枠体４は、実装領域Ｒに素子２が実装されている状態で、素子２から発生する熱を効率良く枠体４の外部に発散させる機能を備えている。なお、枠体４の熱伝導率は、例えば、１５Ｗ／（ｍ・Ｋ）以上４５０Ｗ／（ｍ・Ｋ）以下に設定されている。
　枠体４上には、実装領域Ｒに素子２が実装された状態で、蓋体６が設けられる。蓋体６は、基板２と枠体４とで囲まれる空間を封止する機能を備えている。蓋体６は、例えばろう材を介して枠体４上にろう付けされる。なお、蓋体６は、例えば、銅、鉄、タングステン、モリブデン、ニッケルまたはコバルト等の金属材料、あるいはこれらの金属材料を含有する合金から成る。
　ここで、入出力端子５について説明する。図３は、図２に示すＸ－Ｘ’に沿った入出力端子５の断面図である。また、図４は、図２に示す信号線路と金属層との配置関係を示す透過斜視図である。
　貫通孔Ｈに設けられる入出力端子５は、枠体４の内外に延在される第１誘電体層７と、第１誘電体層７上に形成され枠体４の内外を電気的に接続する信号線路８と、第１誘電体層７の下面に形成される第１グランド層９ａと、平面透視して前記枠体と重なる領域であって信号線路８上に形成される第２誘電体層１０と、第２誘電体層１０の上面に形成される第２グランド層９ｂと、第２誘電体層１０の内に設けられ信号線路８に沿って枠体４内から枠体４外にまで延在される金属層１１と、を備えている。なお、第１グランド層９ａと第２グランド層９ｂを総称する場合、グランド層９と称する。ここでは、信号線路８とグランド層９がペアで、高周波伝送線路として機能する。
　信号線路８は、所定の電気信号を伝達する機能を備えている。信号線路８は、例えば、マイクロストリップ線路またはコプレーナ線路として用いる。信号線路８は、例えば、タングステン、モリブデン、マンガン、銅、銀、金、アルミニウム、ニッケルまたはクロム等の金属材料、あるいはこれらの混合物、あるいはこれらの合金等からなる。信号線路８の線路幅は、信号線路８に伝わる信号の波長の４分の１以下であって、例えば、０．０５ｍｍ以上０．５ｍｍ以下に設定されている。
　信号線路８には、リード端子１２が形成される。リード端子１２は、外部の電子機器等と素子２とを電気的に接続するための部材である。リード端子１２は、ろう材を介して、信号線路８上に接続される。そして、信号線路８とリード端子１２とが電気的に接続される。
　また、第１グランド層９ａは、第１誘電体層７の下面に形成されている。そして、第１グランド層９ａは、第１誘電体層７の下面から第１誘電体層７の側面を介して第２誘電体層１０の側面にまで形成されている。そして、第２誘電体層１０の側面から第２誘電体層１０の上面に形成される第２グランド層９ｂと接続されている。このように、グランド層９は、図２または図３に示すように、第１誘電体層７および第２誘電体層１０の外表面に形成されている。グランド層９は、共通の電位、例えばアース電位にする機能を備えている。また、グランド層９は、例えば、銅、銀、タングステン、モリブデン、マンガン、金、アルミニウム、ニッケルまたはクロム等の金属材料、あるいはダイヤモンド、あるいはこれらの混合物、あるいはこれらの合金等からなる。グランド層９は、平面視して信号線路８と重なる領域に形成されている。枠体４は、金属材料からなり、グランド層９と枠体４とは電気的に接続されている。
　第１誘電体層７および第２誘電体層１０は、絶縁性の基板であって、例えば、酸化アルミニウム、窒化アルミニウムまたは窒化珪素等の無機材料、あるいはエポキシ樹脂、ポリイミド樹脂またはエチレン樹脂等の有機材料、あるいはアルミナまたはムライト等のセラミック材料、あるいはガラスセラミック材料等から成る。または、これらの材料のうち複数の材料を混合した複合系材料から成る。なお、第１誘電体層７および第２誘電体層１０の厚みは、信号線路８に伝わる信号の波長の２分の１以下であって、例えば、０．１ｍｍ以上１．０ｍｍ以下に設定されている。
　また、第１誘電体層７または第２誘電体層１０には、多数のフィラーが含有されていても構わない。第１誘電体層７または第２誘電体層１０が有機材料からなる場合、第１誘電体層７または第２誘電体層１０にフィラーが含有されていることによって、第１誘電体層７または第２誘電体層１０の硬化前の粘度を調整することができ、第１誘電体層７または第２誘電体層１０の厚み寸法を所望の値に近づけることができる。フィラーは、球状であって、フィラーの径は、例えば、０．０５μｍ以上６μｍ以下に設定されており、熱膨張率は、例えば－５ｐｐｍ／℃以上５ｐｐｍ／℃以下である。なお、フィラーは、例えば、酸化珪素、炭化珪素、酸化アルミニウム、窒化アルミニウムまたは水酸化アルミニウム等から成る。
　また、第１誘電体層７または第２誘電体層１０に含有されるフィラーの比誘電率は、第１誘電体層７または第２誘電体層１０を構成する材料の比誘電率よりも小さく設定することができる。このように、第１誘電体層７または第２誘電体層１０の比誘電率よりも小さい低誘電率のフィラーとすることで、誘電体層全体を更に低誘電率化することができ、信号線路８に伝送される信号の伝送効率を向上させることができる。
　また、フィラーは、絶縁性のフィラーとすることができる。フィラーを絶縁性とすることで、信号線路８に伝わる信号の特性インピーダンスへの影響を低減することができる。
　第２誘電体層１０内には、金属層１１が設けられている。金属層１１は、信号線路８に沿って枠体４内から枠体４外にまで延在されている。
　金属層１１は、第２誘電体層１０の内壁面から第２誘電体層１０の外壁面にまで形成されている。つまり、金属層１１は、枠体４で囲まれる空間内から枠体４で囲まれない空間外にまで形成されている。なお、金属層１１は、例えば、銅、銀、タングステン、モリブデンまたはマンガン等の金属材料、あるいはダイヤモンド、あるいはこれらの混合物、あるいはこれらの合金等からなる。また、金属層１１の熱伝導率は、例えば、２０Ｗ／ｍ・Ｋ以上５００Ｗ／ｍ・Ｋ以下に設定されている。なお、金属層１１の厚みは、例えば、０．０１ｍｍ以上０．５ｍｍ以下に設定されている。
　枠体４内は、素子２から発生する熱に起因して、枠体４外に比べて高温になりやすい。特に、マイクロ波またはミリ波等の高周波を信号線路に伝送させた場合、高周波に起因して信号線路が高温になることがある。そのため、枠体４内の素子２の温度が上昇して、素子２の電気特性が変化する虞がある。金属層１１は、枠体４内から熱が伝わり、さらに伝わった熱が枠体４外に放散される。その結果、素子２から発生する熱が枠体４内でこもるのを抑制することができる。
　また、金属層１１は、入出力端子５を平面透過したとき、信号線路８の両側にそれぞれ形成されている。信号線路８は、マイクロ波またはミリ波等の高周波を発生する際に熱が発生する。信号線路８に発生する熱は、断面視して信号線路８を中心にその周りに放散して、信号線路８で発生した熱が枠体４内にこもる虞がある。そこで、信号線路８の両側にそれぞれ金属層１１を設けることで、信号線路８で発生した熱を金属層１１に効率良く伝えることができる。
　また、金属層１１は、図３または図４に示すように、第２誘電体層１０から第２誘電体層１０まで両者に接続して形成されている。そして、金属層１１は、信号線路８と離間して設けられている。金属層１１は、信号線路８に沿って板状に形成されることで、信号線路８から熱が効果的に伝わる。
　また、金属層１１は、第２誘電体層１０の下端から第１誘電体層７中を介して第２グランド層９ｂにまで延在されている。また、金属層１１は、第２誘電体層１０の上端にまで延在され、第２誘電体層１０の上面に位置する第２グランド層９ｂとも接続される。そして、金属層１１は、グランド層９と接続されることで、例えば、アース電位となる。そのため、信号線路８の高周波信号に基づいて発生する電界を金属層１１が遮蔽することができる。このように、金属層１１に電界遮蔽効果をもたせることで、信号線路８から発生する電界に起因して素子２の高周波伝送特性が変化するのを抑制することができる。
　また、素子収納用パッケージ１に、素子２を半田等のバンプを介してフリップチップ実装することで、実装構造体１Ｘを構成することができる。ＩＣまたはＬＳＩ等の半導体素子を実装する場合は、半導体素子としては、例えば、シリコン、ゲルマニウム、ガリウム砒素、ガリウム砒素リン、窒化ガリウムまたは炭化珪素等を用いることができる。
　本実施形態によれば、信号線路８に沿って枠体４の内外にまで延在する金属層１１を設けることで、枠体４内の熱を枠体４外に伝え、枠体４内の温度が枠体４外の温度に比べて高温になるのを抑制することができ、放熱性に優れた素子収納用パッケージ、並びにその素子収納用パッケージを用いる実装構造体を提供することができる。
　ここで、仮に、入出力端子５内において、平面視したときに第２誘電体層１０の一端から他端にまで連続して金属層１１を形成せずに、金属層１１を分断するようにして、金属層１１をグランド層として機能する複数の金属柱に変更した場合を想定する。かかる場合、信号線路８に伝送される信号は、当該金属柱から反射して進行するものと、隣接する金属柱の間を通過して第１誘電体層７または第２誘電体層１０の側面に形成されるグランド層９から反射して進行するものとがある。そのため、金属層１１を複数の金属柱とした場合は、マイクロ波またはミリ波等の高周波において信号線路８に伝送される信号は、信号のモード変換が頻繁に発生し、電磁波の漏れが多い信号となってしまう。
　また、金属層１１に代えて、複数の金属柱に変更した場合は、第１誘電体層７および第２誘電体層１０のそれぞれに複数のビア孔を形成した後、該ビア孔に金属ペーストを充填して金属柱を設ける。そして、第１誘電体層７上に第２誘電体層１０を積層してから、両層を一体焼成する。しかしながら、仮に、ミリ波等の高周波に対応可能な金属柱を形成しようとした場合は、ビア孔は非常に微細な大きさにしなければならない。かかる場合は、ビア孔の径は、例えば０．０１ｍｍ以上０．５ｍｍ以下の大きさとなり、機械的にパンチを用いてビア孔を設けることは非常に困難であって、レーザー光を用いてビア孔を用いることが想定される。しかし、レーザー光を用いたとしても、ビア孔の径は非常に小さな大きさになるため、ビア孔を設ける場所を制御して、平面視してライン上に複数のビア孔を１列に設けることは困難である。
　また、第１誘電体層７および第２誘電体層１０に設けるビア孔は、所望する箇所から少しでも位置ずれが起きると、第１誘電体層７中の金属柱と第２誘電体層１０中の金属柱が接続されない虞があり、電磁波の漏れやすい構造になってしまう。また、ビア孔が非常に微細な大きさになると、ビア孔内部に導体ペースト等による充填が困難となり、金属柱に導通不良が生じ易くなる。また、本実施形態においては入出力端子５が非常に小型であって、例えば、第１誘電体層７および第２誘電体層１０の厚みは、０．１ｍｍ以上１．０ｍｍ以下に設定されているので、例えばレーザー光を用いてビア孔を開ける際に、入出力端子５がビア孔を空ける熱によって変形してしまう虞がある。このように、金属層１１に代えて、複数の金属柱に変更した構造は、製造工程が煩雑になって、製造歩留まりが低下してしまう。
　一方、本実施形態によれば、信号線路８に沿って枠体４の内外にまで延在される金属層１１を連続して設けることで、信号の同軸モード状態を長く保つことができ、電磁波の漏れが発生しにくい、電気特性の優れた素子収納用パッケージ、並びにその素子収納用パッケージを用いる実装構造体を提供することができる。また、第１誘電体層７および第２誘電体層１０は、金属層１１とともに一体焼成することで作成することができ、製造工程を単純化するとともに、製造歩留まりを向上することができる。
　　＜素子収納用パッケージの製造方法＞
　ここで、図１に示す素子収納用パッケージ１および実装構造体１Ｘの製造方法を説明する。
　まず、基板３、枠体４のそれぞれを準備する。基板３、枠体４のそれぞれは、溶融した金属材料を型枠に鋳込んだ固化させたインゴットに対して、金属加工法を用いることで、所定形状に製作される。
　次に、入出力端子５を準備する。ここでは、第１誘電体層７および第２誘電体層１０の材料が、酸化アルミニウム質焼結体、窒化アルミニウム質焼結体またはムライト質焼結体等の場合の入出力端子５の作製方法について説明する。
　具体的には、第１誘電体層７および第２誘電体層１０の材料が酸化アルミニウム質焼結体から成る場合は、先ず、酸化アルミニウム、酸化珪素、酸化マグネシウムおよび酸化カルシウム等の原料粉末に有機バインダー、可塑剤または溶剤等を添加混合して泥漿状と成す。
　そして、第１誘電体層７および第２誘電体層１０の型枠を準備する。第１誘電体層７は、図５（Ａ）に示すように、三つに分解される。その三つは、上面に信号線路８が形成され、下面にグランド層９が形成される第１基体７ａと、信号線路８の両側を挟むように金属層１１を形成する第２基体７ｂ、第３基体７ｃとからなる。
　第１誘電体層７の型枠は、第１基体７ａ、第２基体７ｂおよび第３基体７ｃとのそれぞれの型枠のことである。そして、型枠内に、泥漿状の酸化アルミ二ウム質の材料を充填し、焼結前の第１基体７ａ、第２基体７ｂおよび第３基体７ｃを取り出す。
　第２誘電体層１０は、図５（Ｂ）に示すように、三つに分解される。その三つは、第１基体７ａ上に設ける第４基体１０ａ、第２基体７ｂ上に設ける第５基体１０ｂ、第３基体７ｃ上に設ける第６基体１０ｃとからなる。第２誘電体層１０の型枠は、第４基体１０ａ、第５基体１０ｂおよび第６基体１０ｃとのそれぞれの型枠のことである。そして、型枠内に、泥漿状の酸化アルミ二ウム質の材料を充填し、焼結前の第４基体１０ａ、第５基体１０ｂおよび第６基体１０ｃを取り出す。
　また、タングステンまたはモリブデン等の高融点金属粉末を準備し、この粉末に有機バインダー、可塑剤または溶剤等を添加混合して金属ペーストを得る。
　そして、取り出した前駆体の第１基体７ａ、第２基体７ｂ、第３基体７ｃ、第４基体１０ａ、第５基体１０ｂおよび第６基体１０ｃのそれぞれに対して、例えばスクリーン印刷法を用いて、所定箇所に金属ペーストを塗る。そして、それぞれの基体を組み合わせて、第１誘電体層７および第２誘電体層１０としたときに、信号線路８およびグランド層９となるようにする。
　次に、前駆体の第１誘電体層７上に前駆体の第２誘電体層１０を載せて加圧させることで、両者密着させる。そして、約１６００℃の温度で焼成することにより、セラミックスからなる入出力端子５を作製することができる。
　そして、準備した枠体４の貫通孔Ｈに、入出力端子５を、ろう材を介してろう接により接続する。このようにして、素子収納用パッケージ１を作製することができる。
　次に、素子収納用パッケージ１に半田を介して素子２を実装し、枠体４上に蓋体６を設けることで、実装構造体１Ｘを作製することができる。
　　＜変形例＞
　本発明は上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更、改良等が可能である。ここで、上述した実施形態に係る変形例について説明する。なお、本実施形態の変形例に係る素子収納用パッケージのうち、本実施形態に係る素子収納用パッケージと同様な部分については、同一の符号を付して適宜説明を省略する。
　　＜変形例１＞
　図６は、変形例１に係る入出力端子の概観斜視図であって、図７は、図６のＹ－Ｙ’に沿った入出力端子の断面図である。
　上記実施形態では、信号線路８と重ならない領域に金属層１１を設けたが、これに限られない。例えば、図６または図７に示すように、金属層１１とは別に、信号線路８と重なる領域に伝熱層１３を追加して設けても良い。
　伝熱層１３は、第１誘電体層７中に設けられる。伝熱層１３は、枠体４内から枠体４外にまで延在されており、枠体４内の熱を枠体４外にまで伝える機能を備えている。伝熱層１３は、信号線路８の上面に沿った方向に形成される。そして、伝熱層１３は、第１誘電体層７中で金属層１１と接続され、さらに第１誘電体層７の側面に形成されるグランド層９と接続される。本変形例は、金属層１１に加えて、伝熱層１３を加えることで、放熱効果を向上させることができる。
　　＜変形例２＞
　図８は、変形例２に係る入出力端子の概観斜視図であって、図９は、図８のＺ－Ｚ’に沿った入出力端子の断面図である。
　図８または図９に示すように、金属層１１を第２誘電体層１０の壁面から第１誘電体層７の上面にまで延在されていてもよい。金属層１１の一部１１ａが、第１誘電体層７の上面にまで延在されることで、金属層１１の枠体４外での露出する面積を大きくすることができ、金属層１１の放熱効果を向上させることができる。
　また、金属層１１の一部１１ａを、平面視して第２誘電体層１０と重なる第１誘電体層７中から第２誘電体層１０と重ならない第１誘電体層７中にまで延在する。そして、一対の金属層１１の間に、信号線路８が配置されることで、信号線路８の周囲の電界遮蔽の変化を徐々に変えることができる。その結果、信号線路８中に伝送される信号の電気特性の変化を抑制することができる。
　信号線路８を伝送する信号は、グランドとして機能する層までの距離がより短い方が、信号がグランドとして機能する層から反射する時間を短くすることができ、より高周波の信号とすることができる。一方、図２に示す実施形態の場合、信号線路８を取り囲むグランドとして機能する金属層１１が、平面視したときに第２誘電体層１０と重なる第１誘電体層７中から第２誘電体層１０と重ならない第１誘電体層７中にまで延在して設けられていないため、平面視したときに第２誘電体層１０と重なる第１誘電体層７と、第２誘電体層１０と重ならない第１誘電体層７との境界において、信号線路８から第１誘電体層７または第２誘電体層１０の側面に形成されるグランド層９に向かって電界が発生する。
　そのため、図８または図９に示すように、当該境界から第１誘電体層７中にまで金属層１１を延在することで、当該境界において信号線路８から第１誘電体層７または第２誘電体層１０の側面に形成されるグランド層９に向かって発生する電界を遮蔽することができ、信号線路８中に伝送される信号の高周波伝送特性を良好にすることができる。
　　＜変形例３＞
　図１０は、変形例３に係る入出力端子の概観斜視図であって、第１誘電体層７と第２誘電体層１０との間に介在される信号線路８の透過斜視図である。
　図１０に示すように、平面視して第２誘電体層１０と第１誘電体層７とが重なる領域の信号線路８の平面方向の厚みを変形させてもよい。平面視して第２誘電体層１０と重ならない領域の信号線路８の平面方向の厚み幅より、第２誘電体層１０と重なる領域の信号線路８の平面方向の厚み幅を小さくすることで、信号線路８中に伝送される信号の電気的特性を所望の特性にすることができる。
　　＜変形例４＞
　図１１は、変形例４に係る入出力端子の概観斜視図であって、図１２は、図１１のＹｘ－Ｙ’ｘに沿った入出力端子の断面図である。
　上記実施形態では、第１誘電体層７または第２誘電体層１０内に、フィラーを含有させて比誘電率を小さく設定していたが、これに限られない。図１２に示すように、例えば、断面視して信号線路８の周囲に位置する部材ｍ１を、その部材ｍ１の外周に位置する部材ｍ２よりも誘電率を小さく設定する。
　部材ｍ１は、図１２に示すように、断面視して、一対の金属層１１で挟まれる領域に存在する。また、部材ｍ１は、後述する上下に位置する第１伝熱層１３ａおよび第２伝熱層１３ｂの間に位置する。
　部材ｍ１は、部材ｍ２に比べて多数の閉気孔を含有するポーラス材料にすることにより、部材ｍ２よりも低誘電率にすることができる。また、部材ｍ１を部材ｍ２よりも低誘電率の材料を選択することにより、低誘電率化を図ることができる。なお、部材ｍ１は、例えば、低誘電率材料であるガラスセラミック材料等を用いることができる。なお、本変形例に係る入出力端子は、複数の部材から構成されるが、例えば、部材同士の接合箇所に、メタライズ加工あるいはめっきを施した後に、両部材をろう接、半田接合等により一体化することができる。
　信号線路８に伝送される信号を、マイクロ波またはミリ波等の高周波にすると、信号線路８と金属層１１との間の距離を小さくして、部材ｍ１を小型化しなければならないが、部材ｍ１を低誘電率化することにより、信号線路８に伝送される信号を高周波としても、金属層１１同士の間を大きくすることが可能になり、部材ｍ１のサイズを大きくすることができ、製造時に入出力端子の部品取扱い・部品組立てを容易にすることができる。
　また、第１誘電体層７中に伝熱層としての第１伝熱層１３ａを設け、第２誘電体層１０中に伝熱層としての第２伝熱層１３ｂを設ける。第１伝熱層１３ａおよび第２伝熱層１３ｂは、枠体４内から枠体４外にまで延在されており、枠体４内の熱を枠体４外にまで伝える機能を備えている。
　また、入出力端子の下面に位置するグランド層９と第１伝熱層１３ａとの間、あるいは入出力端子の上面に位置するグランド層９と第２伝熱層１３ｂとの間に、複数のビア導体１４を設け、グランド層９と伝熱層１３ａ、あるいはグランド層９と伝熱層１３ｂのグランド機能の特性を向上させてもよい。ビア導体１４は、セラミックグリーンシートにレーザー光にてビア孔を形成し、それに導体を印刷することによって形成することができる。
　なお、本変形において、入出力端子５は、部材ｍ１の誘電率がその周囲の誘電率よりも小さく設定したのであれば、第１伝熱層１３ａの下部に位置する第１誘電体層７の一部と、第２伝熱層１３ｂの上部に位置する第２誘電体層１０の一部を取り除いたものであってもよい。
　　＜変形例５＞
　図１３は、変形例５に係る入出力端子の断面図である。変形例４では、一対の金属層１１の間に位置する部材ｍ１の誘電率が、その周囲の誘電率よりも小さく設定されていたが、これに限られない。図１３に示すように、例えば、第１誘電体層７と第２誘電体層１０をそれぞれ複数の層から構成するとともに、信号線路８近傍に位置する層の誘電率を、その周囲に位置する層よりも小さく設定する。
　図１３では、第１誘電体層７の第１伝熱層１３ａの上部の誘電率を、第１誘電体層７の第１伝熱層１３ａの下層部の誘電率よりも小さく設定するとともに、第２誘電体層１０の第２伝熱層１３ｂの下部の誘電率を、第２誘電率１０の第２伝熱層１３ｂの上部の誘電率よりも小さく設定している。
　第１誘電体層７または第２誘電体層１０の中で、誘電率の異なる境界に位置する層同士を接続する方法としては、予めその境界にメタライズ加工やめっき等の接続層を施し、その接続層を介して一体接続することができる。
　なお、本変形例は、図１４に示すように、第１誘電体層７は単一層からなり、第１誘電体層７と第２誘電体層１０の第２伝熱層１３ｂの下部の誘電率は第１誘電体層７の第２伝熱層１３ｂの上部の誘電率よりも小さく設定してもよい。また、図１５に示すように、第２誘電体層１０は単一層からなり、第２誘電体層１０と第１伝熱層１３ａの上部の第１誘電体層７の誘電率は第１伝熱層１３ａの下部の誘電率よりも小さく設定してもよい。
　　＜変形例６＞
　図１６は、変形例６に係る入出力端子の概観斜視図であって、図１７は、図１６のＹｙ－Ｙ’ｙに沿った入出力端子の断面図である。
　第１誘電体層７の下面には、第１グランド層９ａが形成されている。また、第１誘電体層７の上面には第１伝熱層１３ａが形成されている。そのため、第１誘電体層７は、第１伝熱層１３ａを基準に上部と下部に分かれている。また、第１伝熱層１３ａの下部には、図１７に示すように、第１伝熱層１３ａの下部を上下に導通するビア導体１４が形成されている。
　仮に、第１誘電体層７に代えて、第１誘電体層７の厚みに相当する厚みの金属板を用いた場合について説明する。マイクロ波またはミリ波等の高周波が流れる入出力端子は、電磁波の影響を抑えるために、非常に小型にする必要がある。そのため、第１誘電体層７に代えて金属板を用いると、金属板と第２誘電体層１０との熱膨張係数の違いに起因して、第２誘電体層１０が金属板から剥離する虞が大きい。このように、第２誘電体層１０は、金属板に対して反りかえるようにして金属板から剥離しやすい。
　一方、変形例６によれば、第２誘電体層１０の下面に金属体でなく、第２誘電体層１０と同様に熱膨張係数が近似するセラミック材料からなる第１誘電体層７を用いることで、第１誘電体層７に対して第２誘電体層１０が熱膨張を起こしたとしても、両層の熱膨張係数が近似するために、第１誘電体層７と第２誘電体層１０が剥離するのを抑制することができる。
　また、変形例６は、第１誘電体層７の全表面および第１誘電体層７内に複数のビア導体１４を設けることで、第１誘電体層７のグランド機能を維持するとともに、第１誘電体層７が第２誘電体層１０に対して剥離するのを抑制することができる。

Claims (8)

  1. 　上面に素子の実装領域を有する基板と、
    前記基板上であって前記実装領域の外周に沿って設けられ、一部に貫通孔を有する枠体と、
    前記貫通孔に設けられ、前記枠体の内外に延在する第１誘電体層と、前記第１誘電体層上に形成され前記枠体の内外を電気的に接続する信号線路と、前記第１誘電体層の下面に形成される第１グランド層と、平面透視して前記枠体と重なる領域であって前記信号線路上に形成される第２誘電体層と、前記第２誘電体層の上面に形成される第２グランド層と、前記第２誘電体層内に設けられ前記信号線路に沿って前記枠体内から前記枠体外にまで延在される金属層と、を有する入出力端子と、を備え、
    前記金属層は、前記第２誘電体層から前記第１誘電体層にまで前記第１グランド層および前記第２グランド層に接続して形成されるとともに、前記信号線路と離間して設けられている素子収納用パッケージ。
  2. 　請求項１に記載の素子収納用パッケージであって、
    前記金属層は、前記枠体内にて露出する前記第２誘電体層の内壁面から、前記枠体外にて露出する前記第２誘電体層の外壁面にまで形成されていることを特徴とする素子収納用パッケージ。
  3. 　請求項１に記載の素子収納用パッケージであって、
    前記金属層は、平面透視して前記信号線路の両側にそれぞれ形成されていることを特徴とする素子収納用パッケージ。
  4. 　請求項３に記載の素子収納用パッケージであって、
    前記第１誘電体層および前記第２誘電体層はそれぞれ複数部材からなり、
    前記第１誘電体層の内部および前記第２誘電体層の内部には、前記第１グランド層および前記第２グランド層の少なくとも一方に電気的に接続される伝熱層がそれぞれ設けられており、
    断面視して前記一対の伝熱層と前記一対の金属層とで囲まれる領域の誘電率は、前記一対の伝熱層と前記一対の金属層とで囲まれる領域の外部に位置する前記第１誘電体層および前記第２誘電体層の部材よりも誘電率が小さいことを特徴とする素子収納用パッケージ。
  5. 　請求項３に記載の素子収納用パッケージであって、
    前記第１誘電体層および前記第２誘電体層はそれぞれ複数部材からなり、
    前記第１誘電体層の内部および前記第２誘電体層の内部には、前記第１グランド層および前記第２グランド層の少なくとも一方に電気的に接続される伝熱層がそれぞれ設けられており、
    前記伝熱層と前記第１誘電体層の下面との間、あるいは前記伝熱層と前記第２誘電体層の上面との間には、複数のビア導体が設けられていることを特徴とする素子収納用パッケージ。
  6. 　請求項１に記載の素子収納用パッケージであって、
    前記第１誘電体層は複数層からなり、
    前記第１誘電体層の内部には、前記第１グランド層および前記第２グランド層の少なくとも一方に電気的に接続される伝熱層が設けられており、
    前記伝熱層より上層の前記第１誘電体層の誘電率は、前記伝熱層より下層の前記第１誘電体層の誘電率よりも小さいことを特徴とする素子収納用パッケージ。
  7. 　請求項１に記載の素子収納用パッケージであって、
    前記第２誘電体層は複数層からなり、
    前記第２誘電体層の内部には、前記第１グランド層および前記第２グランド層の少なくとも一方に電気的に接続される伝熱層が設けられており、
    前記伝熱層より下層の前記第２誘電体層の誘電率は、前記伝熱層より上層の前記第２誘電体層の誘電率よりも小さいことを特徴とする素子収納用パッケージ。
  8. 　請求項１乃至請求項７のいずれかに記載の素子収納用パッケージと、
    前記素子収納用パッケージに実装された素子を備えたことを特徴とする実装構造体。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170080648A (ko) * 2014-10-31 2017-07-10 제네럴 일렉트릭 컴퍼니 비자성 패키지를 실링하기 위한 리드 및 방법
JP2017216269A (ja) * 2016-05-30 2017-12-07 京セラ株式会社 半導体パッケージおよび半導体装置

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5902825B2 (ja) * 2012-10-29 2016-04-13 京セラ株式会社 素子収納用パッケージおよび実装構造体
CN104428888B (zh) * 2012-10-30 2017-09-22 京瓷株式会社 电子部件收纳用容器以及电子装置
JP5700187B2 (ja) * 2013-02-13 2015-04-15 株式会社村田製作所 高周波信号伝送線路、電子機器及び高周波信号伝送線路の製造方法
JP2015084378A (ja) * 2013-10-25 2015-04-30 キヤノン株式会社 電子部品、電子機器、実装部材の製造方法、電子部品の製造方法
WO2015137489A1 (ja) * 2014-03-13 2015-09-17 京セラ株式会社 電子部品収納用パッケージおよび電子装置
JP2015192097A (ja) * 2014-03-28 2015-11-02 住友電工デバイス・イノベーション株式会社 電子部品搭載用パッケージ
CN106463464B (zh) * 2014-07-30 2019-02-22 京瓷株式会社 电子部件收纳用封装件以及具备其的电子装置
CN105140609B (zh) * 2015-07-13 2019-05-24 上海安费诺永亿通讯电子有限公司 一种低损耗扁平传输线
CN105025671B (zh) * 2015-07-28 2016-09-28 南京南瑞继保电气有限公司 晶闸管触发单元的外壳结构
JP2017054757A (ja) * 2015-09-11 2017-03-16 オムロン株式会社 磁気シールド構造
JP7085908B2 (ja) * 2018-06-13 2022-06-17 住友電工デバイス・イノベーション株式会社 半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11176988A (ja) * 1997-12-15 1999-07-02 Kyocera Corp 高周波用入出力端子ならびに高周波用半導体素子収納用パッケージ
JP2003100922A (ja) * 2001-09-27 2003-04-04 Kyocera Corp 入出力端子および半導体素子収納用パッケージ
JP2004349568A (ja) * 2003-02-17 2004-12-09 Kyocera Corp 入出力端子および半導体素子収納用パッケージならびに半導体装置
JP2009010149A (ja) * 2007-06-28 2009-01-15 Kyocera Corp 接続端子及びこれを用いたパッケージ並びに電子装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2655195B1 (fr) * 1989-11-24 1997-07-18 Mitsubishi Electric Corp Dispositif a semiconducteurs comportant un blindage contre le rayonnement electromagnetique et procede de fabrication.
JP3065416B2 (ja) * 1991-12-24 2000-07-17 新光電気工業株式会社 メタルウォールパッケージ
JP3185837B2 (ja) * 1994-02-21 2001-07-11 日本電信電話株式会社 高周波線路
JPH08227949A (ja) 1995-02-21 1996-09-03 Sumitomo Electric Ind Ltd 高周波端子付メタルパッケージ
JP3500268B2 (ja) * 1997-02-27 2004-02-23 京セラ株式会社 高周波用入出力端子ならびにそれを用いた高周波用半導体素子収納用パッケージ
JPH1174396A (ja) * 1997-08-28 1999-03-16 Kyocera Corp 高周波用入出力端子ならびに高周波用半導体素子収納用パッケージ
JP2001016007A (ja) * 1999-06-29 2001-01-19 Ngk Spark Plug Co Ltd 伝送線路を有する配線基板
JP2001077608A (ja) * 1999-09-06 2001-03-23 Toyota Motor Corp 伝送線路
JP2003521127A (ja) * 2000-01-28 2003-07-08 エリクソン インコーポレイテッド 多重アース信号路ｌｄｍｏｓ電力用パッケージ
JP2003008155A (ja) * 2001-06-19 2003-01-10 Ngk Spark Plug Co Ltd 配線基板及びその製造方法
US6992250B2 (en) * 2004-02-26 2006-01-31 Kyocera Corporation Electronic component housing package and electronic apparatus
JP4822820B2 (ja) * 2005-11-29 2011-11-24 京セラ株式会社 半導体素子収納用パッケージおよび半導体装置
US8344259B2 (en) * 2007-10-30 2013-01-01 Kyocera Corporation Connection terminal, package using the same, and electronic apparatus

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11176988A (ja) * 1997-12-15 1999-07-02 Kyocera Corp 高周波用入出力端子ならびに高周波用半導体素子収納用パッケージ
JP2003100922A (ja) * 2001-09-27 2003-04-04 Kyocera Corp 入出力端子および半導体素子収納用パッケージ
JP2004349568A (ja) * 2003-02-17 2004-12-09 Kyocera Corp 入出力端子および半導体素子収納用パッケージならびに半導体装置
JP2009010149A (ja) * 2007-06-28 2009-01-15 Kyocera Corp 接続端子及びこれを用いたパッケージ並びに電子装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170080648A (ko) * 2014-10-31 2017-07-10 제네럴 일렉트릭 컴퍼니 비자성 패키지를 실링하기 위한 리드 및 방법
JP2017535947A (ja) * 2014-10-31 2017-11-30 ゼネラル・エレクトリック・カンパニイ 非磁性パッケージをシールするための蓋および方法
KR102446571B1 (ko) * 2014-10-31 2022-09-22 제네럴 일렉트릭 컴퍼니 비자성 패키지를 실링하기 위한 리드 및 방법
JP2017216269A (ja) * 2016-05-30 2017-12-07 京セラ株式会社 半導体パッケージおよび半導体装置

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