JP5518086B2 - 素子収納用パッケージおよび実装構造体 - Google Patents
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Description
図1は、本実施形態に係る素子収納用パッケージ1を示す概観斜視図である。図2は、図1の素子収納用パッケージ1に用いられる入出力端子の概観斜視図である。素子収納用パッケージ1は、電子機器に用いるものである。特に、マイクロ波、ミリ波等の高周波で用いられる電子機器の高周波回路に用いられる。
ここで、図1に示す素子収納用パッケージ1および実装構造体1Xの製造方法を説明する。
本発明は上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更、改良等が可能である。ここで、上述した実施形態に係る変形例について説明する。なお、本実施形態の変形例に係る素子収納用パッケージのうち、本実施形態に係る素子収納用パッケージと同様な部分については、同一の符号を付して適宜説明を省略する。
図6は、変形例1に係る入出力端子の概観斜視図であって、図7は、図6のY−Y’に沿った入出力端子の断面図である。
図8は、変形例2に係る入出力端子の概観斜視図であって、図9は、図8のZ−Z’に沿った入出力端子の断面図である。
図10は、変形例3に係る入出力端子の概観斜視図であって、第1誘電体層7と第2誘電体層10との間に介在される信号線路8の透過斜視図である。
図11は、変形例4に係る入出力端子の概観斜視図であって、図12は、図11のYx−Y’xに沿った入出力端子の断面図である。
図13は、変形例5に係る入出力端子の断面図である。変形例4では、一対の金属層11の間に位置する部材m1の誘電率が、その周囲の誘電率よりも小さく設定されていたが、これに限られない。図13に示すように、例えば、第1誘電体層7と第2誘電体層10をそれぞれ複数の層から構成するとともに、信号線路8近傍に位置する層の誘電率を、その周囲に位置する層よりも小さく設定する。
図16は、変形例6に係る入出力端子の概観斜視図であって、図17は、図16のYy−Y’yに沿った入出力端子の断面図である。
Claims (6)
- 上面に素子の実装領域を有する基板と、
前記基板上であって前記実装領域の外周に沿って設けられ、一部に貫通孔を有する枠体と、
前記貫通孔に設けられ、前記枠体の内外に延在する第1誘電体層と、前記第1誘電体層上に形成され前記枠体の内外を電気的に接続する信号線路と、前記第1誘電体層の下面に形成される第1グランド層と、平面透視して前記枠体と重なる領域であって前記信号線路上に形成される第2誘電体層と、前記第2誘電体層の上面に形成される第2グランド層と、前記第2誘電体層内に設けられ前記信号線路に沿って前記枠体内から前記枠体外にまで延在される金属層と、を有する入出力端子と、を備え、
前記金属層は、前記第2誘電体層から前記第1誘電体層にまで前記第1グランド層および前記第2グランド層に接続して形成されるとともに、前記信号線路と離間して設けられているとともに、
前記金属層は、平面透視して前記信号線路の両側にそれぞれ形成されている素子収納用パッケージ。 - 請求項1に記載の素子収納用パッケージであって、
前記第1誘電体層および前記第2誘電体層はそれぞれ複数部材からなり、
前記第1誘電体層の内部および前記第2誘電体層の内部には、前記第1グランド層および前記第2グランド層の少なくとも一方に電気的に接続される伝熱層がそれぞれ設けられており、
断面視して前記一対の伝熱層と前記一対の金属層とで囲まれる領域の誘電率は、前記一対の伝熱層と前記一対の金属層とで囲まれる領域の外部に位置する前記第1誘電体層および前記第2誘電体層の部材よりも誘電率が小さいことを特徴とする素子収納用パッケージ。 - 請求項1に記載の素子収納用パッケージであって、
前記第1誘電体層および前記第2誘電体層はそれぞれ複数部材からなり、
前記第1誘電体層の内部および前記第2誘電体層の内部には、前記第1グランド層および前記第2グランド層の少なくとも一方に電気的に接続される伝熱層がそれぞれ設けられており、
前記伝熱層と前記第1誘電体層の下面との間、あるいは前記伝熱層と前記第2誘電体層の上面との間には、複数のビア導体が設けられていることを特徴とする素子収納用パッケージ。 - 請求項1に記載の素子収納用パッケージであって、
前記第1誘電体層は複数層からなり、
前記第1誘電体層の内部には、前記第1グランド層および前記第2グランド層の少なくとも一方に電気的に接続される伝熱層が設けられており、
前記伝熱層より上層の前記第1誘電体層の誘電率は、前記伝熱層より下層の前記第1誘電体層の誘電率よりも小さいことを特徴とする素子収納用パッケージ。 - 請求項1に記載の素子収納用パッケージであって、
前記第2誘電体層は複数層からなり、
前記第2誘電体層の内部には、前記第1グランド層および前記第2グランド層の少なくとも一方に電気的に接続される伝熱層が設けられており、
前記伝熱層より下層の前記第2誘電体層の誘電率は、前記伝熱層より上層の前記第2誘電体層の誘電率よりも小さいことを特徴とする素子収納用パッケージ。 - 請求項1乃至請求項5のいずれかに記載の素子収納用パッケージと、
前記素子収納用パッケージに実装された素子を備えたことを特徴とする実装構造体。
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