JPH0793392B2 - 超高周波素子用パツケ−ジ - Google Patents

超高周波素子用パツケ−ジ

Info

Publication number
JPH0793392B2
JPH0793392B2 JP61254134A JP25413486A JPH0793392B2 JP H0793392 B2 JPH0793392 B2 JP H0793392B2 JP 61254134 A JP61254134 A JP 61254134A JP 25413486 A JP25413486 A JP 25413486A JP H0793392 B2 JPH0793392 B2 JP H0793392B2
Authority
JP
Japan
Prior art keywords
package
insulating layer
transmission line
high frequency
ultra
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP61254134A
Other languages
English (en)
Other versions
JPS63108756A (ja
Inventor
文雄 宮川
博之 酒井
敏一 竹ノ内
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP61254134A priority Critical patent/JPH0793392B2/ja
Priority to US07/184,775 priority patent/US4890155A/en
Publication of JPS63108756A publication Critical patent/JPS63108756A/ja
Publication of JPH0793392B2 publication Critical patent/JPH0793392B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6616—Vertical connections, e.g. vias
    • H01L2223/6622—Coaxial feed-throughs in active or passive substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15173—Fan-out arrangement of the internal vias in a single layer of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Microwave Amplifiers (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

【発明の詳細な説明】 「産業上の利用分野」 本発明は、3GHz〜50GHzのいわゆる超高周波の動作周波
数で作動させる半導体素子等の素子を収容する超高周波
素子用パッケージに関する。
「従来の技術」 従来より、第21図ないし第23図に示すような構造の半導
体素子等の素子を収容するパッケージ１がある。図中の
第21図はパッケージ１の一部破断平面図を示し、第22
図、第23図はパッケージの一部縦断正面図を示す。以
下、このパッケージ１の構造を説明する。該パッケージ
１は、通常、その素子搭載面２に半導体素子等の素子を
装着する素子保持用のボンデング層３を有する、金属基
板４（第22図に示したもの。）の表面、またはセラミッ
ク部材等からなる最下絶縁層6a（第23図に示したも
の。）の表面に、半導体素子等の素子を収容可能な方形
状の透孔５を穿設したセラミック部材等からなる中間絶
縁層6bを積層する。そして、中間絶縁層6b上面にメタラ
イズ層等からなる入出力用の伝送線路７を形成する。さ
らに、該中間絶縁層6bの上面には、その上面に封止用キ
ャップ（図示せず。）を被着させるメタライズ層等から
なるシール層８を備えたセラミック部材等からなる最上
絶縁層6cを、上記の中間絶縁層6b上面の伝送線路７の一
部を覆うようにして積層する。図中のパッケージ１は以
上にような多層構造をしている。
「発明が解決しようとする問題点」 ところで、近時、動作周波数が10GHzを越える超高周波
用の半導体素子等の素子が出現した。それに伴って、該
素子を実装密度高く、即ち高集積度の素子を上述のパッ
ケージ１内に収容する必要が生じた。ところで、そうし
た場合には、必然的に、パッケージ１中の最上絶縁層6c
内側の中間絶縁層6b上面に沿って形成するメタライズ層
等からなる伝送線路７、即ち第24図に示すインナーリー
ド部7aのパターンピッチを、該パッケージ内部の金属基
板4aまたは最下絶縁層6a上面に搭載する素子の接続パタ
ーンピッチに合わせて、ごく小ピッチに形成しなければ
ならなくなった。
しかしながら、パッケージ１においては、その最上絶縁
層6c外側に位置する中間絶縁層6b上面に形成するメタラ
イズ層等からなる伝送線路７、即ち第24図に示すアウタ
ーリード部7bのパターン幅Ｃは、該アウターリード部7b
にリード線９等を的確に安定して接続するために、一定
のパターン幅に形成する必要がある。また、従来の上述
のパッケージ１では、その内部に動作周波数が超高周波
の半導体素子等の素子を収容する場合は、伝送線路７の
特性インピーダンスのマッチングを図る必要上から、そ
の中間絶縁層6b上面に沿って形成する伝送線路中のイン
ナーリード部7aとアウターリード部7bのパターン幅Ａ、
Ｃを、第24図に示すように、同一に形成しなければなら
ない。そのため、該従来のパッケージ１においては、そ
の内部に高集積度の超高周波用素子を収容した場合に
は、その中間絶縁層6b上面の隣合う各インナーリード部
7a間のスペース幅がごく狭くなって、その隣合うインナ
ーリード部7a間の絶縁度が低下し、該隣合う各インナー
リード部7a間のクロストークが増大してしまう難点を有
していた。
なお、上述のパッケージ１において、インナーリード部
7a直下の絶縁層の厚さを局部的に変えたり、インナーリ
ード部7a直下の絶縁層部分全体に他と誘電率の異なる絶
縁体を用いて、パッケージの中間絶縁層6b上面のインナ
ーリード部7aおよびアウターリード部7b等からなる伝送
線路７の特性インピーダンスのマッチングを図りなが
ら、インナーリード部7aのパターン幅Ａを、該パッケー
ジ内部に収容する素子の接続パターン幅に合わせて、同
じ中間絶縁層6b上面に備えるアウターリード部7bのパタ
ーン幅Ｃに比べて小幅に形成する方法が従来より知られ
ている。
しかしながら、このような方法で上述のパッケージ１を
製造した場合には、該パッケージ１の機械的強度が損な
われて、該パッケージ１に反り等の歪みが生ずるおそれ
があると共に、該パッケージ１の製造に多大な手数と困
難を伴い、量産性が悪く、実用に適さない。
「発明の目的」 本発明は、かかる従来の問題点を解決するためになされ
たもので、その目的は、超高周波用の高集積度の半導体
素子等の素子を収容するパッケージ１において、その各
インナーリード部7aのパターン幅Ａを、アウターリード
部7bのパターン幅Ｃに規制されずに、伝送線路７の特性
インピーダンスのマッチングを図りながら、自在に小幅
に形成できる、絶縁度が高く、製造が容易で、実用に適
する超高周波素子用パッケージを提供することにある。
［問題点を解決するための手段］ 上記目的を達成するために、本発明の第１の超高周波素
子用パッケージは、伝送線路を絶縁層を介して接地層に
対向させて備えてなる超高周波素子用パッケージにおい
て、前記接地層に電気的に接続された導体からなる調整
物体であって、前記伝送線路の特性インピーダンス調整
用の調整物体を、前記伝送線路と接地層との間の前記絶
縁層内に設けたことを特徴としている。
本発明の第２の超高周波素子用パッケージは、伝送線路
を備えた絶縁層を有する超高周波素子用パッケージにお
いて、前記伝送線路に電気的に接続された導体からなる
調整物体であって、前記伝送線路の特性インピーダンス
調整用の調整物体を、前記伝送線路周囲の前記絶縁層内
に設けたことを特徴としている。
本発明の第３の超高周波素子用パッケージは、伝送線路
を備えた絶縁層を有する超高周波素子用パッケージにお
いて、前記伝送線路周囲の絶縁層内に、前記伝送線路の
特性インピーダンス調整用の導体からなる調整物体を、
前記伝送線路から離隔させて設けたことを特徴としてい
る。
［作用］ 本発明の第１の超高周波素子用パッケージにおいては、
伝送線路と接地層との間の絶縁層内に設けた導体からな
る調整物体であって、接地層に電気的に接続された導体
からなる調整物体が、該調整物体を設けた絶縁層部分の
実効誘電率を局部的に増大させたり減少させたりする。
そのため、上記調整物体を絶縁層内に設ける位置、その
量や密度、その材質等を適宜選択することにより、調整
物体近くの伝送線路部分の特性インピーダンスを大小に
調整できる。
本発明の第２又は第３の超高周波素子用パッケージにお
いては、伝送線路周囲の絶縁層内に設けた導体からなる
調整物体が、該調整物体を設けた絶縁層部分の実効誘電
率を局部的に増大させたり減少させたりする。
そのため、上記調整物体を絶縁層内に設ける位置、その
量や密度、その材質等を適宜選択することにより、調整
物体近くの伝送線路部分の特性インピーダンスを大小に
調整できる。
「実施例」 次に、本発明の実施例につき、図面に基づき説明する。
第１図ないし第15図には、超高周波素子用パッケージ10
の好適な各種の実施例を示す。図中において、既述の従
来のパッケージ１と同一部材には、同一符号を付して、
その説明を省略する。
第１図および第２図は本発明の第１の超高周波素子用パ
ッケージの一例を示し、第１図は該パッケージ中の伝送
線路70の平面図、第２図は該パッケージの縦断面図を示
す。図中のパッケージ10は中間絶縁層6b等の絶縁層６に
誘電率8.0のアルミナセラミックを用い、中間絶縁層6b
上面に沿って備える伝送線路70のパターンピッチを0.65
mmとすると共に、該伝送線路70のパターン長さを2mmと
した。また、中間絶縁層6bの厚さを0.4mmとすると共
に、最上絶縁層6cの厚さを0.4mmとした。さらに、伝送
線路中のインナーリード部70aのパターン幅Ａを、該伝
送線路70の特性インピーダンスを50オームにマッチング
させながら、アウターリード部70bと同一幅の0.5mmから
0.2mmに縮小するために、伝送線路中のインナーリード
部70a直下の該インナーリード部から0.17mm下がった中
間絶縁層6b中に水平に伝送線路70の特性インピーダンス
調整用のメタライズ層等からなる調整物体層15を介在さ
せると共に、該調整物体層15からその下方にかけての中
間絶縁層6b中に、その内部に導体を充填した接地層13に
導通するヴィアホール14を複数個設けた。図中のパッケ
ージ10は以上のように構成したものである。なお、当該
パッケージ10中に超高周波用の半導体素子等の素子を封
入し、該パッケージ10の入出力用の隣合う各伝送線路70
間の超高周波における絶縁度、即ちアイソレーションを
測定したところ、第26図に示すように、既述の従来の第
24図および第25図に示すパッケージ１ではその絶縁度が
Ｘ曲線のようになるのに比べて、Ｙ曲線のようになり、
10〜20GHzにおいて−10dB以上の絶縁度を有した。従っ
て、当該超高周波素子用パッケージ10は、超高周波用の
半導体素子等の素子を収容するパッケージとして充分機
能的に満足し得るものであることが判明した。
第３図および第４図は本発明の第１の超高周波素子用パ
ッケージの他の一例を示し、第３図は該パッケージ中の
伝送線路の平面図、第４図は該パッケージの縦断面図を
示す。図中のパッケージ10は、中間絶縁層6bおよび最上
絶縁層6cに誘電率8.0のアルミナセラミックを用い、そ
の中間絶縁層6b上面に沿って備える伝送線路70のパター
ンピッチを0.65mmとすると共に、該伝送線路70のパター
ン長さを2mmとした。また、中間絶縁層6bの厚さを0.4mm
とすると共に、最上絶縁層6cの厚さを0.4mmとした。さ
らに、伝送線路のインナーリード部70aのパターン幅Ａ
を、該伝送線路70の特性インピーダンスを50オームにマ
ッチングさせながら、アウターリード部70bと同一幅の
0.5mmから0.12mmに縮小するために、伝送線路中のイン
ナーリード部70a直下の該インナーリード部から0.11mm
下がった中間絶縁層6b中に水平にメタライズ層からなる
伝送線路70の特性インピーダンス調整用の調整物体層15
を介在させると共に、該調整物体層15からその下方にか
けての中間絶縁層6b中に、その内部にメタライズ層を充
填した接地層13に導通するヴィアホール14を複数個設け
た。また、伝送線路中のインナーリード部70a直下の一
部とシール部70c直下の一部にかけての中間絶縁層6b内
の中途部と、シール部70cを覆う最上絶縁層6c内の中途
部に、それぞれ水平にメタライズ層からなる伝送線路70
の特性インピーダンス調整用の調整物体層15をその上下
の各調整物体層15間に0.6mmの間隔をあけて設けると共
に、該各調整物体層15からその下方とその上方にかけて
の中間絶縁層6b中と最上絶縁層6c中に、その内部に導体
を充填した１個ないし複数個の接地層13に導通するヴィ
アホール14を設けた。また、伝送線路中のシール部70c
およびアウターリード70b部の一部のパターン幅Ｂを0.1
6mmに縮小形成するために、伝送線路中のアウターリー
ド部70b直下の該アウターリード部から0.14mm下がった
中間絶縁層6b中に水平にメタライズ層からなる伝送線路
70の特性インピーダンス調整用の調整物体層15を介在さ
せると共に、該調整物体層15からその下方にかけての中
間絶縁層6b内に、その内部に導体を充填した接地層13に
導通するヴィアホール14を複数個設けた。図中のパッケ
ージ10は以上のように構成したものである。しかして、
当該パッケージ10では、上述の第１図および第２図に示
したパッケージ10に比べて、そのインナーリード部70a
とシール部70cおよびアウターリード部70bの一部のパタ
ーン幅をより小幅に形成したため、該パッケージ中の隣
合う入出力用の各伝送線路70間の絶縁度をより向上させ
ることができる。
第５図ないし第８図は本発明の超高周波素子用パッケー
ジの他の一例を示し、第５図および第６図はそのうちの
本発明の第２の超高周波素子用パッケージの平面図と縦
断面図であり、第７図および第８図はそのうちの本発明
の第３の超高周波素子用パッケージの平面図と縦断面図
である。図中のパッケージ10は、その中間絶縁層6b上面
に沿って備えたメタライズ層からなる伝送線路70中のイ
ンナーリード部70a下面から、伝送線路70に導通させ
て、またはその中間絶縁層6b上面に沿って備えた各伝送
線路70のうちの各インナーリード部70a間の中間部に位
置する中間絶縁層6b上面から、その下方の中間絶縁層6b
下面にかけて垂直に、その内部に調整物体の導体を充填
したヴィアホール14を複数個設けた。また、その半導体
素子等の素子を搭載する最下絶縁層6cと中間絶縁層6bと
の間の接合面中に水平に上記の複数個の各ヴィアホール
14中の導体に導通するメタライズ層からなる調整物体層
15を介在させた。図中の各パッケージ10は以上のように
構成して、その伝送線路70のインナーリード部70aのパ
ターン幅を、該伝送線路70の特性インピーダンスのマッ
チングを図りながら、小幅に形成したものである。
第９図および第10図は超高周波素子用パッケージの一例
を示し、第９図は該パッケージの平面図、第10図は該パ
ッケージの縦断面図である。図中のパッケージ10は、そ
の中間絶縁層6b上面に沿って備えた各伝送線路70間の中
間部に位置する中間絶縁層6b中と最上絶縁層6c中に、一
定のピッチで、その上方の端部が中間絶縁層6b上面や最
上絶縁層6c上面に達し、その下方の端部が中間絶縁層6b
下面や最上絶縁層6c上面に達する、その内部に導体を充
填したヴィアホール14を各伝送線路70の脇部の全長に亙
って設けた。また、中間絶縁層6bや最上絶縁層6c中に設
けた上記の各ヴィアホール14内の導体を、その中間絶縁
層6b下面や最上絶縁層6c上面に接する各接地層13に導通
させた。図中のパッケージ10は以上のように構成して、
その伝送線路70のインナーリード部70aのパターン幅
を、該伝送線路70の特性インピーダンスのマッチングを
図りながら、小幅に形成したものである。
しかして、第16図ないし第20図には、上述の第５図ない
し第10図に示すパッケージの誘導率8.0のアルミナセラ
ミックからなる厚さ0.4mmの中間絶縁層6b上面に沿っ
て、メタライズ層からなる0.4mmのパターン幅の伝送線
路70を1.27mmのパターンピッチで形成すると共に、各伝
送線路70の直下または隣合う各伝送線路間の中間部に位
置する伝送線路70を備えた中間絶縁層6b中に、中間絶縁
層6b上面から垂直にその内部に導体を充填した直径0.15
mmの接地層13に達するまたは達しないヴィアホール14を
0.3mmのピッチで複数個設けた実験例を示す。該実験例
によれば、その各伝送線路70の直下または中間部の中間
絶縁層6b中に上述のようにその内部に伝送線路70の特性
インピーダンス調整用の調整物体12の導体を充填したヴ
ィアホール14を一定のピッチで設けた場合には、その中
間絶縁層6b上面に備えた伝送線路70の特性インピーダン
スを、該ヴィアホール14を設けない場合に比べて、10〜
15オーム低下させることができた。従って、上述の第５
図ないし第10図に示すパッケージ10においては、その伝
送線路70のインナーリード部70aのパターン幅Ａ等を、
自在に、該パッケージ10の伝送線路70の特性インピーダ
ンスのマッチングを図りながら、該パッケージ内部に収
容する超高周波用の半導体素子等の素子の接続パターン
ピッチに合わせて、その隣合う各伝送線路間の絶縁度を
高めるように、充分小幅に形成できることが判る。
第11図ないし第14図は本発明の第３の超高周波素子用パ
ッケージの他の一例を示し、第11図は該パッケージの縦
断面図、第12図は該パッケージの平面図、第13図は該パ
ッケージの絶縁層6cの上面図、第14図は該パッケージの
絶縁層6bの上面図である。図中のパッケージ10は、４枚
のアルミナセラミック等の絶縁層６を積層してなるパッ
ケージで、該パッケージの最下の絶縁層6a下面には格子
状にリード９を植設してある。また、該パッケージに
は、その各絶縁層６内部を貫通させて上下に最上の絶縁
層6d上面の伝送線路70と最下の絶縁層6a下面のリード９
とを接続する導体からなる伝送線路70を備えてある。そ
して、図中のパッケージ10は、その絶縁層6d,6c間と絶
縁層6b,6a間の接合面に、第13図および第14図に示すよ
うに、上記の各絶縁層６内部を貫通させて上下に備えた
伝送線路70周囲を一定の距離をあけてリング状にまたは
穴状に囲むメタライズ層等からなる調整物体層15を備え
ると共に、該各絶縁層間の接合面に備えた調整物体層15
の間を、パッケージの各絶縁層６内部を貫通させて上下
に散在的に備えた内部に導体を充填したヴィアホール14
で相互接続して、該パッケージ中に備えた伝送線路70の
特性インピーダンスのマッチングを図ったものである。
なお、上述の第11図ないし第14図に示す本発明のパッケ
ージ10において、その絶縁層６内部に備えるヴィアホー
ル14は、その内周壁面に沿ってのみスルーホール状に伝
送線路70の特性インピーダンス調整用の導体等の調整物
体12を備えた構造としても良い。
第15図は本発明の第３の超高周波素子用パッケージの他
の一例を示す。該パッケージ10は、その中間絶縁層6b上
面に沿って形成した伝送線路70中のインナーリード部70
a直下に位置する、最下絶縁層6aの下面に断面コの字状
に切り欠き溝16を設けると共に、その切り欠き溝16内部
に伝送線路70の特性インピーダンス調整用の導体等の調
整物体12を充填することにより、該パッケージ10の伝送
線路中のインナーリド部70a直下の絶縁層６部分の誘電
率を局部的に変えて、該伝送線路中のインナーリード部
70aのパターン幅を、該伝送線路70の特性インピーダン
スのマッチングを図りながら、小幅に形成したものであ
る。
「発明の効果」 以上説明したように、本発明の超高周波素子用パッケー
ジにおいては、伝送線路周囲のパッケージを構成する絶
縁層内に介在させる伝送線路の特性インピーダンスを調
整する調整物体の絶縁層内における介在位置、その介在
させる量や密度、およびその調整物体の材質等を適宜選
択することにより、調整物体を介在させた絶縁層部分の
実効誘電率を、他の絶縁層部分に比べて、局部的に自在
に増大またはは減少させることができる。従って、調整
物体を介在させた絶縁層部分直上の絶縁層上面等に沿っ
て形成するメタライズ層等からなる伝送線路の一部のイ
ンナーリード部やアウターリード部等のパターン幅を、
伝送線路の特性インピーダンスのマッチングを図りなが
ら、他の伝送線路のパターン幅に規制されずに、パッケ
ージ内部に収容する高集積度の超高周波用の半導体素子
等の素子の接続パターンピッチやリード線等の幅に合わ
せて自在に小幅または大幅に形成できる。
また、本発明に係る超高周波素子用パッケージを製造す
る場合には、そのパッケージの絶縁層内に介在させる伝
送線路の特性インピーダンス調整用のメタライズ層等か
らなる調整物体層や導体を充填したヴィアホールを、該
パッケージの絶縁層上面等にメタライズ層等からなる伝
送線路を形成する際に同時に形成することにより、従来
のパッケージとほぼ同様な製造工程で、本発明に係る超
高周波素子用パッケージを極めて容易に大量生産的に製
造できる。
さらに、本発明の超高周波素子用パッケージでは、その
パッケージを構成する絶縁層の一部分の厚さを段差状に
局部的に変えたり、またはその絶縁層のインナーリード
部直下の絶縁層部分全体を他と誘導率の異なる絶縁物体
で構成せずに、その伝送線路の特性インピーダンス調整
用の調整物体をパッケージを構成する絶縁層内に散在的
等に介在させるようにした。従って、本発明の超高周波
素子用パッケージにおいては、その一部を大きく切り欠
く等せずに、そのほぼ全体を同一の絶縁物体で形成する
ため、パッケージの機械的強度が損なわれて、パッケー
ジに反り等の歪みを生ずることがない。
【図面の簡単な説明】
第１図ないし第15図はそれぞれ本発明の超高周波素子用
パッケージの構造説明図、第16図ないし第20図はそれぞ
れ実験例説明図、第21図ないし第25図はそれぞれ従来の
パッケージの構造説明図、第26図は第１図および第２図
に示す本発明の超高周波素子用パッケージと第24図およ
び第25図に示す従来のパッケージとの絶縁度比較図であ
る。 1,10……パッケージ、４……金属基板、 6a……最下絶縁層、6b……中間絶縁層、 6c……最上絶縁層、7,70……伝送線路、 ６……絶縁層、12……調整物体、 14……ヴィアホール。

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】伝送線路を絶縁層を介して接地層に対向さ
    せて備えてなる超高周波素子用パッケージにおいて、前
    記接地層に電気的に接続された導体からなる調整物体で
    あって、前記伝送線路の特性インピーダンス調整用の調
    整物体を、前記伝送線路と接地層との間の前記絶縁層内
    に設けたことを特徴する超高周波素子用パッケージ。
  2. 【請求項２】伝送線路を備えた絶縁層を有する超高周波
    素子用パッケージにおいて、前記伝送線路に電気的に接
    続された導体からなる調整物体であって、前記伝送線路
    の特性インピーダンス調整用の調整物体を、前記伝送線
    路周囲の前記絶縁層内に設けたことを特徴とする超高周
    波素子用パッケージ。
  3. 【請求項３】伝送線路を備えた絶縁層を有する超高周波
    素子用パッケージにおいて、前記伝送線路周囲の絶縁層
    内に、前記伝送線路の特性インピーダンス調整用の導体
    からなる調整物体を、前記伝送線路から離隔させて設け
    たことを特徴とする超高周波素子用パッケージ。
JP61254134A 1986-10-25 1986-10-25 超高周波素子用パツケ−ジ Expired - Fee Related JPH0793392B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP61254134A JPH0793392B2 (ja) 1986-10-25 1986-10-25 超高周波素子用パツケ−ジ
US07/184,775 US4890155A (en) 1986-10-25 1988-04-22 Package for mounting a semiconductor chip of ultra-high frequency

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61254134A JPH0793392B2 (ja) 1986-10-25 1986-10-25 超高周波素子用パツケ−ジ

Related Child Applications (2)

Application Number Title Priority Date Filing Date
JP8266686A Division JP2762405B2 (ja) 1996-09-17 1996-09-17 超高周波素子用パッケージ
JP26668596A Division JP2762404B2 (ja) 1996-09-17 1996-09-17 超高周波素子用パッケージ

Publications (2)

Publication Number Publication Date
JPS63108756A JPS63108756A (ja) 1988-05-13
JPH0793392B2 true JPH0793392B2 (ja) 1995-10-09

Family

ID=17260689

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61254134A Expired - Fee Related JPH0793392B2 (ja) 1986-10-25 1986-10-25 超高周波素子用パツケ−ジ

Country Status (2)

Country Link
US (1) US4890155A (ja)
JP (1) JPH0793392B2 (ja)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5182631A (en) * 1988-04-15 1993-01-26 Nippon Telegraph And Telephone Corporation Film carrier for RF IC
GB2233821A (en) * 1989-07-11 1991-01-16 Oxley Dev Co Ltd Ceramic package including a semiconductor chip
US5256590A (en) * 1989-11-24 1993-10-26 Mitsubishi Denki Kabushiki Kaisha Method of making a shielded semiconductor device
FR2655195B1 (fr) * 1989-11-24 1997-07-18 Mitsubishi Electric Corp Dispositif a semiconducteurs comportant un blindage contre le rayonnement electromagnetique et procede de fabrication.
US5008734A (en) * 1989-12-20 1991-04-16 National Semiconductor Corporation Stadium-stepped package for an integrated circuit with air dielectric
US5159750A (en) * 1989-12-20 1992-11-03 National Semiconductor Corporation Method of connecting an IC component with another electrical component
ATE120883T1 (de) * 1990-05-28 1995-04-15 Siemens Ag Ic-gehäuse, bestehend aus drei beschichteten dielektrischen platten.
JPH0766949B2 (ja) * 1990-09-28 1995-07-19 富士通株式会社 Ｉｃパッケージ
JPH04256203A (ja) * 1991-02-07 1992-09-10 Mitsubishi Electric Corp マイクロ波帯ｉｃ用パッケージ
US5184095A (en) * 1991-07-31 1993-02-02 Hughes Aircraft Company Constant impedance transition between transmission structures of different dimensions
JP3009788B2 (ja) * 1991-11-15 2000-02-14 日本特殊陶業株式会社 集積回路用パッケージ
JP2988603B2 (ja) * 1992-08-20 1999-12-13 株式会社豊田自動織機製作所 半導体パッケージ
JP3023265B2 (ja) * 1992-09-26 2000-03-21 日本特殊陶業株式会社 集積回路用パッケージ本体
US5461196A (en) * 1992-12-02 1995-10-24 Hughes Aircraft Company Low temperature co-fired ceramic (LTCC) high density interconnect package with circuitry within the cavity walls
US5325268A (en) * 1993-01-28 1994-06-28 National Semiconductor Corporation Interconnector for a multi-chip module or package
US5338970A (en) * 1993-03-24 1994-08-16 Intergraph Corporation Multi-layered integrated circuit package with improved high frequency performance
GB2288286A (en) * 1994-03-30 1995-10-11 Plessey Semiconductors Ltd Ball grid array arrangement
JP2871591B2 (ja) * 1996-05-14 1999-03-17 日本電気株式会社 高周波用電子部品および高周波用電子部品の製造方法
US5842877A (en) * 1996-12-16 1998-12-01 Telefonaktiebolaget L M Ericsson Shielded and impedance-matched connector assembly, and associated method, for radio frequency circuit device
JP3500268B2 (ja) * 1997-02-27 2004-02-23 京セラ株式会社 高周波用入出力端子ならびにそれを用いた高周波用半導体素子収納用パッケージ
US6075423A (en) * 1997-11-26 2000-06-13 Intel Corporation Controlling signal trace characteristic impedance via a conductive epoxy layer
JP3976297B2 (ja) * 1999-09-29 2007-09-12 株式会社ルネサステクノロジ 高周波回路モジュールおよび通信装置
US6294966B1 (en) 1999-12-31 2001-09-25 Hei, Inc. Interconnection device
JP4462758B2 (ja) * 2000-12-27 2010-05-12 京セラ株式会社 高周波用配線基板
JP4004048B2 (ja) * 2003-04-11 2007-11-07 Ｔｄｋ株式会社 高周波伝送線路
JP4874177B2 (ja) * 2007-06-28 2012-02-15 京セラ株式会社 接続端子及びこれを用いたパッケージ並びに電子装置
JP5902825B2 (ja) * 2012-10-29 2016-04-13 京セラ株式会社 素子収納用パッケージおよび実装構造体

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5595343A (en) * 1979-01-11 1980-07-19 Nec Corp Container for semiconductor
JPS594143A (ja) * 1982-06-30 1984-01-10 Fujitsu Ltd 半導体装置用パツケ−ジ
JPS59172253A (ja) * 1983-03-18 1984-09-28 Mitsubishi Electric Corp 半導体装置
JPH0624223B2 (ja) * 1983-12-09 1994-03-30 株式会社東芝 マイクロ波集積回路装置
EP0235503B1 (en) * 1986-02-24 1992-04-01 Hewlett-Packard Company Hermetic high frequency surface mount microelectronic package

Also Published As

Publication number Publication date
JPS63108756A (ja) 1988-05-13
US4890155A (en) 1989-12-26

Similar Documents

Publication Publication Date Title
JPH0793392B2 (ja) 超高周波素子用パツケ−ジ
US4839717A (en) Ceramic package for high frequency semiconductor devices
US5946794A (en) Method of manufacturing a composite microwave circuit module
US6200400B1 (en) Method for making high k dielectric material with low k dielectric sheathed signal vias
KR101067118B1 (ko) 다층 기판에 내장된 유전체 공진기 안테나
US5757252A (en) Wide frequency band transition between via RF transmission lines and planar transmission lines
US6072211A (en) Semiconductor package
US5883428A (en) Package for housing a semiconductor element
CN102473690B (zh) 具有屏蔽层和电容耦合芯片侧电源端子的半导体器件
JP4215495B2 (ja) 配線構造およびその製造方法ならびに配線構造を備えた半導体装置と配線基板
JP3317404B1 (ja) 誘電体装置
TW200929524A (en) Capacitor structures
US20070217122A1 (en) Capacitor
US7075776B1 (en) Integrated broadband ceramic capacitor array
US11756989B2 (en) Capacitor integrated structure
JPH06501603A (ja) 遮蔽伝送線インダクタを内蔵する誘電ブロック・フィルタ
JPH05299906A (ja) 高周波多層集積回路
US5930665A (en) Wide frequency band transition between via RF transmission lines and planar transmission lines
JPH0322060B2 (ja)
WO2021085378A1 (ja) 蓋体、電子部品収納用パッケージ及び電子装置
JP2589344B2 (ja) 高周波半導体装置
JP2762405B2 (ja) 超高周波素子用パッケージ
CN1154230C (zh) 表面声波装置
JPH0878797A (ja) 高周波デバイス実装用基板
JP2593509B2 (ja) 半導体集積回路用パッケージ

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees