JP2988603B2 - 半導体パッケージ - Google Patents
半導体パッケージInfo
- Publication number
- JP2988603B2 JP2988603B2 JP4221825A JP22182592A JP2988603B2 JP 2988603 B2 JP2988603 B2 JP 2988603B2 JP 4221825 A JP4221825 A JP 4221825A JP 22182592 A JP22182592 A JP 22182592A JP 2988603 B2 JP2988603 B2 JP 2988603B2
- Authority
- JP
- Japan
- Prior art keywords
- hole
- terminal
- wiring
- package
- semiconductor package
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 35
- 230000000149 penetrating effect Effects 0.000 claims description 2
- 230000009977 dual effect Effects 0.000 abstract description 2
- 239000000919 ceramic Substances 0.000 description 25
- 239000000463 material Substances 0.000 description 18
- 238000005219 brazing Methods 0.000 description 10
- 229910000679 solder Inorganic materials 0.000 description 7
- 230000037431 insertion Effects 0.000 description 3
- 238000003780 insertion Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 239000003566 sealing material Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 1
- KZHJGOXRZJKJNY-UHFFFAOYSA-N dioxosilane;oxo(oxoalumanyloxy)alumane Chemical compound O=[Si]=O.O=[Si]=O.O=[Al]O[Al]=O.O=[Al]O[Al]=O.O=[Al]O[Al]=O KZHJGOXRZJKJNY-UHFFFAOYSA-N 0.000 description 1
- 235000012489 doughnuts Nutrition 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052863 mullite Inorganic materials 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
- H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/15165—Monolayer substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16195—Flat cap [not enclosing an internal cavity]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Description
【0001】
【産業上の利用分野】本発明は半導体パッケージに係
り、詳しくは、DIP(dual in line package)やQI
P(quarrel in line package )またはPGA(pin gr
id alley)等のフラットな半導体パッケージに対して片
面方向のみに端子が設けられている半導体パッケージに
おける端子の構造に関するものである。
り、詳しくは、DIP(dual in line package)やQI
P(quarrel in line package )またはPGA(pin gr
id alley)等のフラットな半導体パッケージに対して片
面方向のみに端子が設けられている半導体パッケージに
おける端子の構造に関するものである。
【0002】
【従来の技術】図6は、従来のフェイスアップ構造のP
GAの一例を模式的に示す要部断面図である。
GAの一例を模式的に示す要部断面図である。
【0003】セラミックパッケージ1の上面は凹設され
てキャビティ2を形成している。そのセラミックパッケ
ージ1の材質としては、アルミナ,PZT(鉛,ジルコ
ニアおよびチタンを主成分としたもの),ムライト,窒
化アルミニウム等が用いられる。
てキャビティ2を形成している。そのセラミックパッケ
ージ1の材質としては、アルミナ,PZT(鉛,ジルコ
ニアおよびチタンを主成分としたもの),ムライト,窒
化アルミニウム等が用いられる。
【0004】セラミックパッケージ1の下面(キャビテ
ィ2が設けられている面とは反対側の面)には、金属製
の複数のピン端子3が、Agペーストやハンダ等による
ロウ材4によってロウ付けされている。
ィ2が設けられている面とは反対側の面)には、金属製
の複数のピン端子3が、Agペーストやハンダ等による
ロウ材4によってロウ付けされている。
【0005】また、キャビティ2の底面には、接合層5
を介して半導体素子6がペレットボンディングされてい
る。そして、各ピン端子3はセラミックパッケージ1内
に設けられているリード(図示略)と接続され、そのリ
ードのキャビティ2内に露出した末端部分(図示略)と
半導体素子6とが、それぞれボンディングワイヤ7によ
ってワイヤボンディングされている。
を介して半導体素子6がペレットボンディングされてい
る。そして、各ピン端子3はセラミックパッケージ1内
に設けられているリード(図示略)と接続され、そのリ
ードのキャビティ2内に露出した末端部分(図示略)と
半導体素子6とが、それぞれボンディングワイヤ7によ
ってワイヤボンディングされている。
【0006】加えて、セラミックパッケージ1の上面に
は、シール材8を介してキャップ9がキャビティ2に蓋
をするように接着されて、セラミックパッケージ1を封
止している。
は、シール材8を介してキャップ9がキャビティ2に蓋
をするように接着されて、セラミックパッケージ1を封
止している。
【0007】尚、接合層5およびシール材8の材質とし
ては、Agペーストやハンダ等によるロウ材またはエポ
キシ樹脂等の接着剤が用いられる。
ては、Agペーストやハンダ等によるロウ材またはエポ
キシ樹脂等の接着剤が用いられる。
【0008】
【発明が解決しようとする課題】ところで、上記のPG
Aと他の電子部品のリードや配線材とを接続する場合
は、プリント基板を介する必要がある。
Aと他の電子部品のリードや配線材とを接続する場合
は、プリント基板を介する必要がある。
【0009】すなわち、先ず、プリント基板にPGAの
ピン端子3を挿入して、プリント配線とピン端子3とを
ハンダ付けした後に、当該プリント配線と他の電子部品
のリードや配線材とをハンダ付けするわけである。
ピン端子3を挿入して、プリント配線とピン端子3とを
ハンダ付けした後に、当該プリント配線と他の電子部品
のリードや配線材とをハンダ付けするわけである。
【0010】これは、セラミックパッケージ1を小型化
するために各ピン端子3が近接して設けてあるため、そ
れぞれのピン端子3と他の電子部品のリードや配線材と
を直接ハンダ付けするのが困難なためである。
するために各ピン端子3が近接して設けてあるため、そ
れぞれのピン端子3と他の電子部品のリードや配線材と
を直接ハンダ付けするのが困難なためである。
【0011】そのため、PGAのピン端子3の数が多く
なると、各ピン端子3とハンダ付けされるプリント配線
の数も増加し、それに応じてプリント基板の面積も大き
くなってしまう。その結果、面積の大きなプリント基板
を納めるために平面的に広いスペースを必要とし、装置
全体として面積効率が悪くなるという問題があった。
なると、各ピン端子3とハンダ付けされるプリント配線
の数も増加し、それに応じてプリント基板の面積も大き
くなってしまう。その結果、面積の大きなプリント基板
を納めるために平面的に広いスペースを必要とし、装置
全体として面積効率が悪くなるという問題があった。
【0012】尚、実開昭62−23087号公報に示す
ような、プリント基板に挿入されるリードとは別個に端
子を設けたICソケットを用いれば、PGAと他の電子
部品のリードや配線材とを接続する際に、プリント基板
を介する必要はなくなる。
ような、プリント基板に挿入されるリードとは別個に端
子を設けたICソケットを用いれば、PGAと他の電子
部品のリードや配線材とを接続する際に、プリント基板
を介する必要はなくなる。
【0013】しかしながら、その場合でも、ICソケッ
トの分だけ装置が大きくなる上に、部品点数が多くなる
という問題がある。本発明は上記問題点を解決するため
になされたものであって、その目的は、半導体素子を載
置して半導体装置を構成した際にその装置外部からの配
線部材と簡単な構成で接続できる半導体パッケージを提
供することにある。
トの分だけ装置が大きくなる上に、部品点数が多くなる
という問題がある。本発明は上記問題点を解決するため
になされたものであって、その目的は、半導体素子を載
置して半導体装置を構成した際にその装置外部からの配
線部材と簡単な構成で接続できる半導体パッケージを提
供することにある。
【0014】
【課題を解決するための手段】上記問題点を解決するた
め、請求項1に記載の発明では、フラットなパッケージ
本体に、その片面方向へのみ突出する端子電極を設けた
半導体パッケージにおいて、前記パッケージ本体には、
両面間を貫通する貫通穴を設けるとともに、その貫通穴
に連通する配線接続穴を有し、半導体素子を載置して半
導体装置を構成した際にその装置外部からの配線部材が
前記貫通穴を介して前記配線接続穴に挿入される端子電
極を設けた。 請求項2に記載の発明では、請求項1に記
載の半導体パッケージにおいて、前記配線接続穴を有す
る端子電極を、他の端子電極と同じ側へ突出するように
設けるとともに、他の端子電極よりも前記パッケージ本
体から突出する長さを短く形成した。 請求項3に記載の
発明では、請求項1に記載の半導体パッケージにおい
て、前記配線接続穴を有する端子電極を、他の端子電極
と同じ側へ突出するように設けるとともに、前記パッケ
ージ本体から突出する長さ、及び先端部の形状を他の端
子電極とほぼ等しく形成した。 請求項4に記載の発明で
は、請求項2又は3に記載の半導体パッケージにおい
て、前記配線接続穴を前記貫通穴よりも小径に形成し、
配線接続穴の貫通穴側開口部には貫通穴とほぼ同径とな
るように傾斜面を形成した。
め、請求項1に記載の発明では、フラットなパッケージ
本体に、その片面方向へのみ突出する端子電極を設けた
半導体パッケージにおいて、前記パッケージ本体には、
両面間を貫通する貫通穴を設けるとともに、その貫通穴
に連通する配線接続穴を有し、半導体素子を載置して半
導体装置を構成した際にその装置外部からの配線部材が
前記貫通穴を介して前記配線接続穴に挿入される端子電
極を設けた。 請求項2に記載の発明では、請求項1に記
載の半導体パッケージにおいて、前記配線接続穴を有す
る端子電極を、他の端子電極と同じ側へ突出するように
設けるとともに、他の端子電極よりも前記パッケージ本
体から突出する長さを短く形成した。 請求項3に記載の
発明では、請求項1に記載の半導体パッケージにおい
て、前記配線接続穴を有する端子電極を、他の端子電極
と同じ側へ突出するように設けるとともに、前記パッケ
ージ本体から突出する長さ、及び先端部の形状を他の端
子電極とほぼ等しく形成した。 請求項4に記載の発明で
は、請求項2又は3に記載の半導体パッケージにおい
て、前記配線接続穴を前記貫通穴よりも小径に形成し、
配線接続穴の貫通穴側開口部には貫通穴とほぼ同径とな
るように傾斜面を形成した。
【0015】
【作用】請求項1に記載の発明によれば、半導体素子を
載置して半導体装置を構成した際にその装置外部からの
配線部材、例えば他の電子部品のリードや配線材等が、
端子電極が有する配線接続穴にパッケージ本体の貫通穴
を介して挿入される。そして、配線接続穴に挿入された
配線部材を端子電極とハンダ付け等によって接続すれ
ば、配線部材をプリント基板やICソケットを介して接
続することなく直接接続される。従って、外部からの配
線部材が簡単な構成で接続される。また、他の端子電極
をプリント基板等に取り付け、配線接続穴を有する端子
電極を外部からの配線部材と接続することで、配線効率
が高められる。 請求項2に記載の発明によれば、配線接
続穴を有する端子電極が他の端子電極よりもパッケージ
本体から短く突出していることから、その端子電極が、
他の端子電極をプリント基板等に取り付けた際に、プリ
ント基板等と干渉することが防止される。 請求項3に記
載の発明によれば、配線接続穴を有する端子電極は、そ
の突出する長さや先端部の形状が他の端子電極とほぼ等
しく形成されているため、他の端子電極とともにプリン
ト基板等に取り付けることが可能となる。そして、その
ような取り付けを行えば、配線効率がより一層高められ
る。 請求項4に記載の発明によれば、配線部材が配線接
続穴に挿入される際に、その挿入が傾斜面によって案内
されるため、挿入作業が容易となる。
載置して半導体装置を構成した際にその装置外部からの
配線部材、例えば他の電子部品のリードや配線材等が、
端子電極が有する配線接続穴にパッケージ本体の貫通穴
を介して挿入される。そして、配線接続穴に挿入された
配線部材を端子電極とハンダ付け等によって接続すれ
ば、配線部材をプリント基板やICソケットを介して接
続することなく直接接続される。従って、外部からの配
線部材が簡単な構成で接続される。また、他の端子電極
をプリント基板等に取り付け、配線接続穴を有する端子
電極を外部からの配線部材と接続することで、配線効率
が高められる。 請求項2に記載の発明によれば、配線接
続穴を有する端子電極が他の端子電極よりもパッケージ
本体から短く突出していることから、その端子電極が、
他の端子電極をプリント基板等に取り付けた際に、プリ
ント基板等と干渉することが防止される。 請求項3に記
載の発明によれば、配線接続穴を有する端子電極は、そ
の突出する長さや先端部の形状が他の端子電極とほぼ等
しく形成されているため、他の端子電極とともにプリン
ト基板等に取り付けることが可能となる。そして、その
ような取り付けを行えば、配線効率がより一層高められ
る。 請求項4に記載の発明によれば、配線部材が配線接
続穴に挿入される際に、その挿入が傾斜面によって案内
されるため、挿入作業が容易となる。
【0016】
【実施例】以下、本発明をフェイスアップ構造のPGA
に具体化した第1実施例を図1に従って説明する。
に具体化した第1実施例を図1に従って説明する。
【0017】尚、本実施例において、図6に示した従来
例と同じ構成については符号を等しくして、その詳細な
説明を省略する。図1は、本実施例を模式的に示す要部
断面図である。
例と同じ構成については符号を等しくして、その詳細な
説明を省略する。図1は、本実施例を模式的に示す要部
断面図である。
【0018】パッケージ本体としてのセラミックパッケ
ージ1にはキャビティ2が形成され、このキャビティ2
に対応しない部分には貫通穴11が設けられている。ま
た、セラミックパッケージ1の下面には、貫通穴11に
対応する位置に、金属製の穴あき端子12が、Agペー
ストやハンダ等によるロウ材4によってロウ付けされて
いる。この穴あき端子12には、配線接続穴としての透
孔12aが形成されている。
ージ1にはキャビティ2が形成され、このキャビティ2
に対応しない部分には貫通穴11が設けられている。ま
た、セラミックパッケージ1の下面には、貫通穴11に
対応する位置に、金属製の穴あき端子12が、Agペー
ストやハンダ等によるロウ材4によってロウ付けされて
いる。この穴あき端子12には、配線接続穴としての透
孔12aが形成されている。
【0019】その穴あき端子12は、ピン端子3と同様
に、セラミックパッケージ1内に設けられているリード
(図示略)と接続され、そのリードのキャビティ2内に
露出した末端部分(図示略)と半導体素子6とが、それ
ぞれボンディングワイヤ7によってワイヤボンディング
されている。
に、セラミックパッケージ1内に設けられているリード
(図示略)と接続され、そのリードのキャビティ2内に
露出した末端部分(図示略)と半導体素子6とが、それ
ぞれボンディングワイヤ7によってワイヤボンディング
されている。
【0020】また、穴あき端子12は上端に鍔の付いた
パイプ状を成しており、その穴あき端子12の透孔12
aの直径と貫通穴11の直径とは互いに等しくなってい
る。また、穴あき端子12とセラミックパッケージ1と
をロウ付けするロウ材4はドーナツ状を成し、その中心
部には、透孔12aおよび貫通穴11の直径と等しい大
きさの透孔が設けられている。
パイプ状を成しており、その穴あき端子12の透孔12
aの直径と貫通穴11の直径とは互いに等しくなってい
る。また、穴あき端子12とセラミックパッケージ1と
をロウ付けするロウ材4はドーナツ状を成し、その中心
部には、透孔12aおよび貫通穴11の直径と等しい大
きさの透孔が設けられている。
【0021】従って、貫通穴11と透孔12aとは、セ
ラミックパッケージ1に対して、連続した1本の透孔を
成している。但し、穴あき端子12の長さはピン端子3
より短くなっている。
ラミックパッケージ1に対して、連続した1本の透孔を
成している。但し、穴あき端子12の長さはピン端子3
より短くなっている。
【0022】図2は、本実施例をプリント基板に取り付
けると共に配線材を接続した状態を模式的に示す要部断
面図である。各ピン端子3はプリント基板21に設けら
れた透孔21aに挿入され、ハンダ22によってハンダ
付けされている。ここで、穴あき端子12の長さはピン
端子3より短いため、各ピン端子3がプリント基板21
にハンダ22を介して固定された状態において、穴あき
端子12がプリント基板21に接触することはない。
けると共に配線材を接続した状態を模式的に示す要部断
面図である。各ピン端子3はプリント基板21に設けら
れた透孔21aに挿入され、ハンダ22によってハンダ
付けされている。ここで、穴あき端子12の長さはピン
端子3より短いため、各ピン端子3がプリント基板21
にハンダ22を介して固定された状態において、穴あき
端子12がプリント基板21に接触することはない。
【0023】配線材23は、セラミックパッケージ1の
上面側から貫通穴11および透孔12aに挿通され、透
孔12aの内壁において、穴あき端子12とAgペース
トやハンダ等によるロウ材24によってロウ付けされて
いる。
上面側から貫通穴11および透孔12aに挿通され、透
孔12aの内壁において、穴あき端子12とAgペース
トやハンダ等によるロウ材24によってロウ付けされて
いる。
【0024】従って、配線材23は、プリント基板21
を介することなく、穴あき端子12を介して半導体素子
6と電気的に接続される。また、配線材23は貫通穴1
1および透孔12aによって支持されるため、例えば、
穴あき端子12の外側に配線材23をハンダ付けした場
合に比べて、強固にロウ付けされることになる。そのた
め、配線材23に外力が加わった場合でも、配線材23
が穴あき端子12から外れることはない。尚、この配線
材23を他の電子部品のリードに置き換えても同様であ
る。
を介することなく、穴あき端子12を介して半導体素子
6と電気的に接続される。また、配線材23は貫通穴1
1および透孔12aによって支持されるため、例えば、
穴あき端子12の外側に配線材23をハンダ付けした場
合に比べて、強固にロウ付けされることになる。そのた
め、配線材23に外力が加わった場合でも、配線材23
が穴あき端子12から外れることはない。尚、この配線
材23を他の電子部品のリードに置き換えても同様であ
る。
【0025】このように本実施例においては、セラミッ
クパッケージ1に貫通穴11を設けると共に穴あき端子
12をロウ付けしただけの簡単な構成により、セラミッ
クパッケージ1の上面から、配線材23や他の電子部品
のリードを確実に接続することができる。
クパッケージ1に貫通穴11を設けると共に穴あき端子
12をロウ付けしただけの簡単な構成により、セラミッ
クパッケージ1の上面から、配線材23や他の電子部品
のリードを確実に接続することができる。
【0026】従って、ピン端子3によってセラミックパ
ッケージ1の下面から配線ができるのに加え、貫通穴1
1および穴あき端子12によってセラミックパッケージ
1の上面からも配線ができるため、配線効率が高くな
り、配線スペースを小さくすることができる。
ッケージ1の下面から配線ができるのに加え、貫通穴1
1および穴あき端子12によってセラミックパッケージ
1の上面からも配線ができるため、配線効率が高くな
り、配線スペースを小さくすることができる。
【0027】次に、本発明の第2実施例を図3に従って
説明する。尚、本実施例において、第1実施例と同じ構
成については符号を等しくして、その詳細な説明を省略
する。
説明する。尚、本実施例において、第1実施例と同じ構
成については符号を等しくして、その詳細な説明を省略
する。
【0028】図3は、本実施例を模式的に示す要部断面
図である。貫通穴11の直径は、穴あき端子12の透孔
12aの直径に比べて若干大きくなっている。また、透
孔12aがロウ材4を介して貫通穴11と連結する部分
には、切欠12bが設けられている。
図である。貫通穴11の直径は、穴あき端子12の透孔
12aの直径に比べて若干大きくなっている。また、透
孔12aがロウ材4を介して貫通穴11と連結する部分
には、切欠12bが設けられている。
【0029】本実施例においては、穴あき端子12のロ
ウ付け精度が低くても、第1実施例と同様の効果を得る
ことができる。すなわち、貫通穴11に対して透孔12
aの位置が若干ずれたとしても、貫通穴11と透孔12
aとの連続性が阻害されないため、配線材や他の電子部
品のリードの挿入が妨げられることはない。
ウ付け精度が低くても、第1実施例と同様の効果を得る
ことができる。すなわち、貫通穴11に対して透孔12
aの位置が若干ずれたとしても、貫通穴11と透孔12
aとの連続性が阻害されないため、配線材や他の電子部
品のリードの挿入が妨げられることはない。
【0030】また、穴あき端子12のロウ付け精度を高
めれば、貫通穴11の直径が大きいために配線材や他の
電子部品のリードを挿入しやすく、切欠12bによって
配線材やリードが引っ掛かることなくスムースに挿通す
ることができる。
めれば、貫通穴11の直径が大きいために配線材や他の
電子部品のリードを挿入しやすく、切欠12bによって
配線材やリードが引っ掛かることなくスムースに挿通す
ることができる。
【0031】次に、本発明の第3実施例を図4に従って
説明する。尚、本実施例において、第1実施例と同じ構
成については符号を等しくして、その詳細な説明を省略
する。
説明する。尚、本実施例において、第1実施例と同じ構
成については符号を等しくして、その詳細な説明を省略
する。
【0032】図4は、本実施例を模式的に示す要部断面
図である。穴あき端子12の長さはピン端子3の長さと
等しくなっている。また、穴あき端子12の外径は下端
部において細くなっており、各ピン端子3の外径と同じ
になっている。
図である。穴あき端子12の長さはピン端子3の長さと
等しくなっている。また、穴あき端子12の外径は下端
部において細くなっており、各ピン端子3の外径と同じ
になっている。
【0033】従って、穴あき端子12もピン端子3と同
様に、プリント基板21に設けられた透孔21aに挿入
し、ハンダ22によってハンダ付けすることができる。
本実施例においても、第1実施例と同様に、セラミック
パッケージ1の上面から配線材23を貫通穴11および
穴あき端子12に挿通して配線することができる。それ
に加えて、本実施例では、穴あき端子12をプリント基
板21にハンダ付けすることにより、他のピン端子3と
同様に、プリント基板21上でプリント配線することも
できる。従って、穴あき端子12をセラミックパッケー
ジ1の両面にて配線できるため、配線効率がさらに高く
なる。
様に、プリント基板21に設けられた透孔21aに挿入
し、ハンダ22によってハンダ付けすることができる。
本実施例においても、第1実施例と同様に、セラミック
パッケージ1の上面から配線材23を貫通穴11および
穴あき端子12に挿通して配線することができる。それ
に加えて、本実施例では、穴あき端子12をプリント基
板21にハンダ付けすることにより、他のピン端子3と
同様に、プリント基板21上でプリント配線することも
できる。従って、穴あき端子12をセラミックパッケー
ジ1の両面にて配線できるため、配線効率がさらに高く
なる。
【0034】また、各ピン端子3に加えて穴あき端子1
2もプリント基板21とハンダ付けされるため、セラミ
ックパッケージ1とプリント基板21とがより強固に固
定されることになる。そのため、セラミックパッケージ
1に対して外力が加わっても、セラミックパッケージ1
とプリント基板21とが外れ難くなる。
2もプリント基板21とハンダ付けされるため、セラミ
ックパッケージ1とプリント基板21とがより強固に固
定されることになる。そのため、セラミックパッケージ
1に対して外力が加わっても、セラミックパッケージ1
とプリント基板21とが外れ難くなる。
【0035】
【0036】
【0037】ところで、本発明は上記各実施例に限定さ
れるものではなく、例えば、穴あき端子12をセラミッ
クパッケージ1の下面ではなく上面に設けてもよい。ま
た、穴あき端子12はパイプ状ではなく、断面C字状等
の適宜な形状としてもよい。
れるものではなく、例えば、穴あき端子12をセラミッ
クパッケージ1の下面ではなく上面に設けてもよい。ま
た、穴あき端子12はパイプ状ではなく、断面C字状等
の適宜な形状としてもよい。
【0038】また、セラミックパッケージ1を、金属や
エポキシ樹脂等の他の材質による半導体パッケージに置
き換えてもよい。さらに、フェイスアップ構造ではなく
フェイスダウン構造のPGAに具体化してもよい。
エポキシ樹脂等の他の材質による半導体パッケージに置
き換えてもよい。さらに、フェイスアップ構造ではなく
フェイスダウン構造のPGAに具体化してもよい。
【0039】加えて、PGAだけでなく、DIPやQI
P等のフラットな構造の半導体パッケージであればどの
ようなものに具体化してもよい。
P等のフラットな構造の半導体パッケージであればどの
ようなものに具体化してもよい。
【0040】
【発明の効果】以上詳述したように、請求項1乃至4に
記載の発明によれば、半導体素子を載置して半導体装置
を構成した際にその装置外部からの配線部材と簡単な構
成で接続することができ、しかも配線効率を高めること
もできる。 特に、請求項2に記載の発明によれば、他の
端子電極をプリント基板等に取り付けた際に、配線接続
穴を有する端子電極がプリント基板等と干渉することを
防止できる。 また、請求項3に記載の発明によれば、他
の端子電極とともに配線接続穴を有する端子電極をプリ
ント基板等に取り付けることが可能となり、そのような
取り付けを行えば、配線効率をより一層高めることがで
きる。 さらに、請求項4に記載の発明によれば、配線部
材を配線接続穴に挿入する作業を容易に行うことができ
る。
記載の発明によれば、半導体素子を載置して半導体装置
を構成した際にその装置外部からの配線部材と簡単な構
成で接続することができ、しかも配線効率を高めること
もできる。 特に、請求項2に記載の発明によれば、他の
端子電極をプリント基板等に取り付けた際に、配線接続
穴を有する端子電極がプリント基板等と干渉することを
防止できる。 また、請求項3に記載の発明によれば、他
の端子電極とともに配線接続穴を有する端子電極をプリ
ント基板等に取り付けることが可能となり、そのような
取り付けを行えば、配線効率をより一層高めることがで
きる。 さらに、請求項4に記載の発明によれば、配線部
材を配線接続穴に挿入する作業を容易に行うことができ
る。
【図1】本発明を具体化した第1実施例の半導体パッケ
ージを模式的に示す要部断面図である。
ージを模式的に示す要部断面図である。
【図2】第1実施例の半導体パッケージをプリント基板
に取り付けると共に配線材を接続した状態を模式的に示
す要部断面図である。
に取り付けると共に配線材を接続した状態を模式的に示
す要部断面図である。
【図3】本発明を具体化した第2実施例の半導体パッケ
ージを模式的に示す要部断面図である。
ージを模式的に示す要部断面図である。
【図4】本発明を具体化した第3実施例の半導体パッケ
ージを模式的に示す要部断面図である。
ージを模式的に示す要部断面図である。
【図5】従来例の半導体パッケージを模式的に示す要部
断面図である。
断面図である。
1…パッケージ本体としてのセラミックパッケージ、3
…端子電極としてのピン端子、11…貫通穴、12…端
子電極としての穴あき端子、12a…配線接続穴として
の透孔
…端子電極としてのピン端子、11…貫通穴、12…端
子電極としての穴あき端子、12a…配線接続穴として
の透孔
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮崎 幸保 愛知県刈谷市豊田町2丁目1番地 株式 会社 豊田自動織機製作所 内 (72)発明者 杉谷 伸芳 愛知県豊田市トヨタ町1番地 トヨタ自 動車 株式会社 内 (72)発明者 下城 義秋 京都市山科区東野北井ノ上町5番地の22 京セラ株式会社 内 (56)参考文献 特開 平3−24753(JP,A) 特開 平3−242963(JP,A) (58)調査した分野(Int.Cl.6,DB名) H01L 23/50 H01L 23/12
Claims (4)
- 【請求項1】 フラットなパッケージ本体に、その片面
方向へのみ突出する端子電極を設けた半導体パッケージ
において、 前記パッケージ本体には、両面を貫通する貫通穴を設け
るとともに、その貫通穴に連通する配線接続穴を有し、
半導体素子を載置して半導体装置を構成した際にその装
置外部からの配線部材が前記貫通穴を介して前記配線接
続穴に挿入される端子電極を設けた半導体パッケージ。 - 【請求項2】 前記配線接続穴を有する端子電極を、他
の端子電極と同じ側へ突出するように設けるとともに、
他の端子電極よりも前記パッケージ本体から突出する長
さを短く形成した請求項1に記載の半導体パッケージ。 - 【請求項3】 前記配線接続穴を有する端子電極を、他
の端子電極と同じ側へ突出するように設けるとともに、
前記パッケージ本体から突出する長さ、及び先端部の形
状を他の端子電極とほぼ等しく形成した請求項1に記載
の半導体パッケージ。 - 【請求項4】 前記配線接続穴を前記貫通穴よりも小径
に形成し、配線接続穴の貫通穴側開口部には貫通穴とほ
ぼ同径となるように傾斜面を形成した請求項2又は3に
記載の半導体パッケージ。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4221825A JP2988603B2 (ja) | 1992-08-20 | 1992-08-20 | 半導体パッケージ |
KR1019930015342A KR970005720B1 (ko) | 1992-08-20 | 1993-08-07 | 반도체 패키지 |
DE4327950A DE4327950A1 (de) | 1992-08-20 | 1993-08-19 | Leitungsstruktur eines Halbleiter-Bauteil |
TW082106730A TW244400B (ja) | 1992-08-20 | 1993-08-20 | |
US08/347,832 US5442134A (en) | 1992-08-20 | 1994-12-01 | Lead structure of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4221825A JP2988603B2 (ja) | 1992-08-20 | 1992-08-20 | 半導体パッケージ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06216296A JPH06216296A (ja) | 1994-08-05 |
JP2988603B2 true JP2988603B2 (ja) | 1999-12-13 |
Family
ID=16772783
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4221825A Expired - Fee Related JP2988603B2 (ja) | 1992-08-20 | 1992-08-20 | 半導体パッケージ |
Country Status (5)
Country | Link |
---|---|
US (1) | US5442134A (ja) |
JP (1) | JP2988603B2 (ja) |
KR (1) | KR970005720B1 (ja) |
DE (1) | DE4327950A1 (ja) |
TW (1) | TW244400B (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3050807B2 (ja) * | 1996-06-19 | 2000-06-12 | イビデン株式会社 | 多層プリント配線板 |
JP3050812B2 (ja) | 1996-08-05 | 2000-06-12 | イビデン株式会社 | 多層プリント配線板 |
TW357332B (en) * | 1997-03-12 | 1999-05-01 | Seiko Epson Corp | Electronic parts module and the electronic machine |
KR100410946B1 (ko) * | 2001-05-16 | 2003-12-18 | 삼성전기주식회사 | 이미지 센서 모듈 및 그 제조 방법 |
US7974223B2 (en) * | 2004-11-19 | 2011-07-05 | Corrigent Systems Ltd. | Virtual private LAN service over ring networks |
KR100675007B1 (ko) * | 2006-01-27 | 2007-01-29 | 삼성전자주식회사 | 소켓을 사용하지 않는 평판형 반도체 모듈 |
Family Cites Families (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3549784A (en) * | 1968-02-01 | 1970-12-22 | American Lava Corp | Ceramic-metallic composite substrate |
US3585272A (en) * | 1969-10-01 | 1971-06-15 | Fairchild Camera Instr Co | Semiconductor package of alumina and aluminum |
US3846825A (en) * | 1971-02-05 | 1974-11-05 | Philips Corp | Semiconductor device having conducting pins and cooling member |
US3730969A (en) * | 1972-03-06 | 1973-05-01 | Rca Corp | Electronic device package |
US4420877A (en) * | 1981-03-19 | 1983-12-20 | Mckenzie Jr Joseph A | Self-masking socket pin carrier for printed circuit boards |
US4785137A (en) * | 1984-04-30 | 1988-11-15 | Allied Corporation | Novel nickel/indium/other metal alloy for use in the manufacture of electrical contact areas of electrical devices |
JPS6223087A (ja) * | 1985-07-23 | 1987-01-31 | 旭硝子株式会社 | 表示素子 |
EP0218796B1 (en) * | 1985-08-16 | 1990-10-31 | Dai-Ichi Seiko Co. Ltd. | Semiconductor device comprising a plug-in-type package |
JPH0793392B2 (ja) * | 1986-10-25 | 1995-10-09 | 新光電気工業株式会社 | 超高周波素子用パツケ−ジ |
JPS63146973A (ja) * | 1986-12-11 | 1988-06-18 | Canon Inc | 接着剤 |
DE3817600C2 (de) * | 1987-05-26 | 1994-06-23 | Matsushita Electric Works Ltd | Verfahren zur Herstellung einer Halbleitervorrichtung mit einem keramischen Substrat und einem integrierten Schaltungskreis |
US4791075A (en) * | 1987-10-05 | 1988-12-13 | Motorola, Inc. | Process for making a hermetic low cost pin grid array package |
JPH01199497A (ja) * | 1987-11-10 | 1989-08-10 | Ibiden Co Ltd | 電子部品塔載用基板 |
US4861944A (en) * | 1987-12-09 | 1989-08-29 | Cabot Electronics Ceramics, Inc. | Low cost, hermetic pin grid array package |
JPH01273342A (ja) * | 1988-04-25 | 1989-11-01 | Hitachi Chem Co Ltd | 半導体パッケージ |
US4872844A (en) * | 1988-07-08 | 1989-10-10 | Amp Incorporated | Component-carrying adapter for chip carrier socket |
JPH02132960A (ja) * | 1988-11-14 | 1990-05-22 | Sony Corp | ファクシミリ装置 |
JPH02164057A (ja) * | 1988-12-19 | 1990-06-25 | Nec Corp | ピングリッドアレイ半導体パッケージ |
JPH02224363A (ja) * | 1989-02-27 | 1990-09-06 | Nec Corp | ピングリッドアレイ集積回路ケース |
JP2717313B2 (ja) * | 1989-09-07 | 1998-02-18 | イビデン株式会社 | 電子部品搭載用基板の製造方法 |
US5285106A (en) * | 1990-01-18 | 1994-02-08 | Kabushiki Kaisha Toshiba | Semiconductor device parts |
JPH04164358A (ja) * | 1990-10-29 | 1992-06-10 | Nec Corp | 入出力ピン付き厚膜印刷基板 |
JPH0555439A (ja) * | 1991-08-28 | 1993-03-05 | Mitsubishi Electric Corp | 半導体集積回路装置 |
US5309322A (en) * | 1992-10-13 | 1994-05-03 | Motorola, Inc. | Leadframe strip for semiconductor packages and method |
-
1992
- 1992-08-20 JP JP4221825A patent/JP2988603B2/ja not_active Expired - Fee Related
-
1993
- 1993-08-07 KR KR1019930015342A patent/KR970005720B1/ko not_active IP Right Cessation
- 1993-08-19 DE DE4327950A patent/DE4327950A1/de not_active Withdrawn
- 1993-08-20 TW TW082106730A patent/TW244400B/zh active
-
1994
- 1994-12-01 US US08/347,832 patent/US5442134A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
KR970005720B1 (ko) | 1997-04-19 |
JPH06216296A (ja) | 1994-08-05 |
TW244400B (ja) | 1995-04-01 |
DE4327950A1 (de) | 1994-03-03 |
KR940004785A (ko) | 1994-03-16 |
US5442134A (en) | 1995-08-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP1143514A2 (en) | Resin-sealed power semiconductor device including substrate with all electronic components for control circuit mounted thereon | |
US5446317A (en) | Single in-line package for surface mounting | |
JP2988603B2 (ja) | 半導体パッケージ | |
JPH0582582A (ja) | 半導体装置 | |
JPH01230265A (ja) | 電子部品 | |
JPH10275887A (ja) | 半導体装置 | |
JPH01232753A (ja) | 半導体装置 | |
EP0727819A2 (en) | Stucked arranged semiconductor device and manufacturing method for the same | |
EP3863045A1 (en) | Power semiconductor module arrangement and method for producing the same | |
JP3615236B2 (ja) | 混成集積回路装置 | |
KR100206892B1 (ko) | 반도체 플립칩의 실장구조 및 그 실장방법 | |
KR20020001211A (ko) | 윈도우에 반도체 칩 패키지가 장착된 인쇄회로기판 | |
JP3107648B2 (ja) | 半導体装置 | |
JPH042478Y2 (ja) | ||
JPH0125491Y2 (ja) | ||
JP2802959B2 (ja) | 半導体チップの封止方法 | |
JP4635393B2 (ja) | 実装基板および半導体装置 | |
KR100206975B1 (ko) | 반도체 패키지 | |
JPS60171747A (ja) | 半導体装置 | |
JPH09298276A (ja) | モジュールの構造 | |
JPH03109342U (ja) | ||
JPH0697346A (ja) | 半導体装置 | |
KR930009035A (ko) | 접착리드를 이용한 반도체 패키지 구조 및 그 제조방법 | |
JPH05226544A (ja) | 半導体装置 | |
JPS58122755A (ja) | 印刷基板の構造 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |