JPH02164057A - ピングリッドアレイ半導体パッケージ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はピングリッドアレイ半導体パッケージに係り、
特に多端子用の半導体パッケージに適するピングリッド
アレイ半導体パッケージに関するものである。

〔従来の技術〕

第３図に従来例を示す。

第３図に示す従来例においては、一つの半導体チップ５
１と、この半導体チップ５１を固定するパッケージ基板
５２と、半導体チップ５１から出てパッケージ基板５２
内に配線される複数のパターン状リードフレーム５３と
、パッケージ基板５２上に格子状に配置されてパターン
状リードフレーム５３と外部回路（図示せず）とを接続
する信号ピン５４とを備えている。

これを更に詳述すると、一つの半導体チップ５１がパッ
ケージ基板５２の中央部に搭載されており、その上には
キャップ５５が被せてあり半導体チップ５１を保護して
いる。パッケージ基板５２内には複数のパターン状リー
ドフレーム５３がプリント配線されており、その一端は
、ボンディングワイヤ５６を介して半導体チップ５１に
ハンダ付けされている。また、パターン状リードフレー
ム５３の他端は、パッケージ基板５２に格子状に配置さ
れ、パッケージ基板５２を貫通する信号ピン５４を介し
て外部回路（図示せず）に接続される。

〔発明が解決しようとする課題〕

しかしながら、上記従来例においては、パッケージ基板
片面に一つの半導体チップのみが配置され、かつパッケ
ージ基板内の一層にのみパターン状リードフレームがプ
リント配線されているため、二つの半導体チップを実装
するには、接続端子数が二倍になり、また、パッケージ
の大きさも増大するという不都合が生じていた。

〔発明の目的〕

本発明の目的は、このような従来例に見られる不都合を
改善し、接続端子数を増加してもバ・ンケージの大きさ
が変わらないような、ピングリッドアレイ半導体パッケ
ージを提供することにある。

〔課題を解決するための手段〕 本発明では、一つの半導体チップと、この半導体チップ
を固定するパッケージ基板と、半導体チップから出てパ
ッケージ基板に配線される複数のパターン状リードフレ
ームと、パッケージ基板上に格子状に配置されてパター
ン状リードフレームと外部回路とを接続する信号ピンと
を備えている。

そして、半導体チップおよびパターン状リードフレーム
をパッケージ基板の表裏二面に設けるとともに、信号ピ
ンを二重構造とし相互間を絶縁して表裏二面のパターン
状リードフレームと結線して外部回路と接続するという
手法を採っている。これによって前述した目的を達成し
ようとするものである。

〔発明の実施例〕

第１図および第２図に基づいて本発明の一実施例を説明
する。尚、前述した従来例と同一の構成部材については
、同一の符号を用いることとする。

第１図に示す実施例においては、半導体チップ５１と、
この半導体子ツブ５１Ａ、５１Ｂを固定するパッケージ
基板５２と、半導体チップ５１Ａ。

５１Ｂから出てパッケージ基板５２上に配線される複数
のパターン状リードフレーム５３Ａ、５３Ｂと、パッケ
ージ基板５２上に格子状に配置されてパターン状リード
フレーム５３Ａ、５３Ｂと外部回路（図示せず）とを接
続する信号ピン１０とを備えている。そして、半導体チ
ップ５１Ａ、５１Ｂおよびパターン状リードフレーム５
３Ａ、５３Ｂをパッケージ基板５２の表裏二面に設ける
とともに、信号ピン１０を二重構造とし相互間を絶縁し
て表裏二面のパターン状リードフレーム５３Ａ、５３Ｂ
に接続している。

第１図（Ａ）および第１図（Ｂ）に基づいて、これを更
に詳述すると、半導体チップ５１Ａ、５１Ｂがパッケー
ジ基板５２の表裏二面の各表面上の中央部に搭載されて
いる。同様に、パッケージ基板５２の表裏二面の表面上
には各々複数のパターン状リードフレーム５３Ａ、５３
Ｂがプリント配線されており、その一端は、ボンディン
グワイヤ５６を介して各表面上の半導体チップ５１Ａ。

５１Ｂにハンダ付けされている。また、パターン状リー
ドフレーム５３Ａ、５３Ｂの他端は、パッケージ基板５
２に格子状に配置され、パッケージ基板５２を貫通する
二重構造の信号ピン１０を介して外部回路（図示せず）
に接続される。そして、半導体チップ５１Ａ、５１Ｂを
保護するカバーＩＩＡ、ＩＩＢおよびパターン状リード
フレーム５３Ａ、５３Ｂを保護するカバー１２Ａ、１２
Ｂでパッケージ基板５２の表裏二面の表面全体を覆って
いる。

次に、第１図（Ｃ）に基づいて信号ピン１０の構造およ
び表裏二面のパターン状リードフレーム５３Ａ、５３Ｂ
との取り付は部の詳細を説明する。

信号ピンｌＯは、同軸二重構造になっており、表側のパ
ターン状リードフレーム５３Ａは、信号ピン１０の中心
側に配設された軸状部材１０Ａと接続され、この部材を
通って信号ピン１０の先端部に表側パッケージの端子を
有する。一方、裏側のパターン状リードフレーム５３Ｂ
は、信号ピン１０の外周を覆う管状部材１０Ｂに接続さ
れ、この管状部材１０Ｂが裏側パッケージの端子となっ
て外部回路に接続する。尚、信号ピンｌＯの中心側に配
設された軸状部材１０Ａと信号ピン１０の外周を覆う管
状部材１０Ｂとは、絶縁体１０Ｃによって分離されてい
る。

次に、第２図に基づいて、ピングリッドアレイ半導体パ
ッケージの実装時の詳細を説明する。

半導体パッケージと外部回路１４との接続は、信号ピン
１０によって行われる。信号ピン１０は、表側のパター
ン状リードフレーム５３Ａ、パッケージ基板５２．裏側
のパターン状リードフレーム５３Ｂをサンドインチ状に
重ねて貫通している。

同時に、信号ピン１０の中心側に配設された輪状部材１
０Ａが表側のパターン状す−ドフＣ−ム５３Ａと直接接
触し、信号ピン１０の外周を覆う管状部材１０Ｂが裏側
のパターン状リードフレーム５３Ｂと直接接触して接続
されている。さらに、信号ピンｌＯは、その中央部から
先端部にかけて貫通して露出しており、この部分がさら
に外部回路１４を貫通する。そしてこの外部回路１４と
の接続は、管状部材１０Ｂが外部回路１４の表側の回路
と、また、輪状部材１０Ａが外部回路１４の裏側の回路
と各々ボンディングワイヤ１３Ａ、１３Ｂを介してハン
ダ付けによって行われている。

〔発明の効果〕

以上説明したように、半導体チップおよびパターン状リ
ードフレームをパッケージ基板の表裏二面に設けるとと
もに、信号ピンを二重構造としてパッケージ基板の表裏
二面のパターン状リードフレームと結線したことにより
、二つの半導体チップとの接続が一つの半導体チップの
接続に要求される大きさのパッケージ基板で行うことが
できるという、従来にない優れたピングリッドアレイ半
導体パッケージを提供することができる。

【図面の簡単な説明】

第１図（Ａ）は本発明の一実施例を表す平面図、第１図
（Ｂ）は第１図（Ａ）に示すＤ−Ｄ’断面を表す段面図
、第１図（Ｃ）は信号ピンの詳細図、第２図は本発明の
実施例における実装時の取り付は部を示す断面図、第３
図（Ａ）は従来例の平面図、第３図（Ｂ）は第３図（Ａ
）のＤ−Ｄ’における断面図である。 １０・・・・・・信号ピン、５１Ａ、５１Ｂ・・・・・
・半導体チップ、５２・・・・・・パッケージ基板、５
３Ａ、５３Ｂ・・・・・・パターン状リードフレーム。 第１図

Claims (1)

【特許請求の範囲】
1. （１）．一つの半導体チップと、この半導体チップを固
   定するパッケージ基板と、前記半導体チップから出て前
   記パッケージ基板に配線される複数のパターン状リード
   フレームと、前記パッケージ基板上に格子状に配置され
   て前記パターン状リードフレームと外部回路とを接続す
   る信号ピンとを備えて成るピングリッドアレイ半導体パ
   ッケージにおいて、 前記半導体チップおよび前記パターン状リードフレーム
   を前記パッケージ基板の表裏二面に設けるとともに、前
   記信号ピンを二重構造とし相互間を絶縁して表裏二面の
   パターン状リードフレームに接続したことを特徴とする
   ピングリッドアレイ半導体パッケージ。