JPH06350025A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH06350025A JPH06350025A JP5137371A JP13737193A JPH06350025A JP H06350025 A JPH06350025 A JP H06350025A JP 5137371 A JP5137371 A JP 5137371A JP 13737193 A JP13737193 A JP 13737193A JP H06350025 A JPH06350025 A JP H06350025A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- wiring board
- printed wiring
- electrode
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
- H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】本発明は、プリント配線基板上に重ねて実装さ
れる半導体装置において、より小さい実装面積で、効率
良く実装できるようにすることを最も主要な特徴とす
る。 【構成】たとえば、２つの半導体装置１１，２１を上下
に重ね、その対向する面の電極１３，２３を電気的に接
続する。そして、両電極１３，２３を接続した状態で、
それぞれの半導体装置１１，２１のアウタリード１４，
２４を、プリント配線基板３１上のフットプリント３
２，３３と接続する。こうして、２つの半導体装置１
１，２１を重ねて実装するとともに、共通化できる信号
線を電極１３，２３に置き換えることで、アウタリード
１４，２４の本数を減らして小型化を図る構成となって
いる。
れる半導体装置において、より小さい実装面積で、効率
良く実装できるようにすることを最も主要な特徴とす
る。 【構成】たとえば、２つの半導体装置１１，２１を上下
に重ね、その対向する面の電極１３，２３を電気的に接
続する。そして、両電極１３，２３を接続した状態で、
それぞれの半導体装置１１，２１のアウタリード１４，
２４を、プリント配線基板３１上のフットプリント３
２，３３と接続する。こうして、２つの半導体装置１
１，２１を重ねて実装するとともに、共通化できる信号
線を電極１３，２３に置き換えることで、アウタリード
１４，２４の本数を減らして小型化を図る構成となって
いる。
Description
【０００１】
【産業上の利用分野】この発明は、たとえば実装基板上
に重ねて実装される半導体装置に関する。
に重ねて実装される半導体装置に関する。
【０００２】
【従来の技術】従来の平面実装型の半導体装置は、たと
えば図４に示すように、プリント配線基板１上に平面的
に並べられ、そのフットプリント２と半導体装置３，４
のアウタリード５とが半田などにより接続されること
で、実装されるようになっている。
えば図４に示すように、プリント配線基板１上に平面的
に並べられ、そのフットプリント２と半導体装置３，４
のアウタリード５とが半田などにより接続されること
で、実装されるようになっている。
【０００３】この場合、プリント配線基板１上の、半導
体装置３，４が実装された部分は、他の半導体装置や電
子部品を実装することができない。したがって、実装面
積の広い大型の半導体装置になるほど、プリント配線基
板上に高密度に実装できない。
体装置３，４が実装された部分は、他の半導体装置や電
子部品を実装することができない。したがって、実装面
積の広い大型の半導体装置になるほど、プリント配線基
板上に高密度に実装できない。
【０００４】近年、この種の半導体装置はアウタリード
の本数が増加する傾向にあり、半導体装置のアウタリー
ドの本数を増加する場合、これまでは半導体装置の実装
面積を広げるかもしくはアウタリードの間隔を狭めるこ
とで対応していた。
の本数が増加する傾向にあり、半導体装置のアウタリー
ドの本数を増加する場合、これまでは半導体装置の実装
面積を広げるかもしくはアウタリードの間隔を狭めるこ
とで対応していた。
【０００５】しかしながら、実装面積の広い半導体装置
は、上述した通りプリント配線基板の実装密度が低下す
る。また、アウタリードの間隔の狭い半導体装置は作成
するのが困難で、しかもアウタリードを半田でコーティ
ングする際、あるいは半田でプリント配線基板上に実装
する際に半田ブリッジを起こしやすく、これがショート
の原因となっている。
は、上述した通りプリント配線基板の実装密度が低下す
る。また、アウタリードの間隔の狭い半導体装置は作成
するのが困難で、しかもアウタリードを半田でコーティ
ングする際、あるいは半田でプリント配線基板上に実装
する際に半田ブリッジを起こしやすく、これがショート
の原因となっている。
【０００６】このように、半導体装置を平面実装する場
合、その実装密度には限界があり、特にアウタリードの
本数の多い半導体装置を高密度に実装するのは不可能と
なっていた。
合、その実装密度には限界があり、特にアウタリードの
本数の多い半導体装置を高密度に実装するのは不可能と
なっていた。
【０００７】
【発明が解決しようとする課題】上記したように、従来
においては、半導体装置を実装基板上に高密度に実装す
ることが難しいという欠点があった。そこで、この発明
は、小型化が図れ、より高密度に実装することが可能な
半導体装置を提供することを目的としている。
においては、半導体装置を実装基板上に高密度に実装す
ることが難しいという欠点があった。そこで、この発明
は、小型化が図れ、より高密度に実装することが可能な
半導体装置を提供することを目的としている。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体装置にあっては、実装基板上に
重ねて実装されるものであって、他の半導体装置と対向
する面に互いに接続される電極を設けた構成とされてい
る。
めに、この発明の半導体装置にあっては、実装基板上に
重ねて実装されるものであって、他の半導体装置と対向
する面に互いに接続される電極を設けた構成とされてい
る。
【０００９】
【作用】この発明は、上記した手段により、リード端子
の一部を共通化できるようになるため、その分だけ、リ
ード端子の本数を減らすことが可能となるものである。
の一部を共通化できるようになるため、その分だけ、リ
ード端子の本数を減らすことが可能となるものである。
【００１０】
【実施例】以下、この発明の一実施例について図面を参
照して説明する。図１は、本発明にかかる半導体装置の
実装例を概略的に示すものである。ここでは、半導体装
置１１のパッケージ１２の下面に設けられた電極１３
と、半導体装置２１のパッケージ２２の上面に設けられ
た電極２３とが接続された状態で、実装基板としてのプ
リント配線基板３１上に実装された場合を示している。
照して説明する。図１は、本発明にかかる半導体装置の
実装例を概略的に示すものである。ここでは、半導体装
置１１のパッケージ１２の下面に設けられた電極１３
と、半導体装置２１のパッケージ２２の上面に設けられ
た電極２３とが接続された状態で、実装基板としてのプ
リント配線基板３１上に実装された場合を示している。
【００１１】すなわち、上側の半導体装置１１は、パッ
ケージ１２の側面よりそれぞれリード端子としてのアウ
タリード１４が延出されているとともに、そのパッケー
ジ１２の、下側の半導体装置２１のパッケージ２２と対
向する面（下面）に電極１３が設けられた構成とされて
いる。
ケージ１２の側面よりそれぞれリード端子としてのアウ
タリード１４が延出されているとともに、そのパッケー
ジ１２の、下側の半導体装置２１のパッケージ２２と対
向する面（下面）に電極１３が設けられた構成とされて
いる。
【００１２】一方、下側の半導体装置２１は、パッケー
ジ２２の側面よりそれぞれリード端子としてのアウタリ
ード２４が延出されているとともに、そのパッケージ２
２の、前記上側の半導体装置１１のパッケージ１２と対
向する面（上面）に電極２３が設けられた構成とされて
いる。
ジ２２の側面よりそれぞれリード端子としてのアウタリ
ード２４が延出されているとともに、そのパッケージ２
２の、前記上側の半導体装置１１のパッケージ１２と対
向する面（上面）に電極２３が設けられた構成とされて
いる。
【００１３】そして、それぞれの電極１３，２３間が電
気的に接続されて両半導体装置１１，２１が重ねられた
状態で、おのおののアウタリード１４，２４が前記プリ
ント配線基板３１上のフットプリント３２，３３に接続
されている。
気的に接続されて両半導体装置１１，２１が重ねられた
状態で、おのおののアウタリード１４，２４が前記プリ
ント配線基板３１上のフットプリント３２，３３に接続
されている。
【００１４】この場合、半導体装置１１，２１の両電極
１３，２３間は、たとえばクリーム半田４１によりリフ
ロー接続（クリーム半田４１で接着後、リフロー処理さ
れて接続）されるようになっている。
１３，２３間は、たとえばクリーム半田４１によりリフ
ロー接続（クリーム半田４１で接着後、リフロー処理さ
れて接続）されるようになっている。
【００１５】また、半導体装置１１，２１の両アウタリ
ード１４，２４は先端が同一平面上に位置する長さ、つ
まりプリント配線基板３１上の各フットプリント３２，
３３と接続できる長さをそれぞれ有し、半田４２，４３
により個々に接続されるようになっている。
ード１４，２４は先端が同一平面上に位置する長さ、つ
まりプリント配線基板３１上の各フットプリント３２，
３３と接続できる長さをそれぞれ有し、半田４２，４３
により個々に接続されるようになっている。
【００１６】すなわち、上側の半導体装置１１のアウタ
リード１４は、その下側に半導体装置２１が接続された
状態で、前記プリント配線基板３１上のフットプリント
３２と接続できる長さにフォーミングされ、下側の半導
体装置２１のアウタリード２４は、その上側に半導体装
置１１が接続された状態で、前記プリント配線基板３１
上のフットプリント３３と接続できる長さにフォーミン
グされるようになっている。
リード１４は、その下側に半導体装置２１が接続された
状態で、前記プリント配線基板３１上のフットプリント
３２と接続できる長さにフォーミングされ、下側の半導
体装置２１のアウタリード２４は、その上側に半導体装
置１１が接続された状態で、前記プリント配線基板３１
上のフットプリント３３と接続できる長さにフォーミン
グされるようになっている。
【００１７】図２は、上側の半導体装置１１の概略構成
を示すものである。たとえば、この半導体装置１１は、
パッケージ１２の内部に半導体チップ１５を有し、この
半導体チップ１５の電極パッド１５ａとインナリード１
６とをワイヤ１７によりボンディング接続することで、
前記アウタリード１４への配線が行われている。
を示すものである。たとえば、この半導体装置１１は、
パッケージ１２の内部に半導体チップ１５を有し、この
半導体チップ１５の電極パッド１５ａとインナリード１
６とをワイヤ１７によりボンディング接続することで、
前記アウタリード１４への配線が行われている。
【００１８】また、このアウタリード１４への配線の一
部が、前記パッケージ１２の下面に設けられた電極１３
に置き換えられる、つまり半導体チップ１５の電極パッ
ド１５ａとパッケージ１２の下面の電極１３とがワイヤ
１７および導体１８，１９を介して選択的に接続される
ことで、前記電極１３への配線が行われるようになって
いる。
部が、前記パッケージ１２の下面に設けられた電極１３
に置き換えられる、つまり半導体チップ１５の電極パッ
ド１５ａとパッケージ１２の下面の電極１３とがワイヤ
１７および導体１８，１９を介して選択的に接続される
ことで、前記電極１３への配線が行われるようになって
いる。
【００１９】すなわち、前記電極１３への配線は、パッ
ケージ１２内の前記ワイヤ１７のボンディング可能な位
置に導体１８を配置し、この導体１８と電極１３とを導
体１９により接続するとともに、前記導体１８と半導体
チップ１５の電極パッド１５ａとをワイヤ１７により選
択的にボンディング接続することで行われる。
ケージ１２内の前記ワイヤ１７のボンディング可能な位
置に導体１８を配置し、この導体１８と電極１３とを導
体１９により接続するとともに、前記導体１８と半導体
チップ１５の電極パッド１５ａとをワイヤ１７により選
択的にボンディング接続することで行われる。
【００２０】この場合、前記電極１３への配線として
は、たとえば前記半導体装置２１とで共通化できる信号
線が選ばれる。図３は、下側の半導体装置２１の概略構
成を示すものである。
は、たとえば前記半導体装置２１とで共通化できる信号
線が選ばれる。図３は、下側の半導体装置２１の概略構
成を示すものである。
【００２１】たとえば、この半導体装置２１は、パッケ
ージ２２の内部に半導体チップ２５を有し、この半導体
チップ２５の電極パッド２５ａとインナリード２６とを
ワイヤ２７によりボンディング接続することで、前記ア
ウタリード２４への配線が行われている。
ージ２２の内部に半導体チップ２５を有し、この半導体
チップ２５の電極パッド２５ａとインナリード２６とを
ワイヤ２７によりボンディング接続することで、前記ア
ウタリード２４への配線が行われている。
【００２２】また、このアウタリード２４への配線の一
部が、前記パッケージ２２の上面に設けられた電極２３
に置き換えられる、つまり半導体チップ２５の電極パッ
ド２５ａとパッケージ２２の上面の電極２３とがワイヤ
２７および導体２８，２９を介して選択的に接続される
ことで、前記電極２３への配線が行われるようになって
いる。
部が、前記パッケージ２２の上面に設けられた電極２３
に置き換えられる、つまり半導体チップ２５の電極パッ
ド２５ａとパッケージ２２の上面の電極２３とがワイヤ
２７および導体２８，２９を介して選択的に接続される
ことで、前記電極２３への配線が行われるようになって
いる。
【００２３】すなわち、前記電極２３への配線は、パッ
ケージ２２内の前記ワイヤ２７のボンディング可能な位
置に導体２８を配置し、この導体２８と電極２３とを導
体２９により接続するとともに、前記導体２８と半導体
チップ２５の電極パッド２５ａとをワイヤ２７により選
択的にボンディング接続することで行われる。
ケージ２２内の前記ワイヤ２７のボンディング可能な位
置に導体２８を配置し、この導体２８と電極２３とを導
体２９により接続するとともに、前記導体２８と半導体
チップ２５の電極パッド２５ａとをワイヤ２７により選
択的にボンディング接続することで行われる。
【００２４】この場合、前記電極２３への配線として
は、たとえば前記半導体装置１１とで共通化できる信号
線が選ばれる。なお、本実施例の場合、半導体装置２１
を半導体装置１１とほぼ同様の構成とし、アウタリード
２４のフォーミングの方向を半導体装置１１と変えるこ
とで、製造の容易性を図っている。
は、たとえば前記半導体装置１１とで共通化できる信号
線が選ばれる。なお、本実施例の場合、半導体装置２１
を半導体装置１１とほぼ同様の構成とし、アウタリード
２４のフォーミングの方向を半導体装置１１と変えるこ
とで、製造の容易性を図っている。
【００２５】このような構成によれば、図１に示した如
く、半導体装置１１，２１を重ねてプリント配線基板３
１上に実装できるようになるため、プリント配線基板３
１上に高密度に実装できる。
く、半導体装置１１，２１を重ねてプリント配線基板３
１上に実装できるようになるため、プリント配線基板３
１上に高密度に実装できる。
【００２６】しかも、互いの半導体装置１１，２１を電
極１３，２３により接続し、一部の信号線を共通化する
ことで、アウタリード１４，２４の本数を減らすことが
可能となる。
極１３，２３により接続し、一部の信号線を共通化する
ことで、アウタリード１４，２４の本数を減らすことが
可能となる。
【００２７】たとえば、メモリの場合にはコントロール
用の線を除くほとんどの線を共通化できるため、アウタ
リードの本数を大幅に減らすことができる。これによ
り、より実装面積の小さな半導体装置とすることが可能
となるため、さらなる高密度実装が実現できる。
用の線を除くほとんどの線を共通化できるため、アウタ
リードの本数を大幅に減らすことができる。これによ
り、より実装面積の小さな半導体装置とすることが可能
となるため、さらなる高密度実装が実現できる。
【００２８】上記したように、リード端子の一部を共通
化できるようにしている。すなわち、２つの半導体装置
を重ねてプリント配線基板上に実装できるようにすると
ともに、他の装置と対向する面の電極相互を接続するよ
うにしている。これにより、信号線の一部を共通化でき
るようになるため、その分だけ、アウタリードの本数を
減らすことが可能となる。したがって、より半導体装置
の小型化が図れ、プリント配線基板上に高密度に実装で
きるものである。
化できるようにしている。すなわち、２つの半導体装置
を重ねてプリント配線基板上に実装できるようにすると
ともに、他の装置と対向する面の電極相互を接続するよ
うにしている。これにより、信号線の一部を共通化でき
るようになるため、その分だけ、アウタリードの本数を
減らすことが可能となる。したがって、より半導体装置
の小型化が図れ、プリント配線基板上に高密度に実装で
きるものである。
【００２９】また、アウタリードの本数を増やさなけれ
ばならないような場合には、機能ごとに複数の装置に分
割することでアウタリードをフォーミングし易くなるた
め、同機能の半導体装置をより少ない実装面積で実装す
ることが可能となるものである。
ばならないような場合には、機能ごとに複数の装置に分
割することでアウタリードをフォーミングし易くなるた
め、同機能の半導体装置をより少ない実装面積で実装す
ることが可能となるものである。
【００３０】さらに、機能ごとに複数の装置に分割する
ことで、その一部の変更または追加が容易となるため、
開発コストの面でも非常に有利なものとなる。なお、上
記実施例においては、２つの半導体装置を重ねて実装す
る場合について説明したが、これに限らず、たとえば３
つ以上の半導体装置を重ねて実装することもできる。
ことで、その一部の変更または追加が容易となるため、
開発コストの面でも非常に有利なものとなる。なお、上
記実施例においては、２つの半導体装置を重ねて実装す
る場合について説明したが、これに限らず、たとえば３
つ以上の半導体装置を重ねて実装することもできる。
【００３１】この場合、たとえば中間に位置する半導体
装置のパッケージの上下の面にそれぞれ電極を設けると
ともに、パッケージを導体層を含んで構成し、この導体
層を介して前記電極と半導体チップの電極パッドと接続
することで、容易に実現できる。
装置のパッケージの上下の面にそれぞれ電極を設けると
ともに、パッケージを導体層を含んで構成し、この導体
層を介して前記電極と半導体チップの電極パッドと接続
することで、容易に実現できる。
【００３２】また、この半導体装置は、単体で製品化
し、プリント配線基板上に実装する際に重ねるようにし
ても良いし、あらかじめ複数の半導体装置を重ねた状態
で製品化することも可能である。
し、プリント配線基板上に実装する際に重ねるようにし
ても良いし、あらかじめ複数の半導体装置を重ねた状態
で製品化することも可能である。
【００３３】また、アウタリードが二方向に設けられた
半導体装置に限らず、たとえば四方向に設けられた半導
体装置であっても良い。さらに、半導体装置の両電極間
の接続はクリーム半田を用いる場合に限らず、たとえば
共晶結合、または異方性導電膜を用いた熱圧着により接
続することも可能である。その他、この発明の要旨を変
えない範囲において、種々変形実施可能なことは勿論で
ある。
半導体装置に限らず、たとえば四方向に設けられた半導
体装置であっても良い。さらに、半導体装置の両電極間
の接続はクリーム半田を用いる場合に限らず、たとえば
共晶結合、または異方性導電膜を用いた熱圧着により接
続することも可能である。その他、この発明の要旨を変
えない範囲において、種々変形実施可能なことは勿論で
ある。
【００３４】
【発明の効果】以上、詳述したようにこの発明によれ
ば、小型化が図れ、より高密度に実装することが可能な
半導体装置を提供できる。
ば、小型化が図れ、より高密度に実装することが可能な
半導体装置を提供できる。
【図１】この発明の一実施例にかかる半導体装置の実装
例を概略的に示す図。
例を概略的に示す図。
【図２】同じく、上側の半導体装置の構成例を示す断面
図。
図。
【図３】同じく、下側の半導体装置の構成例を示す断面
図。
図。
【図４】従来技術とその問題点を説明するために平面実
装型の半導体装置を示す図。
装型の半導体装置を示す図。
１１，２１…半導体装置、１２，２２…パッケージ、１
３，２３…電極、１４，２４…アウタリード、３１…プ
リント配線基板、４１…クリーム半田。
３，２３…電極、１４，２４…アウタリード、３１…プ
リント配線基板、４１…クリーム半田。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/50 Ｗ
Claims (1)
- 【請求項１】 実装基板上に重ねて実装される半導体装
置であって、 他の半導体装置と対向する面に互いに接続される電極を
設けたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5137371A JPH06350025A (ja) | 1993-06-08 | 1993-06-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5137371A JPH06350025A (ja) | 1993-06-08 | 1993-06-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06350025A true JPH06350025A (ja) | 1994-12-22 |
Family
ID=15197128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5137371A Pending JPH06350025A (ja) | 1993-06-08 | 1993-06-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06350025A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08279593A (ja) * | 1995-04-04 | 1996-10-22 | Nec Corp | 高密度実装を可能にした半導体装置 |
| KR20010058586A (ko) * | 1999-12-30 | 2001-07-06 | 마이클 디. 오브라이언 | 반도체패키지 및 이를 이용한 실장방법 |
| US7112468B2 (en) | 1998-09-25 | 2006-09-26 | Stmicroelectronics, Inc. | Stacked multi-component integrated circuit microprocessor |
-
1993
- 1993-06-08 JP JP5137371A patent/JPH06350025A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08279593A (ja) * | 1995-04-04 | 1996-10-22 | Nec Corp | 高密度実装を可能にした半導体装置 |
| US7112468B2 (en) | 1998-09-25 | 2006-09-26 | Stmicroelectronics, Inc. | Stacked multi-component integrated circuit microprocessor |
| KR20010058586A (ko) * | 1999-12-30 | 2001-07-06 | 마이클 디. 오브라이언 | 반도체패키지 및 이를 이용한 실장방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7288837B2 (en) | Semiconductor device and its writing method | |
| US6501157B1 (en) | Substrate for accepting wire bonded or flip-chip components | |
| US6034437A (en) | Semiconductor device having a matrix of bonding pads | |
| JP2001156251A (ja) | 半導体装置 | |
| JP3138539B2 (ja) | 半導体装置及びｃｏｂ基板 | |
| JPH11168150A (ja) | 半導体集積回路装置 | |
| JPS5915183B2 (ja) | マトリツクス配線基板 | |
| JPH0481332B2 (ja) | ||
| JPH06350025A (ja) | 半導体装置 | |
| JPH11220091A (ja) | 半導体装置 | |
| JP2708696B2 (ja) | 半導体素子実装コネクタ | |
| JPS59175150A (ja) | 電子部品の取付構造 | |
| JP2001118954A (ja) | 半導体装置 | |
| JPH09330952A (ja) | プリント回路基板および半導体チップの積層方法 | |
| JPH0735389Y2 (ja) | 半導体装置 | |
| JPH05152703A (ja) | 混成集積回路装置 | |
| JP2004031432A (ja) | 半導体装置 | |
| JPH04102366A (ja) | ２チップ回路の実装構造 | |
| JPH0778938A (ja) | 複合半導体装置及びその製造方法 | |
| JPH0458189B2 (ja) | ||
| JPH04242939A (ja) | 半導体装置の実装構造およびその製造方法 | |
| JPH04267361A (ja) | リードレスチップキャリア | |
| JP3113669B2 (ja) | 液晶表示装置 | |
| US6433415B2 (en) | Assembly of plurality of semiconductor devices | |
| JPH0590335A (ja) | 半導体装置 |