KR930009035A - 접착리드를 이용한 반도체 패키지 구조 및 그 제조방법 - Google Patents

접착리드를 이용한 반도체 패키지 구조 및 그 제조방법 Download PDF

Info

Publication number
KR930009035A
KR930009035A KR1019910018124A KR910018124A KR930009035A KR 930009035 A KR930009035 A KR 930009035A KR 1019910018124 A KR1019910018124 A KR 1019910018124A KR 910018124 A KR910018124 A KR 910018124A KR 930009035 A KR930009035 A KR 930009035A
Authority
KR
South Korea
Prior art keywords
lead
adhesive
semiconductor chip
package
semiconductor
Prior art date
Application number
KR1019910018124A
Other languages
English (en)
Other versions
KR940006580B1 (ko
Inventor
차기본
Original Assignee
문정환
금성일렉트론 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 금성일렉트론 주식회사 filed Critical 문정환
Priority to KR1019910018124A priority Critical patent/KR940006580B1/ko
Publication of KR930009035A publication Critical patent/KR930009035A/ko
Application granted granted Critical
Publication of KR940006580B1 publication Critical patent/KR940006580B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/02Containers; Seals
    • H01L23/04Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Abstract

본 발명은 접착리드를 이용한 반도체 패키지 및 그 제조방법에 관한 것으로, 반도체 패키지에 있어서 반도체칩과 그 반도체칩이 안착되는 안착부가 구비되며, 반도체칩과의 접속을 위한 내부리드 및 기판실장용 외부리드를 가지는 접착리드와, 상기 반도체칩의 본드패드와 접착리드의 내부리드를 전기적으로 접속 연결하는 금속와이어와, 상기 반도체칩을 보호하는 에폭시몰딩컴파운드와, 반도체칩을 접착리드의 안착부에 부착하기 위한 접착제를 구비하여 제작하며 실장지 패키지의 저면으로 노출된 접착리드의 외부리드를 이용하여 인쇄회로기판에 직접 솔더링할 수 있도록 구성함을 특징으로 하는 접착리드를 이용한 반도체 패키지 및 그 제조방법에 관한 것이다.
이와같이 구성된 본 발명은 실장면적을 줄일 수 있고 내습성 및 전기적 특성이 향상되며 패키지 제조원가를 감소시킬 수 있는 등의 여러 효과가 있다.

Description

접착리드를 이용한 반도체 패키지 구조 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명에 의한 접착리드를 이용한 반도체 패키지의 구성을 보이는 단면도,
제5도는 본 발명에 의한 접착리드에 반도체칩이 와이어본딩된 상태를 도시한 평면도.

Claims (3)

  1. 반도체 패키지에 있어서, 반도체칩(11)과 그 반도체칩(11)이 안착되는 안착부(12a)가 구비되며, 반도체칩(11)과의 접속을 위한 내부리드(12b) 및 기판실장용 외부리드(12c)를 가지는 접착리드(12)와, 상기 반도체칩(11)의 본드패드(11a)와 접착리드(12)의 내부리드(12b)를 전기적으로 접속 연결하는 금속와이어(13)와, 상기 반도체칩(11)을 보호하는 에폭시몰딩컴파운드(14)와, 반도체칩(11)을 접착리드(12)의 안착부(12a)에 부착하기 위한 접착제(17)을 구비하여, 실장지 패키지의 저면으로 노출된 접착리드(12)의 외부리드(12c)를 이용하여 인쇄회로기판에 직접 솔더링할 수 있도록 구성함을 특징으로 하는 접착리드를 이용한 반도체 패키지구조.
  2. 제1항에 있어서, 상기 접착제(17)는 폴리이미드계 접착제 또는 절연성 페이스트인 것을 특징으로 하는 접착리들를 이용한 반도체 패키지구조.
  3. 반도체 패키지 제조방법에 있어서, 폴리이미드계 접착테이프(18)에 복수개의 접착리드(12)를 공급하여 부착하는 공정과, 그 접착리드(12)의 안착부(12a)에 반도체칩(11)을 부착하는 다이어태치공정과, 금속와이어(13)를 이용하여 반도체칩(11)의 본드패드(11a)와 접착리드(12)의 내부리드(12b)를 전기적으로 접속연결하는 와이어본딩공정과, 에폭시몰딩컴파운드(14)로 밀폐시키는 몰딩공정과, 폴리이미드계 접착테이프(18)를 제거하여 디플래쉬하는 공정을 포함하여 상기 접착리드(12)의 외부리드(12c)가 패키지의 외부로 노출되도록 제작함을 특징으로 하는 접착리드를 이용한 반도체 패키지 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019910018124A 1991-10-15 1991-10-15 접착리드를 이용한 반도체 패키지 구조 및 그 제조방법 KR940006580B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019910018124A KR940006580B1 (ko) 1991-10-15 1991-10-15 접착리드를 이용한 반도체 패키지 구조 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019910018124A KR940006580B1 (ko) 1991-10-15 1991-10-15 접착리드를 이용한 반도체 패키지 구조 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR930009035A true KR930009035A (ko) 1993-05-22
KR940006580B1 KR940006580B1 (ko) 1994-07-22

Family

ID=19321272

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019910018124A KR940006580B1 (ko) 1991-10-15 1991-10-15 접착리드를 이용한 반도체 패키지 구조 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR940006580B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6525237B1 (en) 1999-02-19 2003-02-25 Her Majesty The Queen As Represented By The Minister Of National Defence Of Her Majesty's Canadian Government Broad spectrum decontamination formulation and method of use

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1126678A (ja) * 1997-06-30 1999-01-29 Oki Electric Ind Co Ltd 電子部品のリード構造

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6525237B1 (en) 1999-02-19 2003-02-25 Her Majesty The Queen As Represented By The Minister Of National Defence Of Her Majesty's Canadian Government Broad spectrum decontamination formulation and method of use

Also Published As

Publication number Publication date
KR940006580B1 (ko) 1994-07-22

Similar Documents

Publication Publication Date Title
US6215175B1 (en) Semiconductor package having metal foil die mounting plate
US6175149B1 (en) Mounting multiple semiconductor dies in a package
US6297547B1 (en) Mounting multiple semiconductor dies in a package
KR940007757Y1 (ko) 반도체 패키지
US20030006055A1 (en) Semiconductor package for fixed surface mounting
KR930020649A (ko) 리이드프레임 및 그것을 사용한 반도체집적회로장치와 그 제조방법
KR960705357A (ko) 반도체 장치
KR970013236A (ko) 금속 회로 기판을 갖는 칩 스케일 패키지
KR950024315A (ko) 반도체용 리드 프레임 및 그 제조방법
JP3209977B2 (ja) 半導体モジュ−ル
KR930009035A (ko) 접착리드를 이용한 반도체 패키지 구조 및 그 제조방법
JPH11297917A (ja) 半導体装置及びその製造方法
JP2737332B2 (ja) 集積回路装置
KR100201379B1 (ko) 솔더블을 이용한 반도체 칩 부착방법 및 구조
KR940010298A (ko) 반도체 패키지 및 그의 제조방법
KR200159861Y1 (ko) 반도체 패키지
KR200248776Y1 (ko) 기판실장형반도체패키지
KR100567045B1 (ko) 반도체 패키지
KR960000462Y1 (ko) 기판 반도체 장치
KR0134816Y1 (ko) 다면 패키지
KR20000045084A (ko) 반도체패키지 및 그 제조방법
JP2912813B2 (ja) 電子部品
JP2629461B2 (ja) 樹脂封止形半導体装置
JPH05291460A (ja) 樹脂封止型半導体フラットパッケージ
US20040217449A1 (en) Electronic component packaging

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100624

Year of fee payment: 17

LAPS Lapse due to unpaid annual fee