JP4215495B2 - 配線構造およびその製造方法ならびに配線構造を備えた半導体装置と配線基板 - Google Patents

配線構造およびその製造方法ならびに配線構造を備えた半導体装置と配線基板 Download PDF

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Description

【０００１】
【発明の属する技術分野】
この発明は、配線構造およびその製造方法ならびに配線構造を備えた半導体装置と配線基板に関し、より特定的には、信号を伝送するための伝送線路としての配線構造およびその製造方法ならびに配線構造を備えた半導体装置と配線基板に関する。
【０００２】
【従来の技術】
近年、半導体装置の微細化および高速化に伴って、信号の周波数がギガヘルツ（ＧＨｚ）帯に近くなってきている。そして、一部の半導体装置では、既に１ＧＨｚを超えている。周波数がＧＨｚ帯になると、半導体装置の設計に従来用いられてきた集中定数回路として信号配線を取り扱う手法が困難になるため、分布定数回路として信号配線を取り扱う必要がある。ここで、集中定数回路とは、インダクタンスや抵抗などが回路のいくつかの限られた場所にまとまった大きさで存在するものとして取り扱う回路をいう。また、分布定数回路とは、線路の単位長ごとの抵抗やインダクタンスなどが線路全体にわたって一様に分布しているものとして取り扱う回路をいう。この分布定数回路では、信号を伝送する経路は、伝送線路と呼ばれる。この伝送線路は、電磁波を伝送する線路となる。
【０００３】
従来では、半導体装置のチップ内の配線は、配線長が短いため、集中定数回路として取り扱われている。このため、半導体装置のチップ内では、伝送線路構造は用いられていない。また、半導体装置を実装する配線基板では、配線長が長いため、既に伝送線路が採用されている場合が多い（たとえば、特許文献１参照）。
【０００４】
図１２〜図１５は、従来の伝送線路構造の例を示した断面図である。図１２には、絶縁膜１０３内に埋め込まれた信号線１０２と、絶縁膜１０３の下面上および上面上にそれぞれ形成されたシールド線（接地線）１０１および１０４とを含むストリップライン構造が示されている。また、図１３には、絶縁膜１１３の一方の面上に形成されたシールド線（接地線）１１１と、絶縁膜１１３の他方の面上に形成された信号線１１２とを含むマイクロストリップライン構造が示されている。また、図１４には、絶縁膜１２３の一方および他方の面に、それぞれ、互いの同じ幅と同じ厚みとを有する信号線１２１とシールド線（接地線）１２２とが形成されたスタックドペアライン構造が示されている。
【０００５】
また、図１５には、信号線１３１と、信号線１３１を絶縁物１３３を介して取り囲むように形成されたシールド線（接地線）１３２とを備えた同軸ケーブルが示されている。
【０００６】
上記のように、従来の半導体装置を実装するための配線基板では、図１２〜図１５に示すような伝送線路が採用されている。
【０００７】
【特許文献１】
特開２００２−１５８２２７号公報
【発明が解決しようとする課題】
ところで、半導体装置のチップ内の配線も、信号周波数がＧＨｚ帯になると、伝送線路として取り扱う必要がある。この場合、たとえば、図１２に示したストリップライン構造を有する伝送線路構造を従来の半導体装置の製造工程を用いて形成しようとすると、シールド線１０１および１０４の形成と、信号線１０２の形成とで、合計３回、リソグラフィ工程、エッチング工程およびレジスト除去工程を含むパターニング工程を行う必要がある。このため、製造プロセスが複雑化するとともに、製造コストが上昇してしまうという問題点があった。また、図１３および図１４に示した構造を、半導体装置のチップ内の配線として形成する場合にも、信号線およびシールド線の形成時に、２回のパターニング工程（リソグラフィ工程、エッチング工程およびレジスト除去工程）が必要であるため、この場合も、製造プロセスが複雑化するとともに、製造コストが上昇してしまうという不都合があった。
【０００８】
また、上記した半導体装置を実装するための配線基板において採用される図１２〜図１４に示した伝送線路構造では、シールド線によるシールド効果が不十分であるため、信号周波数の増大に伴って、信号の伝送が外部からの影響を受けやすくなる。このため、一方の信号系統の信号に他方の信号系統の信号が漏れてくるいわゆるクロストークを十分に抑制するのが困難であるという問題点もあった。
【０００９】
この発明は上記のような課題を解決するためになされたものであり、この発明の１つの目的は、製造プロセスを簡略化することが可能な伝送線路構造を含む配線構造およびその製造方法ならびに配線構造を備えた半導体装置と配線基板を提供することである。
【００１０】
この発明のもう１つの目的は、上記の配線構造およびその製造方法ならびに配線構造を備えた半導体装置と配線基板において、高いシールド効果を有する信頼性の高い伝送線路を得ることである。
【００１１】
【課題を解決するための手段および発明の効果】
この発明の第１の局面による配線構造は、基板上の第１絶縁膜に形成された第１の溝と、第１の溝の内面の少なくとも一部に沿って第１の溝の延びる方向に形成された第１配線と、第１配線とともに信号を伝送するための伝送線路を構成し、第２絶縁膜を介して第１配線と対向するように形成された第２配線と、基板上の第１絶縁膜に形成され、第１の溝と所定の間隔を隔てて形成された第２の溝と、第２の溝を充填するように形成された第３配線とを備え、第１配線、第２絶縁膜および第２配線は、第１の溝内に埋め込まれている。
【００１２】
この第１の局面による配線構造では、上記のように、第２絶縁膜を介して形成された第１配線および第２配線を、第１絶縁膜の第１の溝内に埋め込むように形成することによって、単一の第１絶縁膜内に埋め込まれた伝送線路構造を形成することができる。このような伝送線路構造では、リソグラフィ工程、エッチング工程およびレジスト除去工程は、第１の溝を形成する際の１回のみでよいので、その分、製造プロセスを簡略化することができるとともに、製造コストを低減することができる。また、第１の溝と所定の間隔を隔てて形成された第２の溝を充填するように第３配線を設けることによって、第１配線および第２配線を伝送線路として使用しながら、第３配線を通常配線として使用することができる。
【００１３】
上記第１の局面による配線構造において、好ましくは、第１配線は、第１の溝の内面に沿って第１の溝の実質的に内面全域を覆うように形成されており、第２絶縁膜を介して第１配線に対向するように形成された第２配線は、第１の配線との対向面が、第１配線によって取り囲まれるように形成されている。このように構成すれば、第２配線を信号線として使用した場合に、第１配線によるシールド効果の高い構造を得ることができる。これにより、第２配線による信号の伝送が外部からの影響を受けにくくなるので、ギガヘルツ帯を超える高周波信号についても、クロストークを抑制しながら伝送することができる。その結果、信頼性の高い伝送線路として使用することができる。
【００１４】
この場合、好ましくは、第１配線は、シールド線を含み、第２配線は、信号線を含む。このように構成すれば、信号線としての第２配線を取り囲むシールド線としての第１配線により、信号線としての第２配線をシールドする効果を高めることができる。
【００１５】
また、第２配線が第１配線により取り囲まれた上記の配線構造において、第１の溝の底部のコーナ部は、丸形形状を有していてもよい。このように構成すれば、第１配線および第２配線を角部が存在しない形状に形成することができる。これにより、電界集中を抑制することができるので、第１配線と第２配線との間のリーク電流や絶縁破壊を抑制することができる。その結果、より良好な伝送線路特性を実現することができる。
【００１６】
また、上記第１の局面による配線構造において、好ましくは、第３配線と第１配線とは、同一プロセスで形成された層からなる。このように構成すれば、第３配線と第１配線とを同時に形成することができるので、製造プロセスをより簡略化することができる。これにより、製造コストをさらに低減することができる。
【００１７】
この発明の第２の局面による配線構造は、基板上の第１絶縁膜に形成され、上部に行くにしたがって溝幅が広くなるような台形形状を有する第１の溝と、第１の溝の内面の少なくとも一部に沿って第１の溝の延びる方向に形成された第１配線と、第１配線とともに信号を伝送するための伝送線路を構成し、第２絶縁膜を介して第１配線と対向するように形成された第２配線とを備え、第１配線、第２絶縁膜および第２配線は、第１の溝内に埋め込まれている。
【００１８】
この第２の局面による配線構造では、上記のように、第２絶縁膜を介して形成された第１配線および第２配線を、第１絶縁膜の第１の溝内に埋め込むように形成することによって、単一の第１絶縁膜内に埋め込まれた伝送線路構造を形成することができる。このような伝送線路構造では、リソグラフィ工程、エッチング工程およびレジスト除去工程は、第１の溝を形成する際の１回のみでよいので、その分、製造プロセスを簡略化することができるとともに、製造コストを低減することができる。また、第１の溝を上部に行くにしたがって溝幅が広くなるような台形形状を有するように形成することによって、第１の溝の底部のコーナ部が鈍角になるので、第１の溝が矩形形状である場合に比べて、電界集中を緩和することができる。これにより、第１配線と第２配線との間のリーク電流や絶縁破壊を抑制することができるので、より良好な伝送線路特性を実現することができる。
【００１９】
この発明の第３の局面による配線構造は、基板上の第１絶縁膜に形成され、底部のコーナ部が丸形形状を有する第１の溝と、第１の溝の内面の少なくとも一部に沿って第１の溝の延びる方向に形成された第１配線と、第１配線とともに信号を伝送するための伝送線路を構成し、第２絶縁膜を介して第１配線と対向するように形成された第２配線とを備え、第１配線、第２絶縁膜および第２配線は、第１の溝内に埋め込まれている。
【００２０】
この第３の局面による配線構造では、上記のように、第２絶縁膜を介して形成された第１配線および第２配線を、第１絶縁膜の第１の溝内に埋め込むように形成することによって、単一の第１絶縁膜内に埋め込まれた伝送線路構造を形成することができる。このような伝送線路構造では、リソグラフィ工程、エッチング工程およびレジスト除去工程は、第１の溝を形成する際の１回のみでよいので、その分、製造プロセスを簡略化することができるとともに、製造コストを低減することができる。また、第１の溝を底部のコーナ部が丸形形状を有するように形成することによって、第１配線および第２配線を角部が存在しない形状に形成することができる。これにより、電界集中を抑制することができるので、第１配線と第２配線との間のリーク電流や絶縁破壊を抑制することができる。その結果、より良好な伝送線路特性を実現することができる。
【００２１】
この発明の第４の局面による配線構造は、基板上の第１絶縁膜に形成され、上部に行くにしたがって溝幅が広くなるような円弧形状を有する第１の溝と、第１の溝の内面の少なくとも一部に沿って第１の溝の延びる方向に形成された第１配線と、第１配線とともに信号を伝送するための伝送線路を構成し、第２絶縁膜を介して第１配線と対向するように形成された第２配線とを備え、第１配線、第２絶縁膜および第２配線は、第１の溝内に埋め込まれている。
【００２２】
この第４の局面による配線構造では、上記のように、第２絶縁膜を介して形成された第１配線および第２配線を、第１絶縁膜の第１の溝内に埋め込むように形成することによって、単一の第１絶縁膜内に埋め込まれた伝送線路構造を形成することができる。このような伝送線路構造では、リソグラフィ工程、エッチング工程およびレジスト除去工程は、第１の溝を形成する際の１回のみでよいので、その分、製造プロセスを簡略化することができるとともに、製造コストを低減することができる。また、第１の溝を上部に行くにしたがって溝幅が広くなるような円弧形状を有するように形成することによって、第１の溝の内面が全体的に丸形形状になるので、第１配線および第２配線を角部が存在しない形状に形成することができる。これにより、電界集中を抑制することができるので、第１配線と第２配線との間のリーク電流や絶縁破壊を抑制することができる。その結果、より良好な伝送線路特性を実現することができる。
【００２３】
この発明の第５の局面による配線構造は、基板上の第１絶縁膜に形成された第１の溝と、第１の溝の底面の少なくとも一部に沿って第１の溝の延びる方向に、ほぼ全域に渡って実質的に平坦な上面を有するように形成された第１配線と、第１配線とともに信号を伝送するための伝送線路を構成し、第２絶縁膜を介して第１配線と対向するように形成された第２配線とを備え、第１配線、第２絶縁膜および第２配線は、第１の溝内に埋め込まれている。
【００２４】
この第５の局面による配線構造では、上記のように、第２絶縁膜を介して形成された第１配線および第２配線を、第１絶縁膜の第１の溝内に埋め込むように形成することによって、単一の第１絶縁膜内に埋め込まれた伝送線路構造を形成することができる。このような伝送線路構造では、リソグラフィ工程、エッチング工程およびレジスト除去工程は、第１の溝を形成する際の１回のみでよいので、その分、製造プロセスを簡略化することができるとともに、製造コストを低減することができる。また、第１の溝の底面上に第１配線をほぼ全域に渡って実質的に平坦な上面を有するように形成するとともに、第１の溝内に第２絶縁膜を介して第１配線と対向するように第２配線を形成することによって、マイクロストリップライン構造が第１の溝に埋め込まれた構造を得ることができる。
【００２５】
上記第１〜第５の局面のいずれかの配線構造が半導体基板上に形成された半導体装置であってもよい。このように構成すれば、単一の第１絶縁膜内に埋め込まれた伝送線路構造を形成することができるので、半導体基板上の他の層に影響を及ぼすことなく、容易に、伝送線路構造を形成することができる。これにより、半導体装置内の配線を、容易に、高周波信号の伝送に耐えることが可能な伝送線路として使用することができるとともに、自由度の高い配線設計が可能になる。また、上記の配線構造にすることによって、従来の半導体装置の配線の形成プロセスを用いて、容易に、単一の第１絶縁膜内に埋め込まれた伝送線路構造を形成することができる。このような伝送線路構造では、リソグラフィ工程、エッチング工程およびレジスト除去工程は、第１の溝を形成する際の１回のみでよいので、その分、半導体装置の製造プロセスを簡略化することができるとともに、半導体装置の製造コストを低減することができる。また、第１の溝と所定の間隔を隔てて形成された第２の溝を充填するように第３配線を設けることによって、第１配線および第２配線を伝送線路として使用しながら、第３配線を半導体装置内の通常配線として使用することができる。
【００２６】
上記第１〜第５の局面のいずれかの配線構造を含む配線基板であってもよい。このように構成すれば、単一の第１絶縁膜内に埋め込まれた伝送線路構造および通常配線を配線基板に形成することができる。
【００２７】
この発明の第６の局面による配線構造の形成方法は、基板上に形成された第１絶縁膜の表面に、第１の溝を形成する工程と、第１の溝の内部および第１絶縁膜上に、第１配線となる第１導電膜を形成する工程と、第１導電膜上に、第２絶縁膜を形成する工程と、第２絶縁膜上に、第２配線となる第２導電膜を形成する工程と、第１導電膜、第２絶縁膜および第２導電膜のうちの第１の溝の内部以外に形成された部分を除去することによって、それぞれ、第１配線、第２絶縁膜および第２配線を形成する工程と、基板上の第１絶縁膜に、第１の溝と所定の間隔を隔てて第２の溝を形成する工程と、第２の溝を充填するように第３配線を形成する工程とを備える。
【００２８】
この第６の局面による配線構造の形成方法では、上記のように、第１の溝の内部および第１絶縁膜上に第１導電膜、第２絶縁膜および第２導電膜を形成した後、これらの膜のうちの第１の溝の内部以外に形成された部分を除去することにより、それぞれ、第１配線、第２絶縁膜および第２配線を形成することによって、簡単な形成プロセスにより、単一の第１絶縁膜内に埋め込まれた伝送線路構造を形成することができる。また、この配線構造の形成方法では、リソグラフィ工程、エッチング工程およびレジスト除去工程は、第１の溝を形成する際の１回のみでよいので、その分、製造プロセスを簡略化することができるとともに、製造コストを低減することができる。また、基板上の第１絶縁膜に、第１の溝と所定の間隔を隔てて第２の溝を形成した後、第２の溝を充填するように第３配線を形成することによって、第１配線および第２配線を伝送線路として使用しながら、第３配線を通常配線として使用することができる。
【００２９】
上記第６の局面による配線構造の形成方法において、好ましくは、第１配線、第２絶縁膜および第２配線を形成する工程は、第２導電膜が第１の溝の表面の中心部に所定の膜厚および線幅を有して残留するとともに、第１の溝の内部において、第１導電膜が第２絶縁膜を介して第２導電膜を所定の電気特性をもって取り囲むように、第１の溝の幅および深さと、第１導電膜、第２絶縁膜および第２導電膜の膜厚および材質とを決定する工程を含む。このように構成すれば、所望の電気特性（特性インピーダンスなど）を有する伝送線路を有する配線構造を容易に形成することができる。
【００３０】
上記第６の局面による配線構造の形成方法において、好ましくは、第１導電膜および第２導電膜の少なくとも一方の形成を電解めっき法および無電解めっき法のいずれかによって行う。このように構成すれば、第１導電膜および第２導電膜の少なくとも一方を形成する際に、所望の形状および膜厚で形成することができる。
【００３１】
上記第６の局面による配線構造の形成方法において、好ましくは、第１配線、第２絶縁膜および第２配線を形成する工程は、化学機械研磨（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）を用いて、第１導電膜、第２絶縁膜および第２導電膜のうちの第１の溝の内部以外に形成された部分を除去することによって、第１配線、第２絶縁膜および第２配線を形成する工程を含む。このように構成すれば、第１導電膜、第２絶縁膜および第２導電膜のうちの第１の溝の内部以外に形成された部分を除去する際に、配線構造の上面を良好に平坦化することができる。その結果、良好な平坦性を有する配線構造を容易に形成することができる。また、１回のリソグラフィ工程、エッチング工程およびレジスト除去工程と、１回のＣＭＰ工程とによって、配線構造を形成することができるので、リソグラフィ工程、エッチング工程およびレジスト除去工程が２回以上必要な従来の製造プロセスに比べて、製造プロセスを簡略化することができるとともに、製造コストを低減することができる。
【００３２】
上記第６の局面による配線構造の形成方法において、好ましくは、第３配線を形成する工程は、第１配線を構成する第１導電膜を第２の溝内に充填することにより第３配線を形成する工程を含む。このように構成すれば、第３配線と第１配線とを同時に形成することができるので、製造プロセスをより簡略化することができる。これにより、製造コストをより低減することができる。
【００３３】
【発明の実施の形態】
以下、本発明を具体化した実施形態を図面に基づいて説明する。
【００３４】
（第１実施形態）
図１は、本発明の第１実施形態による配線構造を含む半導体装置を示した斜視図である。図１を参照して、まず、第１実施形態による配線構造を含む半導体装置の構造について説明する。
【００３５】
この第１実施形態による半導体装置では、図１に示すように、半導体基板１０上に、ＳｉＯ2膜からなる下地層１１が形成されている。下地層１１上には、約２μｍ〜約２０μｍの膜厚を有する絶縁膜１２が形成されている。この絶縁膜１２は、本発明の「第１絶縁膜」の一例である。
【００３６】
ここで、第１実施形態では、絶縁膜１２の表面に、所定の間隔を隔てて、矩形状の溝１３ａおよび溝１３ｂが形成されている。溝１３ａは、約１μｍ〜約１０μｍの幅と、約１μｍ〜約１０μｍの深さとを有する。溝１３ｂは、溝１３ａよりも小さい幅と、溝１３ａと同じ深さとを有する。溝１３ａ内には、銅からなる外側配線１４、ＳｉＯ2膜からなる絶縁膜１５、および、銅からなる内側配線１６が埋め込まれている。具体的には、外側配線１４は、矩形状の溝１３ａの底面および側面に沿って凹状に形成されている。また、絶縁膜１５は、外側配線１４の内面に沿って凹状に形成されている。さらに、内側配線１６は、絶縁膜１５の凹状部を充填するように形成されている。
【００３７】
なお、溝１３ａは、本発明の「第１の溝」の一例であり、溝１３ｂは、本発明の「第２の溝」の一例である。外側配線１４は、本発明の「第１配線」の一例であり、絶縁膜１５は、本発明の「第２絶縁膜」の一例である。また、内側配線１６は、本発明の「第２配線」の一例である。
【００３８】
また、外側配線１４は、内側配線１６の底面および両側面を取り囲むように形成されている。外側配線１４は、シールド線として機能し、内側配線１６は、信号線として機能する。外側配線１４と内側配線１６とによって、伝送線路となる配線対１７が構成されている。
【００３９】
また、溝１３ｂ内には、溝１３ａ内に埋め込まれた外側配線１４と同じ導電層から形成された単一配線１８が充填されている。この単一配線１８は、伝送線路ではなく通常の配線層として機能する。なお、単一配線１８は、本発明の「第３配線」の一例である。
【００４０】
第１実施形態による半導体装置では、上記のように、絶縁膜１５を介して形成された外側配線１４および内側配線１６を、絶縁膜１２内の溝１３ａに埋め込むように形成することによって、単一の絶縁膜１２内に埋め込まれた伝送線路構造を形成することができる。このような伝送線路構造では、後述する製造プロセスにおいて、溝１３ａを形成する際の１回のリソグラフィ工程、エッチング工程およびレジスト除去工程と、１回のＣＭＰ工程とによって、配線構造を形成することができるので、リソグラフィ工程、エッチング工程およびレジスト除去工程が２回以上必要な従来の製造プロセスに比べて、製造プロセスを簡略化することができるとともに、製造コストを低減することができる。
【００４１】
また、第１実施形態では、外側配線１４を、内側配線１６の底面のみならず両側面を取り囲むように形成することによって、信号線としての内側配線１６をシールドする効果を高めることができる。つまり、第１実施形態では、同軸ケーブルの下半分の構造に似た構造を得ることができる。これにより、内側配線１６による信号の伝送が外部からの影響を受けにくくなるので、ギガヘルツ帯を超える高周波信号についても、クロストークを抑制しながら伝送することができる。その結果、信頼性の高い伝送線路として使用することができる。
【００４２】
また、第１実施形態では、単一の絶縁膜１２内に埋め込まれた伝送線路構造を形成することができるので、半導体基板１０上の他の層に影響を及ぼすことなく、容易に、伝送線路構造を形成することができる。その結果、半導体装置内の配線を容易に高周波信号の伝達に耐えることが可能な伝送経路として使用することができるとともに、自由度の高い配線設計が可能になる。
【００４３】
また、第１実施形態では、溝１３ａ内に形成される外側配線１４と溝１３ｂ内に形成される単一配線１８とを同一の導電層から形成することによって、後述する製造プロセスにおいて、外側配線１４と単一配線１８とを同時に形成することができるので、製造プロセスをより簡略化することができる。これにより、製造コストをより低減することができる。
【００４４】
図２〜図６は、図１に示した第１実施形態による配線構造を含む半導体装置の製造プロセスを説明するための断面図である。次に、図２〜図６を参照して、図１に示した第１実施形態による配線構造を含む半導体装置の製造プロセスについて説明する。
【００４５】
まず、図２に示すように、半導体基板１０上に、下地層１１を形成する。下地層１１上に、絶縁膜１２を約２μｍ〜約２０μｍの膜厚で形成する。その後、通常のリソグラフィ技術およびドライエッチング技術を用いて、絶縁膜１２の表面に、溝１３ａおよび溝１３ｂを形成する。溝１３ａの開口幅Ｗは、約１μｍ〜約１０μｍであり、溝１３ａの深さＤは、約１μｍ〜約１０μｍである。この場合、溝１３ａの深さＤの値は、絶縁膜１２の膜厚を超えないようにする。なお、溝１３ｂは、溝１３ａと同じ深さで、かつ、溝１３ａの開口幅よりも小さい開口幅を有するように形成する。
【００４６】
次に、図３に示すように、電解めっき法または無電解めっき法を用いて、絶縁膜１２の溝１３ａおよび１３ｂ内と、絶縁膜１２の上面上とに、銅からなる外側配線膜１４ａを形成する。この外側配線膜１４ａの膜厚は、溝１３ａおよび１３ｂの深さＤの値を超えないようにする。また、開口幅の小さい溝１３ｂが、外側配線膜１４ａにより完全に充填されるような膜厚に外側配線膜１４ａを設定する。なお、外側配線膜１４ａは、本発明の「第１導電膜」の一例である。
【００４７】
次に、図４に示すように、外側配線膜１４ａの上面上に、ＳｉＯ2膜からなる絶縁膜１５ａを形成する。この絶縁膜１５ａの厚みは、絶縁膜１５ａにより溝１３ａ内が完全に充填されないような厚みに設定する。
【００４８】
次に、図５に示すように、電解めっき法または無電解めっき法を用いて絶縁膜１５ａの上面上に、銅からなる内側配線膜１６ａを形成する。これにより、溝１３ａ内には、外側配線膜１４ａ、絶縁膜１５ａおよび内側配線膜１６ａが充填された状態になる。なお、内側配線膜１５ａは、本発明の「第２導電膜」の一例である。
【００４９】
この後、外側配線１４ａ、絶縁膜１５ａおよび内側配線膜１６ａのうちの溝１３ａの内部以外に形成された部分を、ＣＭＰ法を用いて研磨することにより除去する。これにより、図６に示されるような、平坦化された上面を有する外側配線１４、絶縁膜１５および内側配線１６の３層が溝１３ａ内に埋め込まれた構造が得られる。また、溝１３ｂ内には、外側配線膜１４ａ（図５参照）からなる単一配線１８が充填された構造が得られる。
【００５０】
ここで、第１実施形態の製造プロセスでは、溝１３ａの開口幅Ｗおよび深さＤと、溝１３ａ内に堆積される外側配線膜１４ａ、絶縁膜１５ａおよび内側配線膜１６ａの膜厚および材質とを適宜調整することによって、配線対１７の電気特性（たとえば、特性インピーダンスなど）を容易にかつ高精度に設定することができる。
【００５１】
また、第１実施形態の製造プロセスでは、上記のように、電解めっき法または無電解めっき法を用いて外側配線膜１４ａおよび内側配線膜１６ａを形成することによって、外側配線膜１４ａおよび内側配線膜１６ａを所望の形状および膜厚で形成することができる。
【００５２】
また、第１実施形態の製造プロセスでは、外側配線膜１４ａ、絶縁膜１５ａおよび内側配線膜１６ａをＣＭＰ法により研磨することにより平坦化することによって、絶縁膜１２の平坦化を良好に行うことができる。その結果、容易に、良好な平坦性を有する配線構造を得ることができる。
【００５３】
図７は、図１に示した第１実施形態の第１変形例による配線構造を含む半導体装置を示した断面図である。図８は、図１に示した第１実施形態の第２変形例による配線構造を含む半導体装置を示した断面図である。図９は、図１に示した第１実施形態の第３変形例による配線構造を含む半導体装置を示した断面図である。図１０は、図１に示した第１実施形態の第４変形例による配線構造を含む半導体装置を示した断面図である。次に、図７〜図１０を参照して、第１実施形態による配線構造を含む半導体装置の第１変形例〜第４変形例について説明する。
【００５４】
まず、図７を参照して、この第１実施形態の第１変形例では、下地層１１上に形成された絶縁膜２２の表面に、上部に行くにしたがって溝幅が広くなるような台形形状を有する溝２３ａと、第１実施形態と同様の矩形状の溝１３ｂとが形成されている。この第１実施形態の第１変形例では、台形状の溝２３ａの内面に沿って、外側配線２４が凹状に形成されている。外側配線２４の内面に沿って絶縁膜２５が凹状に形成されている。絶縁膜２５の凹形状部を充填するように、内側配線２６が形成されている。この内側配線２６は、上部に行くにしたがって幅が広くなるような台形状の断面形状を有する。なお、台形状の溝２３ａは、ドライエッチングを用いて容易に形成することができる。
【００５５】
なお、絶縁膜２２は、本発明の「第１絶縁膜」の一例であり、溝２３ａは、本発明の「第１の溝」の一例である。また、外側配線２４は、本発明の「第１配線」の一例であり、絶縁膜２５は、本発明の「第２絶縁膜」の一例である。また、内側配線２６は、本発明の「第２配線」の一例である。また、外側配線２４と内側配線２６とによって、伝送線路となる配線対２７が構成されている。内側配線２６は、信号線として機能するとともに、外側配線２４は、シールド線として機能する。このように溝２３ａを台形状に形成することによって、溝２３ａの底部のコーナ部が鈍角になるので、溝が矩形形状である場合に比べて、電界集中を緩和することができる。なお、この第１実施形態の第１変形例のその他の効果は、上記した第１実施形態と同様である。
【００５６】
次に、図８を参照して、この第１実施形態の第２変形例では、下地層１１上に形成された絶縁膜３２の表面に、円弧状（半円形状）の溝３３ａと、第１実施形態と同様の矩形状の溝１３ｂとが形成されている。そして、半円形状の溝３３ａの内面に沿って外側配線３４が凹状に形成されている。また、外側配線３４の内面に沿って絶縁膜３５が凹状に形成されている。また、絶縁膜３５の凹形状部を充填するように、半円形状の内側配線３６が形成されている。外側配線３４と内側配線３６とによって配線対３７が構成されている。内側配線３６は、信号線として機能し、外側配線３４は、シールド線として機能する。
【００５７】
なお、絶縁膜３２は、本発明の「第１絶縁膜」の一例であり、溝３３ａは、本発明の「第１の溝」の一例である。また、外側配線３４は、本発明の「第１配線」の一例であり、絶縁膜３５は、本発明の「第２絶縁膜」の一例である。また、内側配線３６は、本発明の「第２配線」の一例である。
【００５８】
この第１実施形態の第２変形例では、上記のように、溝３３ａを半円形状に形成することによって、溝３３ａの内面が全体的に丸形形状になるので、外側配線３４および内側配線３６を角部が存在しない形状に形成することができる。これにより、電界集中を抑制することができる。その結果、外側配線３４と内側配線３６との間のリーク電流や絶縁破壊を抑制することができるので、より良好な伝送線路特性を実現することができる。なお、この第１実施形態の第２変形例のその他の効果は、上記した第１実施形態と同様である。
【００５９】
次に、図９を参照して、この第１実施形態の第３変形例では、下地層１１上に形成された絶縁膜４２の表面に、矩形状の溝４３ａと、第１実施形態と同様の矩形状の溝１３ｂとが形成されている。溝４３ａの底面の全面上には、外側配線４４が平坦な上面を有するように形成されている。外側配線４４上には、絶縁膜４５が凹部４５ａを有するように形成されている。また、絶縁膜４５の凹部４５ａ内を充填するように、内側配線４６が形成されている。外側配線４４と内側配線４６とによって、伝送線路としての配線対４７が構成されている。内側配線４６は、信号線として機能し、外側配線４４は、シールド線として機能する。また、内側配線４６は、外側配線４４よりも小さい幅で形成されている。なお、内側配線４６の幅と外側配線４４の幅とが実質的に同じになるように形成してもよい。
【００６０】
なお、絶縁膜４２は、本発明の「第１絶縁膜」の一例であり、溝４３ａは、本発明の「第１の溝」の一例である。また、外側配線４４は、本発明の「第１配線」の一例であり、絶縁膜４５は、本発明の「第２絶縁膜」の一例である。また、内側配線４６は、本発明の「第２配線」の一例である。
【００６１】
この第１実施形態の第３変形例では、図１３に示したマイクロストリップライン構造を絶縁膜４２の溝４３ａ内に埋め込むように形成することができる。この第１実施形態の第３変形例のその他の効果は、上記した第１実施形態と同様である。
【００６２】
次に、図１０を参照して、この第１実施形態の第４変形例では、図７に示した第１実施形態の第１変形例における溝の底面コーナ部の角部をなくした構造について説明する。すなわち、この第１実施形態の第４変形例では、下地層１１上に形成された絶縁膜５２の表面に、台形状で、かつ、底面コーナ部が丸型形状を有する溝５３ａと、第１実施形態と同様の矩形状の溝１３ｂとが形成されている。そして、溝５３ａの内面に沿って角部が丸められた外側配線２４ａが凹状に形成されている。外側配線２４ａの内面に沿って絶縁膜２５ａが凹状に形成されている。また、絶縁膜２５ａの凹形状部を充填するように、角部が丸められた台形状の内側配線２６ａが形成されている。内側配線２６ａと外側配線２４ａとによって、伝送線路としての配線対２７ａが構成されている。内側配線２６ａは、信号線として機能する。また、外側配線２４ａは、シールド線として機能する。
【００６３】
なお、絶縁膜５２は、本発明の「第１絶縁膜」の一例であり、溝５３ａは、本発明の「第１の溝」の一例である。また、外側配線２４ａは、本発明の「第１配線」の一例であり、絶縁膜２５ａは、本発明の「第２絶縁膜」の一例である。また、内側配線２６ａは、本発明の「第２配線」の一例である。
【００６４】
この第１実施形態の第４変形例では、溝５３ａを、台形状で、かつ、底面コーナ部が丸型形状を有するように形成することによって、外側配線２４ａおよび内側配線２６ａが角部がない形状になるので、電界集中を抑制することができる。これにより、外側配線２４ａと内側配線２６ａとの間のリーク電流や絶縁破壊を抑制することができるので、より良好な伝送線路特性を実現することができる。
【００６５】
なお、図１０に示した第１実施形態の第４変形例による底面のコーナ部が丸められた台形形状の溝５３ａは、ウェットエッチングを用いて容易に形成することができる。
【００６６】
（第２実施形態）
図１１は、本発明の第２実施形態による配線構造を含む配線基板を示した斜視図である。図１１を参照して、この第２実施形態では、上記第１実施形態と異なり、集積回路装置（半導体装置）が実装される配線基板に本発明を適用した場合の例について説明する。
【００６７】
すなわち、この第２実施形態では、配線基板６１上に、絶縁膜６２が形成されている。絶縁膜６２の表面には、矩形状の溝６３ａおよび６３ｂが形成されている。この溝６３ａおよび６３ｂは、それぞれ、図１に示した第１実施形態の溝１３ａおよび１３ｂと同様の寸法および形状を有する。矩形状の溝６３ａの内面に沿って、外側配線６４が凹状に形成されている。外側配線６４の内面に沿って、絶縁膜６５が凹状に形成されている。絶縁膜６５の凹形状部を充填するように、内側配線６６が形成されている。内側配線６６と外側配線６４とによって、伝送線路としての配線対６７が構成されている。内側配線６６は、信号線として機能する。また、外側配線６４は、シールド線として機能する。
【００６８】
なお、絶縁膜６２は、本発明の「第１絶縁膜」の一例であり、溝６３ａは、本発明の「第１の溝」の一例である。また、溝６３ｂは、本発明の「第２の溝」の一例である。また、外側配線６４は、本発明の「第１配線」の一例であり、絶縁膜６５は、本発明の「第２絶縁膜」の一例である。また、内側配線６６は、本発明の「第２配線」の一例である。また、溝６３ｂ内には、外側配線６４と同一の導電層から形成される単一配線６８が埋め込まれている。単一配線６８は、本発明の「第３配線」の一例である。
【００６９】
なお、第２実施形態による配線構造の製造プロセスは、図２〜図６に示した第１実施形態の製造プロセスと同様である。
【００７０】
第２実施形態では、上記のように、配線基板６１上の絶縁膜６２の表面に、溝６３ａを形成するとともに、その溝６３ａ内に、外側配線６４、絶縁膜６５および内側配線６６からなる伝送線路構造を埋め込むことによって、容易に、単一の絶縁膜６２内に埋め込まれた伝送線路構造を配線基板６１に形成することができる。このような伝送線路構造では、溝６３ａを形成する際の１回のリソグラフィ工程、エッチング工程およびレジスト除去工程と、１回のＣＭＰ工程とによって、配線構造を形成することができるので、リソグラフィ工程、エッチング工程およびレジスト除去工程が２回以上必要な従来の製造プロセスに比べて、配線基板６１の製造プロセスを簡略化することができるとともに、配線基板６１の製造コストを低減することができる。
【００７１】
また、第２実施形態においても、上記第１実施形態と同様、溝６３ａの幅および深さと、外側配線６４、絶縁膜６５および内側配線６６の膜厚および材質とを適切に設定することによって、配線基板６１として所望の特性インピーダンスなどの電気特性を得ることができる。
【００７２】
また、第２実施形態では、外側配線６４を、内側配線６６の底面のみならず両側面を取り囲むように形成することによって、信号線としての内側配線６６をシールドする効果を高めることができる。これにより、内側配線６６による信号の伝送が外部からの影響を受けにくくなるので、ギガヘルツ帯を超える高周波信号についても、クロストークを抑制しながら伝送することができる。その結果、信頼性の高い伝送線路を含む配線基板６１を得ることができる。
【００７３】
また、第２実施形態では、溝６３ａ内に形成される外側配線６４と溝６３ｂ内に形成される単一配線６８とを同一の導電層から形成することによって、外側配線６４と単一配線６８とを同時に形成することができるので、製造プロセスを簡略化することができる。これにより、製造コストをより低減することができる。
【００７４】
第２実施形態のその他の効果は、上記した第１実施形態と同様である。
【００７５】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００７６】
たとえば、上記実施形態では、外側配線膜および内側配線膜を、電解めっき法または無電解めっき法を用いて形成する場合について説明したが、本発明はこれに限らず、スパッタ法やＣＶＤ法などを用いて、または、複数の成膜方法を組み合わせて、外側配線膜および内側配線膜を形成するようにしてもよい。
【００７７】
また、図７〜図１０に示した第１実施形態の第１〜第４変形例による半導体装置の伝送線路構造を、図１１に示した第２実施形態による配線基板の伝送線路構造の変形例として用いてもよい。
【００７８】
また、図１０に示した第１実施形態の第４変形例では、図７に示した第１実施形態の第１変形例による台形状の溝の底面コーナ部を丸形形状にしたが、本発明はこれに限らず、図１に示した第１実施形態による矩形状の溝の底面コーナ部を丸形形状にしてもよい。
【００７９】
また、上記実施形態では、内側配線および外側配線を銅によって形成したが、本発明はこれに限らず、タングステン（Ｗ）やチタン（Ｔｉ）などの他の金属または合金あるいは積層膜を用いても良い。
【００８０】
また、上記実施形態では、内側配線と外側配線との間に配置される絶縁膜として、ＳｉＯ2膜を用いたが、本発明はこれに限らず、ＳｉＯ2膜よりも比誘電率の高い他の材料からなる絶縁膜でもよい。たとえば、ＳｉＮ膜も使用可能である。
【図面の簡単な説明】
【図１】本発明の第１実施形態による配線構造を含む半導体装置を示した斜視図である。
【図２】図１に示した第１実施形態による配線構造を含む半導体装置の製造プロセスを説明するための断面図である。
【図３】図１に示した第１実施形態による配線構造を含む半導体装置の製造プロセスを説明するための断面図である。
【図４】図１に示した第１実施形態による配線構造を含む半導体装置の製造プロセスを説明するための断面図である。
【図５】図１に示した第１実施形態による配線構造を含む半導体装置の製造プロセスを説明するための断面図である。
【図６】図１に示した第１実施形態による配線構造を含む半導体装置の製造プロセスを説明するための断面図である。
【図７】図１に示した第１実施形態の第１変形例による配線構造を含む半導体装置を示した断面図である。
【図８】図１に示した第１実施形態の第２変形例による配線構造を含む半導体装置を示した断面図である。
【図９】図１に示した第１実施形態の第３変形例による配線構造を含む半導体装置を示した断面図である。
【図１０】図１に示した第１実施形態の第４変形例による配線構造を含む半導体装置を示した断面図である。
【図１１】本発明の第２実施形態による配線構造を含む配線基板を示した斜視図である。
【図１２】従来の配線基板に用いられるストリップライン構造を示した断面図である。
【図１３】従来の配線基板に用いられるマイクロストリップライン構造を示した断面図である。
【図１４】従来の配線基板に用いられるスタックドペアライン構造を示した断面図である。
【図１５】従来の同軸ケーブルを示した断面図である。
【符号の説明】
１０ 半導体基板
１１ 下地層
１２、２２、３２、４２、５２、６２ 絶縁膜（第１絶縁膜）
１３ａ、２３ａ、３３ａ、４３ａ、５３ａ、６３ａ 溝（第１の溝）
１３ｂ、６３ｂ 溝（第２の溝）
１４、２４、２４ａ、３４、４４、６４ 外側配線（第１配線）
１４ａ 外側配線膜（第１導電膜）
１５、２５、２５ａ、３５、４５、６５ 絶縁膜（第２絶縁膜）
１６、２６、２６ａ、３６、４６、６６ 内側配線（第２配線）
１６ａ 内側配線膜（第２導電膜）
１７、２７、２７ａ、３７、４７、６７ 配線対
１８、６８ 単一配線（第３配線）

Claims (12)

  1. 基板上の第１絶縁膜に形成された第１の溝と、
    前記第１の溝の内面の少なくとも一部に沿って前記第１の溝の延びる方向に形成された第１配線と、
    前記第１配線とともに信号を伝送するための伝送線路を構成し、第２絶縁膜を介して前記第１配線と対向するように形成された第２配線と、
    前記基板上の前記第１絶縁膜に形成され、前記第１の溝と所定の間隔を隔てて形成された第２の溝と、
    前記第２の溝を充填するように形成された第３配線とを備え、
    前記第１配線、前記第２絶縁膜および前記第２配線は、前記第１の溝内に埋め込まれ、
    前記第３配線は、その配線高さが前記第２配線の配線高さよりも高いことを特徴とする配線構造。
  2. 前記第１配線は、前記第１の溝の内面に沿って前記第１の溝の実質的に内面全域を覆うように形成されており、
    前記第２絶縁膜を介して前記第１配線に対向するように形成された前記第２配線は、前記第１の配線との対向面が、前記第１配線によって取り囲まれるように形成されている、請求項１に記載の配線構造。
  3. 前記第１配線は、シールド線を含み、
    前記第２配線は、信号線を含む、請求項２に記載の配線構造。
  4. 前記第１の溝の底部のコーナ部は、丸形形状を有する、請求項２または３に記載の配線構造。
  5. 前記第３配線と前記第１配線とは、同一プロセスで形成された層からなる、請求項１〜４のいずれか１項に記載の配線構造。
  6. 基板上の第１絶縁膜に形成され、上部に行くにしたがって溝幅が広くなるような台形形状を有する第１の溝と、
    前記第１の溝の内面の少なくとも一部に沿って前記第１の溝の延びる方向に形成された第１配線と、
    前記第１配線とともに信号を伝送するための伝送線路を構成し、第２絶縁膜を介して前記第１配線と対向するように形成された第２配線と、
    前記基板上の前記第１絶縁膜に形成され、前記第１の溝と所定の間隔を隔てて形成された第２の溝と、
    前記第２の溝を充填するように形成された第３配線とを備え、
    前記第１配線、前記第２絶縁膜および前記第２配線は、前記第１の溝内に埋め込まれ、
    前記第３配線は、その配線高さが前記第２配線の配線高さよりも高いことを特徴とする配線構造。
  7. 請求項１〜６のいずれかに記載の配線構造が半導体基板上に形成された半導体装置。
  8. 請求項１〜６のいずれかに記載の配線構造を含む配線基板。
  9. 基板上に形成された第１絶縁膜の表面に、第１の溝と、前記第１の溝と所定の間隔を隔てて、前記第１の溝の開口幅よりも開口幅の狭い第２の溝とを形成する第１工程と、
    前記第１の溝の内部、前記第２の溝の内部および前記第１絶縁膜上に、第１導電膜を形成する際、前記第１導電膜を、前記第１の溝の内面に沿って凹状に形成するとともに、前記第２の溝を充填するように形成する第２工程と、
    前記第１導電膜上に、第２絶縁膜を形成する第３工程と、
    前記第２絶縁膜上に、第２導電膜を形成する第４工程と、
    前記第１導電膜、前記第２絶縁膜および前記第２導電膜のうちの各溝の内部以外に形成された部分を除去することによって、前記第１の溝の内部に、前記第１導電膜からなる第１配線、前記第２絶縁膜および前記第２導電膜からなる第２配線を形成するとともに、前記第２の溝の内部に、前記第１導電膜からなる第３配線を形成する第５工程と、
    を備える、配線構造の形成方法。
  10. 前記第５工程は、
    前記第２導電膜が、前記第１の溝の表面の中心部に所定の膜厚および線幅を有して残留するとともに、前記第１の溝の内部において、前記第１導電膜が前記第２絶縁膜を介して前記第２導電膜を所定の電気特性をもって取り囲むように、前記第１の溝の幅および深さと、前記第１導電膜、前記第２絶縁膜および前記第２導電膜の膜厚および材質とを決定する工程を含む、請求項９に記載の配線構造の形成方法。
  11. 前記第１導電膜および前記第２導電膜の少なくとも一方の形成を電解めっき法および無電解めっき法のいずれかによって行う、請求項９または１０に記載の配線構造の形成方法。
  12. 前記第５工程は、
    化学機械研磨を用いて、前記第１導電膜、前記第２絶縁膜および前記第２導電膜のうちの各溝の内部以外に形成された部分を除去することによって行う工程を含む、請求項９〜１１のいずれか１項に記載の配線構造の形成方法。
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003264405A (ja) * 2002-03-08 2003-09-19 Opnext Japan Inc 高周波伝送線路およびそれを用いた電子部品並びに電子装置
US7170173B2 (en) * 2003-04-17 2007-01-30 Infineon Technologies Aktiengesellschaft Magnetically lined conductors
JP4802306B2 (ja) * 2003-12-01 2011-10-26 オンセミコンダクター・トレーディング・リミテッド 半導体装置
US7344896B2 (en) * 2004-07-26 2008-03-18 Infineon Technologies Ag Ferromagnetic liner for conductive lines of magnetic memory cells and methods of manufacturing thereof
US20060022286A1 (en) * 2004-07-30 2006-02-02 Rainer Leuschner Ferromagnetic liner for conductive lines of magnetic memory cells
WO2006134399A1 (en) * 2005-06-15 2006-12-21 Bae Systems Plc Transmission line
JP2010532590A (ja) * 2007-02-07 2010-10-07 台湾積體電路製造股▲ふん▼有限公司 メタマテリアルを用いた伝送線路の設計方法
JPWO2010026650A1 (ja) * 2008-09-05 2012-01-26 東芝ストレージデバイス株式会社 ヘッドサスペンションユニットおよびヘッドサスペンションアセンブリ
CN101772273B (zh) * 2009-01-07 2012-05-23 日月光半导体制造股份有限公司 基板结构及其制造方法
JP5475568B2 (ja) * 2010-06-18 2014-04-16 矢崎総業株式会社 一体型シールドプロテクタ及びワイヤハーネス
JP5654847B2 (ja) * 2010-11-17 2015-01-14 パナソニックＩｐマネジメント株式会社 光モジュール
US8629536B2 (en) * 2011-02-01 2014-01-14 International Business Machines Corporation High performance on-chip vertical coaxial cable, method of manufacture and design structure
JP2017034155A (ja) * 2015-08-04 2017-02-09 大日本印刷株式会社 表示装置
CN107424974A (zh) * 2016-05-24 2017-12-01 胡迪群 具有埋入式噪声屏蔽墙的封装基板
CN107613641B (zh) * 2016-06-28 2019-07-19 Oppo广东移动通信有限公司 Pcb板组件及具有其的移动终端
EP3501241A4 (en) * 2016-08-19 2020-08-12 Nextgin Technology B.v. PROCESS FOR PRODUCING A PRINTED CIRCUIT CARD
JP7243569B2 (ja) * 2019-10-25 2023-03-22 株式会社村田製作所 インダクタ部品およびインダクタ部品内蔵基板
JP7247860B2 (ja) * 2019-10-25 2023-03-29 株式会社村田製作所 インダクタ部品
JP2021141089A (ja) * 2020-02-29 2021-09-16 太陽誘電株式会社 コイル部品、回路基板及び電子機器
JP7503401B2 (ja) * 2020-03-19 2024-06-20 太陽誘電株式会社 コイル部品及び電子機器
CN112062085B (zh) * 2020-09-10 2024-02-23 浙江集迈科微电子有限公司 一种硅基光刻胶介质横向传输线结构的制作工艺
JP7294300B2 (ja) * 2020-10-28 2023-06-20 株式会社村田製作所 インダクタ部品及びインダクタ部品実装基板

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5336921A (en) * 1992-01-27 1994-08-09 Motorola, Inc. Vertical trench inductor
JPH09260375A (ja) 1996-03-18 1997-10-03 Toshiba Corp 半導体装置
JP3102415B2 (ja) 1998-06-19 2000-10-23 日本電気株式会社 伝送線路
US6452247B1 (en) * 1999-11-23 2002-09-17 Intel Corporation Inductor for integrated circuit
JP2002050742A (ja) 2000-07-31 2002-02-15 Nec Corp 半導体装置およびその製造方法
US6720245B2 (en) * 2000-09-07 2004-04-13 Interuniversitair Microelektronica Centrum (Imec) Method of fabrication and device for electromagnetic-shielding structures in a damascene-based interconnect scheme
JP2002158227A (ja) 2000-11-16 2002-05-31 Mitsubishi Electric Corp 半導体装置およびその製造方法

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