JP3403052B2 - 半導体装置及びその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置におけ
る多層配線に関し、特に配線層の間に少ない工程数で中
間配線層を形成した半導体装置及びその製造方法に関す
るものである。

【０００２】

【従来の技術】近年、半導体集積回路（ＬＳＩ）の高集
積化、高性能化に伴い、半導体集積回路における多層配
線の層数は、年々増加する傾向にある。マイクロプロセ
ッサなどの高性能ロジックＬＳＩにおいては、全製造工
程の半数以上が多層配線工程である。

【０００３】このような多層配線構造からなる半導体装
置においては、特にデバイスの動作周波数が高くなって
くると電送線路構造をとってグランドプレーンを設けた
り、カップリングノイズ低減（Decoupling Capacitor）
や配線の容量性、誘導性パラメータの設計を容易にする
ために特別な配線層を設ける場合が多い。グランドプレ
ーンや特別な配線層を設けることは、製造コストのアッ
プや工期が長くなるなどの点で大きな問題である。

【０００４】このような問題を有する従来の一般的な多
層配線の形成方法（従来例１）について説明する。なお
ここでは、多層配線層のうちの１つの配線層を形成する
のに必要な主要工程を列挙する。

【０００５】まず、下層配線層上に層間絶縁膜を堆積
し、表面を平坦化する。続いて、フォトリソグラフィ法
及び異方性の反応性イオンエッチング（ＲＩＥ）法によ
り、ビアプラグ形成用の孔（以下ビアホール）を形成す
る。このビアホールに、ビアプラグ（Via plug）材料を
埋め込んで前記下層配線層に接続し、エッチバックまた
はＣＭＰ法により余分なビアプラグ（Via plug）材料な
どを除去する。

【０００６】その後、配線金属、合金を堆積した後、フ
ォトリソグラフィ法及びＲＩＥ法により、前記配線金
属、合金をパターニングして上層配線を形成する。以上
により、前記下層配線層上に１つの前記上層配線層が形
成される。多層配線層を形成するには、これらの工程を
繰り返し行う必要がある。

【０００７】また、次に前記グランドプレーンやカップ
リングノイズ低減などのための配線層を設けることによ
る工程数増加の問題に対して、今までに提案された多層
配線の製造方法の一例（従来例２）について説明する。

【０００８】図１１（ａ）、（ｂ）〜図１２（ａ）、
（ｂ）は、従来の半導体装置における多層配線の製造方
法を示す各製造工程の断面図である。図１１（ａ）に示
すように、半導体基板１０２上の絶縁膜１０４上に形成
された下層配線１０６ａ、１０６ｂ上及び絶縁膜１０４
上の全面に、層間絶縁膜１０８を成膜する。続いて、こ
の層間絶縁膜１０８上にグランドプレーンとなる中間配
線膜１１０を成膜した後、さらに層間絶縁膜１１２を成
膜する。

【０００９】その後、図１１（ｂ）に示すように、フォ
トリソグラフィ法及びＲＩＥ法により、前記層間絶縁膜
１１２、中間配線膜１１０、及び層間絶縁膜１０８を下
層配線１０６ａ、１０６ｂに達するまで開口してビアプ
ラグとなる開口部を形成する。続いて、絶縁膜を成膜
し、フォトリソグラフィ法及びＲＩＥ法により前記開口
部に側壁スペーサ１１４を形成して前記中間配線膜１１
０と絶縁された開口部を形成する。

【００１０】さらに、図１２（ａ）に示すように、前記
開口部にビアプラグとなるメタル材料１１６を埋め込
み、エッチバックまたはＣＭＰ法により余分な前記メタ
ル材料を除去する。その後、上層の配線金属膜を成膜し
た後、フォトリソグラフィ法及びＲＩＥ法により上層配
線１１８を形成する。

【００１１】さらに、前記上層配線１１８が形成された
前記層間絶縁膜１１２上の全面に層間絶縁膜１２０を成
膜し、図１２（ｂ）に示すように、フォトリソグラフィ
法及びＲＩＥ法により前記中間配線膜１１０に接続する
ための開口部を形成する。この開口部にビアプラグとな
るメタル材料１２２を埋め込み、エッチバックまたはＣ
ＭＰ法により余分な前記メタル材料を除去する。その
後、さらに上層の配線金属膜、合金を成膜した後、フォ
トリソグラフィ法及びＲＩＥ法により上層配線１２４を
形成する。以上により、３層の多層配線からなる半導体
装置が形成される。なお、グランドプレーンやカップリ
ングノイズ低減のためなどの中間配線膜１１０との電気
的接続は、２つ上の上層配線１２４との間で行ってい
る。

【００１２】

【発明が解決しようとする課題】前述した従来例２は従
来例１の方法に比べて工程数を削減することができる
が、ビア側壁に形成された絶縁膜のために、前記中間配
線膜１１０に接続しない、通常の信号線などの配線をつ
なぐビアプラグの径が小さくなり、微細で集積度の高い
デバイスではこのビアプラグの抵抗が上昇してしまうと
いう問題がある。

【００１３】また、このビアプラグの抵抗の上昇を回避
するために、開口するビア径を大きくすると、下層配線
との合わせ余裕を大きくとる必要があり微細化に対して
障害となる。

【００１４】そこで本発明は、前記課題に鑑みてなされ
たものであり、工程数を削減することができ、下層配線
と上層配線を接続するビアプラグの抵抗を上昇させるこ
となく、かつビアプラグの形成が微細化の障害とならな
い多層配線構造を有する半導体装置及びその製造方法を
提供することを目的とする。

【００１５】

【課題を解決するための手段】前記目的を達成するため
に、本発明に係る半導体装置は、半導体基板内または半
導体基板上に形成された第１の導電層と、前記第１の導
電層上に形成された第１の層間絶縁膜と、前記第１の層
間絶縁膜上に形成された第２の導電層と、前記第２の導
電層上に形成された第２の層間絶縁膜と、前記第２の層
間絶縁膜上に形成された第３の導電層と、前記第１の層
間絶縁膜及び前記第２の層間絶縁膜に設けられた孔に導
電材料を埋め込んで形成され、前記第１の導電層、第２
の導電層及び第３の導電層の３つの導電層を電気的に接
続する第１のコンタクトまたはビアプラグと、前記第１
の層間絶縁膜及び前記第２の層間絶縁膜に設けられた孔
に導電材料を埋め込んで形成され、第１の導電層と第３
の導電層を電気的に接続し、第２の導電層とは電気的に
絶縁された第２のコンタクトまたはビアプラグとを具備
し、前記第２のコンタクトまたはビアプラグと前記第２
の導電層との間には空間が設けられていることを特徴と
する。

【００１６】また、本発明に係る半導体装置の製造方法
は、半導体基板に、第１の導電層、この第１の導電層上
の第１の層間絶縁膜、この第１の層間絶縁膜上の第２の
導電層、この第２の導電層上の第２の層間絶縁膜を形成
する工程と、前記第２の層間絶縁層を貫通する孔を開口
する工程と、前記孔の底面近傍の前記第２の導電層を、
前記孔の第２の層間絶縁膜の側壁面から所定の距離まで
除去する工程と、この後、前記孔の下方の前記第１の層
間絶縁膜を除去して前記第１の導電層の表面まで開口
し、導電材料を埋め込む工程とを具備することを特徴と
する。

【００１７】

【００１８】

【００１９】

【００２０】

【００２１】

【００２２】

【００２３】

【００２４】

【００２５】

【００２６】

【００２７】

【００２８】

【００２９】

【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。まず、この発明の第１の
実施の形態の半導体装置の構造について説明する。図５
（ｂ）は、第１の実施の形態の半導体装置の構造を示す
断面図である。

【００３０】この図５（ｂ）に示すように、半導体基板
２上に絶縁膜４が形成され、この絶縁膜４上には下層配
線６ａ、６ｂ、６ｃが形成されている。前記下層配線６
ｃ上及び絶縁膜４上の全面に第１の層間絶縁膜８が形成
され、この第１の層間絶縁膜８上には、カップリングノ
イズ低減などのための、またグランドプレーンとしての
中間配線膜１０が形成されている。

【００３１】さらに、前記中間配線膜１０上に第２の層
間絶縁膜１２が形成されており、この第２の層間絶縁膜
１２上には、ビアプラグ１４ａ、１４ｂを介して前記下
層配線６ａ、６ｂにそれぞれ接続された第１の上層配線
１６ａ、１６ｂが形成されている。なお、前記第２の層
間絶縁膜１２は、例えばＴＥＯＳ膜１２１とシリコン窒
化膜（ＳｉＮ膜）１２２の積層膜からなる。さらに、前
記第１の上層配線１６ａ、１６ｂ上及び第２の層間絶縁
膜１２上に第３の層間絶縁膜１８が形成されており、こ
の第３の層間絶縁膜１８上には、ビアプラグ１４ｃを介
して前記中間配線膜１０に接続された第２の上層配線１
６ｃが形成されている。

【００３２】ここで、前記下層配線６ａと上層配線１６
ａを接続するビアプラグ１４ａは前記中間配線膜１０に
接触しており、サイドコンタクトにより電気的に接続さ
れている。また、前記下層配線６ｂと上層配線１６ｂを
接続するビアプラグ１４ｂと、前記中間配線膜１０との
間には空間２０が設けられており、これらビアプラグ１
４ｂと中間配線膜１０は電気的に絶縁されている。これ
により、前記下層配線６ａ、中間配線膜１０、及び第１
の上層配線１６ａの３つの配線が導通されている。ま
た、前記下層配線６ｂと第１の上層配線１６ｂが導通さ
れ、また中間配線膜１０と第２の上層配線１６ｃが導通
されている。

【００３３】前記空間２０は、ビアプラグ１４ｂが埋め
込まれた第１、第２の層間絶縁膜８、１２の側壁面、す
なわちビアプラグ１４ｂの側壁面から中間配線膜１０の
側壁面までの距離（空間２０の横方向の長さ）と、中間
配線膜１０の膜厚（空間２０の縦方向の長さ）との比の
値が、１以上になるように形成されている。この空間２
０部分の詳細を図６に示す。第１、第２の層間絶縁膜
８、１２の側壁面から中間配線膜１０の側壁面までの距
離をｘとし、中間配線膜１０の膜厚をｙとすると、ｘ／
ｙ ≧ １となるように形成されている。

【００３４】前記ビアプラグ１４ａ、１４ｂ、１４ｃ
は、メタル材料とこの外周に形成されたグルーレイヤ
（Ｇlue layer ）２２から成っている。前記メタル材料
には、主にタングステン（Ｗ）、アルミニウム（Ａ
ｌ）、銅（Ｃｕ）やこれらを含む合金が用いられ、グル
ーレイヤ２２にはチタンナイトライド（ＴｉＮ）などが
用いられる。

【００３５】以上説明したようにこの第１の実施の形態
によれば、中間配線膜と絶縁したいビアプラグにおい
て、ビアプラグ形成用の孔径が小さくなることはなく、
微細で集積度の高いデバイスにおいてもビアプラグの抵
抗が上昇してしまうことはない。

【００３６】また、前述の第１の実施の形態では、各絶
縁膜上に下層配線及び上層配線が形成された例を説明し
たが、これに限るわけではなく、図１０に示すように絶
縁膜に溝を掘り、この溝に下層配線及び上層配線を埋め
込んだ埋め込み配線、特にデュアルダマシン構造の埋め
込み配線に対して適用することも可能である。下層配線
及び上層配線が埋め込み配線で形成された例を、第１の
実施の形態の変形例として以下に説明する。

【００３７】図１０は、第１の実施の形態の変形例の半
導体装置の構造を示す断面図である。この図１０に示す
ように、半導体基板３２上に絶縁膜３４が形成され、こ
の絶縁膜３４内には下層配線３６ａ、３６ｂ、３６ｃが
埋め込まれている。前記下層配線３６ｃ上及び絶縁膜３
４上の全面に第１の層間絶縁膜３８が形成され、この第
１の層間絶縁膜３８上には、カップリングノイズ低減な
どのための、またグランドプレーンとしての中間配線膜
４０が形成されている。この中間配線膜４０上には、例
えば、ＴＥＯＳ膜４２１、ＳｉＮ膜４２２、ＴＥＯＳ膜
４２３、ＳｉＮ膜４２４の積層膜からなる第２の層間絶
縁膜４２が形成されている。

【００３８】また、これら第１の層間絶縁膜３８内及び
第２の層間絶縁膜４２内には、下層配線３６ａと中間配
線膜４０に電気的に接続されたビアプラグ４４ａが形成
されている。さらに、前記第１の層間絶縁膜３８内及び
第２の層間絶縁膜４２内には、下層配線３６ｂに電気的
に接続されているが、中間配線膜４０には接続されてい
ないビアプラグ４４ｂが形成されている。さらに、前記
第２の層間絶縁膜４２内には、この層間絶縁膜４２に埋
め込まれた上層配線４６が形成されている。なお、図示
されていないが、この上層配線４６と同一平面内には、
前記ビアプラグ４４ａ、４４ｂとそれぞれ接続される配
線が層間絶縁膜４２に埋め込まれている。

【００３９】ここで、前記ビアプラグ４４ａと中間配線
膜４０とはサイドコンタクトにより電気的に接続されて
いる。一方、前記ビアプラグ４４ｂと中間配線膜４０と
の間には空間５０が設けられており、上述したようにビ
アプラグ４４ｂと中間配線膜４０とは電気的に絶縁され
ている。

【００４０】前記空間５０は、ビアプラグ４４ｂが埋め
込まれた第１、第２の層間絶縁膜３８、４２の側壁面、
すなわちビアプラグ４４ｂの側壁面から中間配線膜４０
の側壁面までの距離（空間５０の横方向の長さ）と、中
間配線膜４０の膜厚（空間５０の縦方向の長さ）との比
の値が、１以上になるように形成されている。この空間
５０部分の詳細を図６に示す。第１、第２の層間絶縁膜
３８、４２の側壁面から中間配線膜４０の側壁面までの
距離をｘとし、中間配線膜４０の膜厚をｙとすると、ｘ
／ｙ ＞ １となるように形成されている。

【００４１】前記下層配線３６ａ、３６ｂ、３６ｃ、ビ
アプラグ４４ａ、４４ｂ、及び上層配線４６は、メタル
材料とこの外周に形成されたグルーレイヤ（Ｇlue laye
r ）５２から成っている。前記メタル材料には、主にタ
ングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）
やこれらを含む合金が用いられ、グルーレイヤ５２には
チタンナイトライド（ＴｉＮ）などが用いられる。

【００４２】以上説明したようにこの第１の実施の形態
の変形例によれば、中間配線膜と絶縁したいビアプラグ
において、ビアプラグ形成用の孔径が小さくなることは
なく、微細で集積度の高いデバイスにおいてもビアプラ
グの抵抗が上昇してしまうことはない。

【００４３】次に、第２の実施の形態として、前記第１
の実施の形態の半導体装置の製造方法について説明す
る。この第２の実施の形態は、絶縁膜上に下層配線が形
成された前記半導体装置の製造方法である。

【００４４】図１（ａ）、（ｂ）〜図５（ａ）、（ｂ）
は、前記半導体装置の製造方法を示す各製造工程の断面
図である。この図１（ａ）に示すように、半導体基板２
上に絶縁膜４を成膜し、さらにこの絶縁膜４上に下層配
線６ａ、６ｂ、６ｃを形成する。前記下層配線６ａ、６
ｂ、６ｃ上及び絶縁膜４上の全面に、ＴＥＯＳ膜などの
シリコン酸化物（ＳｉＯ2）系の第１の層間絶縁膜８を
形成する。その後、ＣＭＰ法などによりこの層間絶縁膜
８を研磨して表面を平坦化する。

【００４５】続いて、図１（ｂ）に示すように、前記第
１の層間絶縁膜８上に所定の膜厚の中間配線膜１０を成
膜し、この中間配線膜１０上にＴＥＯＳ膜１２１とＳｉ
Ｎ膜１２２の積層膜などからなる第２の層間絶縁膜１２
を成膜する。さらに、図２（ａ）に示すように、フォト
リソグラフィ法及びＲＩＥ法により前記第２の層間絶縁
膜１２及び中間配線膜１０を開口して、ビアプラグとな
るメタル材料を埋め込むためのビアプラグ形成用の孔２
４ａ、２４ｂを形成する。具体的にはフォトリソグラフ
ィ法により形成されたレジストパターンをマスクとし
て、まず第２の層間絶縁膜１２におけるＳｉＮ膜１２２
を開口し、次いでレジストパターンを剥離した後、Ｓｉ
Ｎ膜１２２をマスクとしてその下方のＴＥＯＳ膜１２１
と中間配線膜１０をエッチングする。

【００４６】さらに、図２（ｂ）に示すように、再度、
フォトリソグラフィ法によりビアプラグ形成用の孔２４
ａのみを選択的に覆うレジストマスク２６を形成する。
そして、ビアプラグ形成用の孔２４ｂの底面周辺部の中
間配線膜１０を、ＣＤＥ（ケミカルドライエッチング）
法などの等方性エッチングによりエッチングして、孔２
４ｂの第２の層間絶縁膜１２の側壁面から中間配線膜１
０の膜厚分以上の距離を後退させる。

【００４７】このように、中間配線層１０を後退させる
ことにより、前記孔２４ｂに埋め込まれる前記メタル材
料と中間配線膜１０とが電気的に絶縁される。その後、
図３（ａ）に示すように、レジストマスク２６を剥離す
る。なお、上述の第２の層間絶縁膜１２の開口時には、
中間配線膜１０のエッチングを行わず、ここで孔２４ｂ
の底面の中間配線膜１０を等方性エッチングにより底面
周辺部とともに除去し、次の第１の層間絶縁膜８の異方
性エッチング時に孔２４ａの底面の中間配線膜１０を除
去してもよい。

【００４８】次に、図３（ａ）に示した構造において、
ＲＩＥ法により第１の層間絶縁膜８を異方性エッチング
して、図３（ｂ）に示すように下層配線膜６ａ、６ｂの
表面まで孔２４ａ、２４ｂを開口する。ここでは、第２
の層間絶縁膜１２が互いにエッチング選択比を有するシ
リコン酸化物系の膜とシリコン窒化物系の膜との積層膜
からなるため、第２の層間絶縁膜１２におけるＳｉＮ膜
１２２をマスクとして自己整合的な開口が可能である。

【００４９】その後、ビアプラグ形成用の孔２４ａ、２
４ｂにメタル材料を確実に埋め込むために、図４（ａ）
に示すように前記孔２４ａ、２４ｂの側壁面及び底面に
チタンナイトライド（ＴｉＮ）等のグルーレイヤ（Ｇlu
e layer ）２２を成膜する。

【００５０】ここで、前記孔２４ｂ内へのグルーレイヤ
２２の成膜では、中間配線膜１０が除去された空間２０
を孔２４ｂの側壁面で途切れずにふさぐように、かつ前
記中間配線膜１０に接触せず電気的絶縁を保つように、
グルーレイヤ２２を堆積させる。

【００５１】なお、通常、前記中間配線膜１０の電位は
固定されており、中間配線膜１０に大きな電流を流すこ
とはない。よって、中間配線膜１０の膜厚は、上述の状
態を実現できる程度に薄くすることができ、かつビアプ
ラグ１４ｂのアスペクト比（ビアプラグ１４ｂの高さ／
ビアプラグ１４ｂの径）を著しく増加させない程度に薄
くすることができる。

【００５２】続いて、ビアプラグ形成用の孔２４ａ、２
４ｂ内にメタル材料を埋め込み、図４（ａ）に示すよう
に、余分な埋め込み材料、すなわちメタル材料をＣＭＰ
法またはエッチバック法により除去する。

【００５３】さらに、図４（ｂ）に示すように、配線用
の膜を成膜して、フォトリソグラフィ法及びＲＩＥ法に
より第１の上層配線膜１６ａ、１６ｂを形成する。続い
て、ＴＥＯＳ膜などからなる第３の層間絶縁膜１８を成
膜し、ＣＭＰ法などによりこの層間絶縁膜１８の表面を
研磨して平坦化する。

【００５４】その後、図５（ａ）に示すように、フォト
リソグラフィ法及びＲＩＥ法により前記第２、第３の層
間絶縁膜１２、１８を中間配線膜１０の表面まで開口し
て、ビアプラグ形成用の孔２４ｃを形成する。続いて、
図５（ｂ）に示すように、上述と同様に孔２４ｃ内にメ
タル材料を確実に埋め込むために、この孔２４ｃの側壁
面及び底面にグルーレイヤ２２を成膜する。

【００５５】そして、前記孔２４ｃ内にメタル材料を埋
め込み、余分な埋め込み材料、すなわち前記メタル材料
をＣＭＰ法またはエッチバック法により除去する。その
後、配線用の膜を成膜して、フォトリソグラフィ法及び
ＲＩＥ法により第２の上層配線膜１６ｃを形成する。以
上のような工程を経て、第１の実施の形態の半導体装置
が製造される。

【００５６】なお、図２（ｂ）に示したようなビアプラ
グ用の孔２４ｂの第２の層間絶縁膜１２の側壁面から中
間配線膜１０の側壁面を後退させる工程では、図６に示
すように第１、第２の層間絶縁膜８、１２の側壁面から
中間配線膜１０の側壁面までの距離をｘとし、中間配線
膜１０の膜厚をｙとした場合、ｘ／ｙ ≧ １が成り立
つように中間配線膜１０を後退させる。言い換えると、
第１、第２の層間絶縁膜８、１２の側壁面から中間配線
膜１０の側壁面までの距離（空間２０の横方向の長さ）
と、中間配線層１０の膜厚（空間２０の縦方向の長さ）
との比の値が、１以上になるように中間配線膜１０をエ
ッチングする。

【００５７】以上説明したようにこの第２の実施の形態
によれば、中間配線膜と接続する配線膜と、前記中間配
線膜と電気的に絶縁したい配線膜の形成を、前述した従
来例２に比べて少ない工程数で行うことができ、このと
き配線膜の接続に用いられるビアプラグの孔径が小さく
なることはなく、微細で集積度の高いデバイスにおいて
もビアプラグの抵抗を上昇させることはない。

【００５８】次に、第３の実施の形態として、前記第１
の実施の形態の変形例の半導体装置の製造方法について
説明する。この第３の実施の形態は、下層配線及び上層
配線が埋め込み配線で形成された前記変形例の半導体装
置の製造方法である。

【００５９】図７（ａ）、（ｂ）〜図１０は、前記半導
体装置の製造方法を示す各製造工程の断面図である。こ
の図７（ａ）に示すように、半導体基板３２上に絶縁膜
３４を成膜した後、フォトリソグラフィ法及びＲＩＥ法
によりこの絶縁膜３４に配線を埋め込むための溝を形成
する。そして、この溝にグルーレイヤ２２及び配線材を
埋め込み、余分な前記配線材をＣＭＰ法またはエッチバ
ック法により除去して、下層配線３６ａ、３６ｂ、３６
ｃを形成する。

【００６０】続いて、図７（ｂ）に示すように、前記下
層配線３６ａ、３６ｂ、３６ｃ上及び絶縁膜３４上の全
面に、ＴＥＯＳ膜などからなるシリコン酸化物（ＳｉＯ
2 ）系の第１の層間絶縁膜３８を形成する。この第１の
層間絶縁膜３８上に所定の膜厚の中間配線膜４０を成膜
し、この中間配線膜４０上にＴＥＯＳ膜４２１、ＳｉＮ
膜４２２、ＴＥＯＳ膜４２３、ＳｉＮ膜４２４の積層膜
などからなる第２の層間絶縁膜４２を成膜する。なお、
この層間絶縁膜４２内の中間層としてのＳｉＮ膜４２２
は、配線溝形成時に配線溝底面のエッチングストッパと
するものである。

【００６１】さらに、図８（ａ）に示すように、フォト
リソグラフィ法及びＲＩＥ法により、前記第２の層間絶
縁膜４２に上層配線を埋め込むための溝５４ｃを形成す
る。このとき、ビアプラグ及びビアプラグと接続される
配線が形成される領域についても、ＳｉＮ膜４２２を底
面とする溝パターンが併せて形成される。さらに、フォ
トリソグラフィ法及びＲＩＥ法により、前記第２の層間
絶縁膜４２のＴＥＯＳ膜４２１とＳｉＮ膜４２２及び中
間配線膜４０を開口して、ビアプラグとなるメタル材料
を埋め込むためのビアプラグ形成用の孔５４ａ、５４ｂ
を形成し、その後、レジスト膜を剥離する。

【００６２】さらに、図８（ｂ）に示すように、再度、
フォトリソグラフィ法によりビアプラグ形成用の孔５４
ａのみを選択的に覆うレジストマスク５６を形成する。
そして、ビアプラグ形成用の孔５４ｂの底面周辺部の中
間配線膜４０を、ＣＤＥ（ケミカルドライエッチング）
法などの等方性エッチングによりエッチングして、孔５
４ｂの第２の層間絶縁膜４２の側面から中間配線膜４０
の膜厚分以上の距離を後退させる。

【００６３】このように、中間配線層４０を後退させる
ことにより、前記孔５４ｂに埋め込まれるビアプラグと
なるメタル材料と中間配線膜４０とが電気的に絶縁され
る。その後、図９（ａ）に示すように、レジストマスク
５６を剥離する。なお、上述の第２の層間絶縁膜４２の
開口時には、中間配線膜４０のエッチングを行わず、こ
こで孔５４ｂの底面の中間配線膜４０を等方性エッチン
グにより底面周辺部とともに除去し、次の第１の層間絶
縁膜３８の異方性エッチング時に孔５４ａの底面の中間
配線膜４０を除去してもよい。

【００６４】次に、図９（ａ）に示した構造において、
第２の層間絶縁膜４２におけるＳｉＮ膜４２２及びＳｉ
Ｎ膜４２４をマスクとしてＲＩＥ法により第１の層間絶
縁膜３８を異方性エッチングして、図９（ｂ）に示すよ
うに下層配線膜３６ａ、３６ｂの表面まで孔５４ａ、５
４ｂを自己整合的に開口する。

【００６５】その後、ビアプラグ形成用の孔５４ａ、５
４ｂ及び上層配線を埋め込むための溝５４ｃにメタル材
料を確実に埋め込むために、図１０（ａ）に示すように
前記孔５４ａ、５４ｂと溝５４ｃの側面及び底面にチタ
ンナイトライド（ＴｉＮ）等のグルーレイヤ（Glue lay
er）５２を成膜する。

【００６６】ここで、前記孔５４ｂ内へのグルーレイヤ
５２の成膜では、中間配線膜４０が除去された空間５０
の孔５４ｂの側面を途切れずにふさぐように、かつ前記
中間配線膜４０に接触せず電気的絶縁を保つように、グ
ルーレイヤ５２を堆積させる。

【００６７】なお、通常、前記中間配線膜４０の電位は
固定されており、中間配線膜４０に大きな電流を流すこ
とはない。よって、中間配線膜４０の膜厚は、上述の状
態を実現できる程度に薄くすることができ、かつビアプ
ラグ４４ｂのアスペクト比（ビアプラグ４４ｂの高さ／
ビアプラグ４４ｂの径）を著しく増加させない程度に薄
くすることができる。

【００６８】続いて、ビアプラグ形成用の孔５４ａ、５
４ｂ内と上層配線を埋め込むための溝５４ｃにメタル材
料を埋め込み、図１０に示すように、余分な埋め込み材
料、すなわちメタル材料をＣＭＰ法またはエッチバック
法により除去する。これにより、ビアプラグ４４ａ、４
４ｂ及び上層配線膜４６を形成する。以上のような工程
を経て、第１の実施の形態の変形例の半導体装置が製造
される。

【００６９】なお、図８（ｂ）に示したようなビアプラ
グ形成用の孔５４ｂの第２の層間絶縁膜４２の側壁面か
ら中間配線膜４０の側壁面を後退させる工程では、図６
に示すように第１、第２の層間絶縁膜３８、４２の側壁
面から中間配線膜４０の側壁面までの距離をｘとし、中
間配線膜４０の膜厚をｙとした場合、ｘ／ｙ ≧ １が
成り立つように中間配線膜４０を後退させる。言い換え
ると、第１、第２の層間絶縁膜３８、４２の側壁面から
中間配線膜１０の側壁面までの距離（空間５０の横方向
の長さ）と、中間配線層４０の膜厚（空間５０の縦方向
の長さ）との比の値が、１以上になるように中間配線膜
４０をエッチングする。

【００７０】以上説明したようにこの第３の実施の形態
によれば、中間配線膜と接続する配線膜と、前記中間配
線膜と電気的に絶縁したい配線膜の形成を、前述した従
来例２に比べて少ない工程数で行うことができ、このと
き配線膜の接続に用いられるビアプラグの孔径が小さく
なることはなく、微細で集積度の高いデバイスにおいて
もビアプラグの抵抗を上昇させることはない。

【００７１】

【発明の効果】以上述べたように本発明によれば、工程
数を削減することができ、下層配線と上層配線を接続す
るビアプラグの抵抗を上昇させることなく、かつビアプ
ラグの形成が微細化の障害とならない多層配線構造を有
する半導体装置及びその製造方法を提供することができ
る。

【図面の簡単な説明】

【図１】この発明の半導体装置の製造方法を示す各製造
工程の断面図である。

【図２】この発明の半導体装置の製造方法を示す各製造
工程の断面図である。

【図３】この発明の半導体装置の製造方法を示す各製造
工程の断面図である。

【図４】この発明の半導体装置の製造方法を示す各製造
工程の断面図である。

【図５】（ａ）はこの発明の半導体装置の製造方法を示
す各製造工程の断面図であり、（ｂ）は前記半導体装置
の構造を示す断面図である。

【図６】ビアプラグと中間配線膜との間に設けられた空
間の詳細を示す断面図である。

【図７】この発明の変形例の半導体装置の製造方法を示
す各製造工程の断面図である。

【図８】この発明の変形例の半導体装置の製造方法を示
す各製造工程の断面図である。

【図９】この発明の変形例の半導体装置の製造方法を示
す各製造工程の断面図である。

【図１０】この発明の変形例の半導体装置の構造を示す
断面図である。

【図１１】従来の半導体装置における多層配線の製造方
法を示す各製造工程の断面図である。

【図１２】従来の半導体装置における多層配線の製造方
法を示す各製造工程の断面図である。

【符号の説明】

２…半導体基板 ４…絶縁膜 ６ａ、６ｂ、６ｃ…下層配線 ８…第１の層間絶縁膜 １０…中間配線膜 １２…第２の層間絶縁膜 １４ａ、１４ｂ、１４ｃ…ビアプラグ １６ａ、１６ｂ…第１の上層配線 １６ｃ…第２の上層配線 １８…第３の層間絶縁膜 ２０…空間 ２２…グルーレイヤ（Ｇlue layer ） ２４ａ、２４ｂ、２４ｃ…ビアプラグ形成用の孔 ２６…レジストマスク ３２…半導体基板 ３４…絶縁膜 ３６ａ、３６ｂ、３６ｃ…下層配線 ３８…第１の層間絶縁膜 ４０…中間配線膜 ４２…第２の層間絶縁膜 ４４ａ、４４ｂ…ビアプラグ ４６…上層配線 ５０…空間 ５２…グルーレイヤ（Ｇlue layer ） ５４ａ、５４ｂ…ビアプラグ形成用の孔 ５４ｃ…溝 ５６…レジストマスク

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−218340（ＪＰ，Ａ) 特開 平４−307939（ＪＰ，Ａ) 特開 平６−85070（ＪＰ，Ａ) 特開 平９−205144（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/768

Claims (11)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板内または半導体基板上に形成
   された第１の導電層と、 前記第１の導電層上に形成された第１の層間絶縁膜と、 前記第１の層間絶縁膜上に形成された第２の導電層と、 前記第２の導電層上に形成された第２の層間絶縁膜と、 前記第２の層間絶縁膜上に形成された第３の導電層と、 前記第１の層間絶縁膜及び前記第２の層間絶縁膜に設け
   られた孔に導電材料を埋め込んで形成され、前記第１の
   導電層、第２の導電層及び第３の導電層の３つの導電層
   を電気的に接続する第１のコンタクトまたはビアプラグ
   と、 前記第１の層間絶縁膜及び前記第２の層間絶縁膜に設け
   られた孔に導電材料を埋め込んで形成され、第１の導電
   層と第３の導電層を電気的に接続し、第２の導電層とは
   電気的に絶縁された第２のコンタクトまたはビアプラグ
   とを具備し、 前記第２のコンタクトまたはビアプラグと前記第２の導
   電層との間には空間が設けられている ことを特徴とする
   半導体装置。
2. 【請求項２】 前記空間における前記第２のコンタクト
   またはビアプラグの側壁面と前記第２の導電層の側壁面
   との距離（前記空間の横の長さ）は、前記第２の導電層
   の膜厚（前記空間の縦の長さ）以上であることを特徴と
   する請求項１記載の半導体装置。
3. 【請求項３】 前記第１のコンタクトまたはビアプラグ
   と前記第２の導電層とは、サイドコンタクトにより電気
   的に接続されていることを特徴とする請求項１または２
   に記載の半導体装置。
4. 【請求項４】 前記第１のコンタクトまたはビアプラグ
   と前記第３の導電層、及び前記第２のコンタクトまたは
   ビアプラグと前記第３の導電層は、デュアルダマシン構
   造を成すことを特徴とする請求項１乃至３のいずれか１
   つに記載の半導体装置。
5. 【請求項５】 半導体基板に、第１の導電層と、この第
   １の導電層上の第１の層間絶縁膜と、この第１の層間絶
   縁膜上の第２の導電層と、この第２の導電層上の第２の
   層間絶縁膜を形成する工程と、 前記第２の層間絶縁層を貫通する孔を開口する工程と、 前記孔の底面近傍の前記第２の導電層を、前記孔の第２
   の層間絶縁膜の側壁面から所定の距離まで除去する工程
   と、 この後、前記孔の下方の前記第１の層間絶縁膜を除去し
   て前記第１の導電層の表面まで開口し、導電材料を埋め
   込む工程と、 を具備することを特徴とする半導体装置の製造方法 。
6. 【請求項６】 半導体基板に、第１の導電層と、この第
   １の導電層上の第１の層間絶縁膜と、この第１の層間絶
   縁膜上の第２の導電層と、この第２の導電層上の第２の
   層間絶縁膜を形成する工程と、 前記第２の層間絶縁層を貫通する第１、第２の孔を開口
   する工程と、前記第１の孔を選択的に覆うマスクを形成する工程と、 前記第２の孔の底面近傍の前記第２の導電層を、前記第
   ２の孔の第２の層間絶縁膜の側壁面から所定の距離まで
   除去する工程と、 この後、前記第１、第２の孔の下方の前記第１の層間絶
   縁膜を除去して前記第１の導電層の表面まで開口し、導
   電材料を埋め込む工程と、 を具備することを特徴とする半導体装置の製造方法。
7. 【請求項７】 前記第２の層間絶縁膜は、互いにエッチ
   ング選択比を有する異種の膜の積層膜からなることを特
   徴とする請求項５または６に記載の半導体装置の製造方
   法。
8. 【請求項８】 前記所定の距離は、前記第２の導電層の
   膜厚分以上の距離であることを特徴とする請求項５また
   は６に記載の半導体装置の製造方法。
9. 【請求項９】 前記所定の距離まで除去する工程は、等
   方性エッチングにより行われることを特徴とする請求項
   ５または６に記載の半導体装置の製造方法。
10. 【請求項１０】 前記孔及び孔の下方の開口は、異方性
    エッチングにより行われることを特徴とする請求項５ま
    たは６に記載の半導体装置の製造方法。
11. 【請求項１１】 前記孔の下方の開口は、前記孔と自己
    整合的に行われることを特徴とする請求項１０に記載の
    半導体装置の製造方法。