JP2000232106A - 半導体装置および半導体装置の製造方法 - Google Patents
半導体装置および半導体装置の製造方法Info
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- JP2000232106A JP2000232106A JP11032470A JP3247099A JP2000232106A JP 2000232106 A JP2000232106 A JP 2000232106A JP 11032470 A JP11032470 A JP 11032470A JP 3247099 A JP3247099 A JP 3247099A JP 2000232106 A JP2000232106 A JP 2000232106A
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Abstract
(57)【要約】 （修正有）
【課題】 デュアルダマシン法により溝配線を形成する
ことが可能であり、エッチングストッパ膜の電気容量が
低減された、或いはエッチングストッパ膜に起因する絶
縁膜の密着性の低下が防止された半導体装置および半導
体装置の製造方法を提供すること。 【解決手段】半導体装置１は、半導体基板２と、この半
導体基板２の一方の主面上に形成された第１の絶縁膜４
と、この第１の絶縁膜４上に形成されパターニングされ
た低誘電率膜と、これら第１の絶縁膜４および低誘電率
膜上に形成され、底面がこの低誘電率膜で構成された複
数の溝部を有する第２の絶縁膜６と、これら複数の溝部
のそれぞれを導電性材料で埋め込んでなる複数の導電部
９，１０とを具備する。
ことが可能であり、エッチングストッパ膜の電気容量が
低減された、或いはエッチングストッパ膜に起因する絶
縁膜の密着性の低下が防止された半導体装置および半導
体装置の製造方法を提供すること。 【解決手段】半導体装置１は、半導体基板２と、この半
導体基板２の一方の主面上に形成された第１の絶縁膜４
と、この第１の絶縁膜４上に形成されパターニングされ
た低誘電率膜と、これら第１の絶縁膜４および低誘電率
膜上に形成され、底面がこの低誘電率膜で構成された複
数の溝部を有する第２の絶縁膜６と、これら複数の溝部
のそれぞれを導電性材料で埋め込んでなる複数の導電部
９，１０とを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、溝配線を有する半
導体装置および半導体装置の製造方法に関する。
導体装置および半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体デバイスの製造プロセスにおいて
は、溝配線の形成にデュアルダマシン法が多用されてい
る。デュアルダマシン法による配線の形成は、例えば、
以下に示す方法により行われる。
は、溝配線の形成にデュアルダマシン法が多用されてい
る。デュアルダマシン法による配線の形成は、例えば、
以下に示す方法により行われる。
【０００３】まず、シリコンウエハ２上に、下層配線３
を形成する。次に、シリコンウエハ２上に、下層配線３
を覆うように、第１の絶縁膜として酸化シリコン（Ｓｉ
Ｏ２）膜４を形成する。その後、ＳｉＯ２膜４上に、窒
化シリコン（ＳｉＮ）膜１５を形成する。さらに、この
ＳｉＮ膜１５をパターニングして、下層配線３と後で形
成する溝配線との接続が行われる領域に、下層配線３の
幅よりも小さな幅の開口部を設ける（図４（ａ））。
を形成する。次に、シリコンウエハ２上に、下層配線３
を覆うように、第１の絶縁膜として酸化シリコン（Ｓｉ
Ｏ２）膜４を形成する。その後、ＳｉＯ２膜４上に、窒
化シリコン（ＳｉＮ）膜１５を形成する。さらに、この
ＳｉＮ膜１５をパターニングして、下層配線３と後で形
成する溝配線との接続が行われる領域に、下層配線３の
幅よりも小さな幅の開口部を設ける（図４（ａ））。
【０００４】次に、ＳｉＯ２膜４およびＳｉＮ膜１５上
に、ＳｉＯ２膜６を形成する（図４（ｂ））。その後、
ＳｉＯ２膜６上にエッチングマスクとしてのＳｉＮ膜１
７を形成する。さらに、ＳｉＮ膜１７上にフォトレジス
ト層８を形成し、フォトリソグラフィー技術等を用いて
フォトレジスト層８に開口部を形成する。このフォトレ
ジスト層８をマスクとして用いてＳｉＮ膜１７をエッチ
ングすることにより、ＳｉＮ膜１７に開口部を形成する
（図４（ｃ））。
に、ＳｉＯ２膜６を形成する（図４（ｂ））。その後、
ＳｉＯ２膜６上にエッチングマスクとしてのＳｉＮ膜１
７を形成する。さらに、ＳｉＮ膜１７上にフォトレジス
ト層８を形成し、フォトリソグラフィー技術等を用いて
フォトレジスト層８に開口部を形成する。このフォトレ
ジスト層８をマスクとして用いてＳｉＮ膜１７をエッチ
ングすることにより、ＳｉＮ膜１７に開口部を形成する
（図４（ｃ））。
【０００５】以上のようにしてパターニングしたＳｉＮ
膜１７をエッチングマスクとし、ＳｉＮ膜１５をエッチ
ングストッパ膜として用いて、ＳｉＯ２膜４，６をエッ
チングする（図４（ｄ））。それにより、ＳｉＯ２膜
４，６のそれぞれに溝部が形成される。
膜１７をエッチングマスクとし、ＳｉＮ膜１５をエッチ
ングストッパ膜として用いて、ＳｉＯ２膜４，６をエッ
チングする（図４（ｄ））。それにより、ＳｉＯ２膜
４，６のそれぞれに溝部が形成される。
【０００６】これら溝部の内壁にＣＶＤ（Chemical Vap
or Deposition）法等によりバリアメタル層（図示せ
ず）を形成した後、ＣＶＤ法等を用いて、これら溝部が
埋め込まれるように、導電性材料からなる薄膜を形成す
る。さらに、ＣＭＰ（ChemicalMechanical Polishing）
法を用いて、この導電性材料からなる薄膜の表面を平坦
化することにより、上記溝部の外側の導電性材料を除去
し、溝部内の導電性材料のみを選択的に残置させる（図
４（ｅ））。以上のようにして、溝配線９およびプラグ
１０を有する導電部が形成される。
or Deposition）法等によりバリアメタル層（図示せ
ず）を形成した後、ＣＶＤ法等を用いて、これら溝部が
埋め込まれるように、導電性材料からなる薄膜を形成す
る。さらに、ＣＭＰ（ChemicalMechanical Polishing）
法を用いて、この導電性材料からなる薄膜の表面を平坦
化することにより、上記溝部の外側の導電性材料を除去
し、溝部内の導電性材料のみを選択的に残置させる（図
４（ｅ））。以上のようにして、溝配線９およびプラグ
１０を有する導電部が形成される。
【０００７】このような溝配線の形成工程においては、
溝配線と下層配線との接続は、エッチングストッパ層で
ある窒化シリコン膜の有無により制御される。すなわ
ち、エッチングストッパ層である窒化シリコン膜の開口
部周囲の領域においては、エッチングは窒化シリコン膜
の表面で停止される。そのため、溝と下層配線との間に
は層間絶縁膜および窒化シリコン膜が介在し、溝配線と
下層配線とは電気的に絶縁される。それに対し、開口部
の内側の領域においては、エッチングは、窒化シリコン
膜に妨げられることなく進行する。そのため、この領域
においては、より深い溝が形成される。したがって、エ
ッチングストッパ層である窒化シリコン膜に、この溝の
底面が下層配線の表面となるように開口部を形成するこ
とにより、溝配線と下層配線とを電気的に接続すること
が可能となる。
溝配線と下層配線との接続は、エッチングストッパ層で
ある窒化シリコン膜の有無により制御される。すなわ
ち、エッチングストッパ層である窒化シリコン膜の開口
部周囲の領域においては、エッチングは窒化シリコン膜
の表面で停止される。そのため、溝と下層配線との間に
は層間絶縁膜および窒化シリコン膜が介在し、溝配線と
下層配線とは電気的に絶縁される。それに対し、開口部
の内側の領域においては、エッチングは、窒化シリコン
膜に妨げられることなく進行する。そのため、この領域
においては、より深い溝が形成される。したがって、エ
ッチングストッパ層である窒化シリコン膜に、この溝の
底面が下層配線の表面となるように開口部を形成するこ
とにより、溝配線と下層配線とを電気的に接続すること
が可能となる。
【０００８】このように、デュアルダマシン法による
と、配線を３次元的に形成することが可能であるが、そ
の反面で、従来のデュアルダマシン法は、様々な問題を
有している。
と、配線を３次元的に形成することが可能であるが、そ
の反面で、従来のデュアルダマシン法は、様々な問題を
有している。
【０００９】例えば、エッチングストッパ層に使用され
る窒化シリコンは、層間絶縁膜として通常用いられる酸
化シリコンに対するエッチング選択比がそれほど低くな
い（窒化シリコンのエッチングレート／酸化シリコンの
エッチングレートは、１／１０程度）。そのため、上述
したプロセスにおいて良好な形状のパターンを形成する
ためには、エッチングストッパ層を厚く形成する必要が
ある。しかしながら、シリコン窒化物の誘電率は、７．
５程度と非常に高いため、エッチングストッパ層の電気
容量が過剰に高くなり、最終的に形成される半導体デバ
イスの動作に悪影響を与える場合がある。また、層間絶
縁膜の材料によっては、このようなエッチングストップ
層として酸化シリコンを用いる場合もあるが、酸化シリ
コンの誘電率も３．９〜４．１と高く同様の問題が生じ
る。特に、層間絶縁膜として誘電率が２．５〜３程度の
低誘電率膜を用いる場合には、このような悪影響が大き
い。
る窒化シリコンは、層間絶縁膜として通常用いられる酸
化シリコンに対するエッチング選択比がそれほど低くな
い（窒化シリコンのエッチングレート／酸化シリコンの
エッチングレートは、１／１０程度）。そのため、上述
したプロセスにおいて良好な形状のパターンを形成する
ためには、エッチングストッパ層を厚く形成する必要が
ある。しかしながら、シリコン窒化物の誘電率は、７．
５程度と非常に高いため、エッチングストッパ層の電気
容量が過剰に高くなり、最終的に形成される半導体デバ
イスの動作に悪影響を与える場合がある。また、層間絶
縁膜の材料によっては、このようなエッチングストップ
層として酸化シリコンを用いる場合もあるが、酸化シリ
コンの誘電率も３．９〜４．１と高く同様の問題が生じ
る。特に、層間絶縁膜として誘電率が２．５〜３程度の
低誘電率膜を用いる場合には、このような悪影響が大き
い。
【００１０】また、このように、上層の層間絶縁膜と下
層の層間絶縁膜との間にエッチングストッパ層が介在さ
れている場合には、上層の層間絶縁膜とエッチングスト
ッパ層との間の密着性が不十分となることがある。
層の層間絶縁膜との間にエッチングストッパ層が介在さ
れている場合には、上層の層間絶縁膜とエッチングスト
ッパ層との間の密着性が不十分となることがある。
【００１１】
【発明が解決しようとする課題】本発明はかかる事情に
鑑みてなされたものであって、溝配線構造を有し、エッ
チングストッパ膜の電気容量が低減された半導体装置お
よびその製造方法を提供することを目的とする。また、
本発明は、溝配線構造を有し、エッチングストッパ膜に
起因する絶縁膜の密着性の低下が生じない半導体装置お
よびその製造方法を提供することを目的とする。
鑑みてなされたものであって、溝配線構造を有し、エッ
チングストッパ膜の電気容量が低減された半導体装置お
よびその製造方法を提供することを目的とする。また、
本発明は、溝配線構造を有し、エッチングストッパ膜に
起因する絶縁膜の密着性の低下が生じない半導体装置お
よびその製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、半導体基板と、この半導体基板の一方の
主面上に形成された第１の絶縁膜と、この第１の絶縁膜
上に形成されパターニングされた導電性膜と、これら第
１の絶縁膜および導電性膜上に形成され、底面がこの導
電性膜で構成された複数の溝部を有する第２の絶縁膜
と、これら複数の溝部のそれぞれを導電性材料で埋め込
んでなる複数の導電部とを具備することを特徴とする半
導体装置を提供する。
に、本発明は、半導体基板と、この半導体基板の一方の
主面上に形成された第１の絶縁膜と、この第１の絶縁膜
上に形成されパターニングされた導電性膜と、これら第
１の絶縁膜および導電性膜上に形成され、底面がこの導
電性膜で構成された複数の溝部を有する第２の絶縁膜
と、これら複数の溝部のそれぞれを導電性材料で埋め込
んでなる複数の導電部とを具備することを特徴とする半
導体装置を提供する。
【００１３】また、本発明は、半導体基板の一方の主面
上に第１の絶縁膜を形成する工程と、この第１の絶縁膜
上にパターニングされた低誘電率膜を形成する工程と、
これら第１の絶縁膜および低誘電率膜上に第２の絶縁膜
を形成する工程と、この第２の絶縁膜上にエッチングマ
スクを形成し、上記低誘電率膜をストッパ膜として用い
て上記第１および第２の絶縁膜をエッチングすることに
より、この第２の絶縁膜に溝部を形成する工程と、この
溝部を導電性材料で埋め込む工程とを有することを特徴
とする半導体装置の製造方法を提供する。
上に第１の絶縁膜を形成する工程と、この第１の絶縁膜
上にパターニングされた低誘電率膜を形成する工程と、
これら第１の絶縁膜および低誘電率膜上に第２の絶縁膜
を形成する工程と、この第２の絶縁膜上にエッチングマ
スクを形成し、上記低誘電率膜をストッパ膜として用い
て上記第１および第２の絶縁膜をエッチングすることに
より、この第２の絶縁膜に溝部を形成する工程と、この
溝部を導電性材料で埋め込む工程とを有することを特徴
とする半導体装置の製造方法を提供する。
【００１４】従来は、エッチングストッパ膜として、高
耐エッチング性を有する絶縁材料である窒化シリコン膜
を用いていた。しかしながら、上述したように、窒化シ
リコン膜は酸化シリコン膜に対するエッチング選択性が
比較的低いため、エッチングストッパ膜をより厚く形成
する必要がある。そのため、エッチングストッパ膜の電
気容量が過剰に高くなり、最終的に形成される半導体デ
バイスの動作に悪影響を与える場合があった。
耐エッチング性を有する絶縁材料である窒化シリコン膜
を用いていた。しかしながら、上述したように、窒化シ
リコン膜は酸化シリコン膜に対するエッチング選択性が
比較的低いため、エッチングストッパ膜をより厚く形成
する必要がある。そのため、エッチングストッパ膜の電
気容量が過剰に高くなり、最終的に形成される半導体デ
バイスの動作に悪影響を与える場合があった。
【００１５】これに対し、本発明においては、エッチン
グストッパ層として第１の絶縁膜と第２の絶縁膜との間
に設けられたパターニングされた導電性膜を用いる。こ
の導電性膜は、通常、配線層として用いられるものであ
り、耐エッチング性が高くエッチングストッパ層として
適している。また、導電性であるため誘電性がない。さ
らに、絶縁膜として通常用いられる酸化シリコンに対し
て十分なエッチング選択性を有しているため、比較的薄
くすることが可能である。したがって、エッチングスト
ッパ層の電気容量を低減することが可能となり、最終的
に形成される半導体デバイスの動作に与える悪影響を低
減することができる。
グストッパ層として第１の絶縁膜と第２の絶縁膜との間
に設けられたパターニングされた導電性膜を用いる。こ
の導電性膜は、通常、配線層として用いられるものであ
り、耐エッチング性が高くエッチングストッパ層として
適している。また、導電性であるため誘電性がない。さ
らに、絶縁膜として通常用いられる酸化シリコンに対し
て十分なエッチング選択性を有しているため、比較的薄
くすることが可能である。したがって、エッチングスト
ッパ層の電気容量を低減することが可能となり、最終的
に形成される半導体デバイスの動作に与える悪影響を低
減することができる。
【００１６】また、このような導電性膜は、通常、配線
層として形成されるため、第１の絶縁膜と第２の絶縁膜
との間の全てに導電性膜が介在している訳ではなく、導
電性膜が存在している部分以外は第１の絶縁膜と第２の
絶縁膜とが接触しているから、上層の第２の絶縁膜とエ
ッチングストッパ膜との密着性は問題とならない。
層として形成されるため、第１の絶縁膜と第２の絶縁膜
との間の全てに導電性膜が介在している訳ではなく、導
電性膜が存在している部分以外は第１の絶縁膜と第２の
絶縁膜とが接触しているから、上層の第２の絶縁膜とエ
ッチングストッパ膜との密着性は問題とならない。
【００１７】このような導電性膜に用いられる材料とし
ては、通常、配線層として用いられている材料、例え
ば、Ｔｉ，ＴｉＮ，ＷＮ，Ｔａ，ＴａＮ，Ａｌ，および
Ａｌ−Ｃｕのような金属，金属化合物，および合金等を
挙げることができる。これら材料は、導電性材料である
から誘電率が高いという問題が生じず、かつシリコン酸
化物に対して十分に高いエッチング選択性を有してい
る。したがって、上述した効果を得ることができる。
ては、通常、配線層として用いられている材料、例え
ば、Ｔｉ，ＴｉＮ，ＷＮ，Ｔａ，ＴａＮ，Ａｌ，および
Ａｌ−Ｃｕのような金属，金属化合物，および合金等を
挙げることができる。これら材料は、導電性材料である
から誘電率が高いという問題が生じず、かつシリコン酸
化物に対して十分に高いエッチング選択性を有してい
る。したがって、上述した効果を得ることができる。
【００１８】本発明が対象としている溝配線を有する半
導体装置は、通常、半導体基板と第１の絶縁膜との間
に、パターニングされた配線層が設けられ、また、上述
した導電性膜の溝部の底面を構成する領域の少なくとも
一部には、通常、開口部が形成される。このような場
合、開口部に対応する部分では、エッチングは導電性膜
の表面の位置で停止されず、配線層の表面まで進行す
る。その結果、第１の絶縁膜の上記開口部に対応する領
域に溝部が形成され、結局、第２の絶縁膜の表面から配
線層の上面にまで達する溝部を形成することができる。
導体装置は、通常、半導体基板と第１の絶縁膜との間
に、パターニングされた配線層が設けられ、また、上述
した導電性膜の溝部の底面を構成する領域の少なくとも
一部には、通常、開口部が形成される。このような場
合、開口部に対応する部分では、エッチングは導電性膜
の表面の位置で停止されず、配線層の表面まで進行す
る。その結果、第１の絶縁膜の上記開口部に対応する領
域に溝部が形成され、結局、第２の絶縁膜の表面から配
線層の上面にまで達する溝部を形成することができる。
【００１９】したがって、第２の絶縁膜の溝部を導電性
材料で埋め込む際に、第２の絶縁膜の表面から配線層の
上面にまで達する溝部も導電性材料で埋め込むことがで
きる。すなわち、エッチングストッパ層である導電性膜
に開口部を設けることにより、溝部を導電性材料で埋め
込んでなる導電部と、半導体基板と第１の絶縁膜との間
に設けられた配線層との間の接続／非接続を制御するこ
とが可能となる。
材料で埋め込む際に、第２の絶縁膜の表面から配線層の
上面にまで達する溝部も導電性材料で埋め込むことがで
きる。すなわち、エッチングストッパ層である導電性膜
に開口部を設けることにより、溝部を導電性材料で埋め
込んでなる導電部と、半導体基板と第１の絶縁膜との間
に設けられた配線層との間の接続／非接続を制御するこ
とが可能となる。
【００２０】このように、本発明によれば、十分なエッ
チング選択比を維持し、エッチングストッパ層の電気容
量を低減しつつ、デュアルダマシン法により溝配線を形
成することが可能となる。また、層間の密着性を低下さ
せることなく、デュアルダマシン法により溝配線を形成
することが可能となる。
チング選択比を維持し、エッチングストッパ層の電気容
量を低減しつつ、デュアルダマシン法により溝配線を形
成することが可能となる。また、層間の密着性を低下さ
せることなく、デュアルダマシン法により溝配線を形成
することが可能となる。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら詳細に説明する。図１は、本発明
の第１の実施形態に係る半導体装置の製造プロセスを概
略的に示す断面図である。
て図面を参照しながら詳細に説明する。図１は、本発明
の第１の実施形態に係る半導体装置の製造プロセスを概
略的に示す断面図である。
【００２２】まず、図１の（ａ）に示すように、半導体
基板、例えばシリコンウエハ２上に、下層配線３を形成
する。次に、例えばＣＶＤ法により、シリコンウエハ２
上に、下層配線３を覆うように、第１の絶縁膜として酸
化シリコン（ＳｉＯ２）膜４を形成する。なお、下層配
線層３に用いる材料は、導電性を有し、かつ第１の絶縁
膜４に比べてエッチングレートが十分に低いものであれ
ば特に制限はなく、下層配線に一般的に使用されるどの
ような材料も使用することができる。
基板、例えばシリコンウエハ２上に、下層配線３を形成
する。次に、例えばＣＶＤ法により、シリコンウエハ２
上に、下層配線３を覆うように、第１の絶縁膜として酸
化シリコン（ＳｉＯ２）膜４を形成する。なお、下層配
線層３に用いる材料は、導電性を有し、かつ第１の絶縁
膜４に比べてエッチングレートが十分に低いものであれ
ば特に制限はなく、下層配線に一般的に使用されるどの
ような材料も使用することができる。
【００２３】次に、ＳｉＯ２膜４上に、導電性材料、例
えばＴｉＮからなる薄膜を形成し、これをパターニング
して、導電性膜であるＴｉＮ膜５-1，５-2を形成する。
このＴｉＮ膜５-1，５-2は後述するようにエッチングス
トッパ層としての機能を有するとともに配線層として使
用される。また、ＴｉＮ膜５-1，５-2は高い耐エッチン
グ性を有しており、ＳｉＯ２膜４に比べてエッチングレ
ートが十分に低い（ＴｉＮのエッチングレート／ＳｉＯ
２のエッチングレート＜１／１５）。ＴｉＮ膜５-1，５
-2は、下層配線３に対応する位置に、下層配線３の幅よ
りも広い幅を有するように形成される。また、下層配線
層３と後で形成する溝配線との接続が行われる位置に形
成されるＴｉＮ膜５-1には、開口部５ａを設ける。
えばＴｉＮからなる薄膜を形成し、これをパターニング
して、導電性膜であるＴｉＮ膜５-1，５-2を形成する。
このＴｉＮ膜５-1，５-2は後述するようにエッチングス
トッパ層としての機能を有するとともに配線層として使
用される。また、ＴｉＮ膜５-1，５-2は高い耐エッチン
グ性を有しており、ＳｉＯ２膜４に比べてエッチングレ
ートが十分に低い（ＴｉＮのエッチングレート／ＳｉＯ
２のエッチングレート＜１／１５）。ＴｉＮ膜５-1，５
-2は、下層配線３に対応する位置に、下層配線３の幅よ
りも広い幅を有するように形成される。また、下層配線
層３と後で形成する溝配線との接続が行われる位置に形
成されるＴｉＮ膜５-1には、開口部５ａを設ける。
【００２４】次に、図１の（ｂ）に示すように、ＳｉＯ
２膜４およびＴｉＮ膜５-1，５-2上に、例えばＣＶＤ法
により、第２の絶縁膜としてＳｉＯ２膜６を形成する。
その後、図１の（ｃ）に示すように、ＳｉＯ２膜６上に
エッチングマスクとして金属層７を形成する。さらに、
金属層７上にフォトレジスト層８を形成し、フォトリソ
グラフィー技術等を用いてフォトレジスト層８に開口部
を形成する。さらに、このフォトレジスト層８をマスク
として用いて、金属層７をエッチングする。なお、フォ
トレジスト層８に形成する開口部は、ＴｉＮ膜５-1，５
-2の幅よりも狭く形成する。
２膜４およびＴｉＮ膜５-1，５-2上に、例えばＣＶＤ法
により、第２の絶縁膜としてＳｉＯ２膜６を形成する。
その後、図１の（ｃ）に示すように、ＳｉＯ２膜６上に
エッチングマスクとして金属層７を形成する。さらに、
金属層７上にフォトレジスト層８を形成し、フォトリソ
グラフィー技術等を用いてフォトレジスト層８に開口部
を形成する。さらに、このフォトレジスト層８をマスク
として用いて、金属層７をエッチングする。なお、フォ
トレジスト層８に形成する開口部は、ＴｉＮ膜５-1，５
-2の幅よりも狭く形成する。
【００２５】以上のようにしてパターニングした金属層
７をエッチングマスクとし、ＴｉＮ膜５-1，５-2をエッ
チングストッパ層として用いて、ＳｉＯ２膜４，６をエ
ッチングする。それにより、図１（ｄ）に示すように、
ＳｉＯ２膜４のＴｉＮ膜５-1の開口部５ａに対応する位
置とＳｉＯ２膜６のそれぞれに溝部が形成される。
７をエッチングマスクとし、ＴｉＮ膜５-1，５-2をエッ
チングストッパ層として用いて、ＳｉＯ２膜４，６をエ
ッチングする。それにより、図１（ｄ）に示すように、
ＳｉＯ２膜４のＴｉＮ膜５-1の開口部５ａに対応する位
置とＳｉＯ２膜６のそれぞれに溝部が形成される。
【００２６】これら溝部の内壁にＣＶＤ法等によりバリ
アメタル層（図示せず）を形成した後、ＣＶＤ法等を用
いて、これら溝部が埋め込まれるように、導電性材料か
らなる薄膜を形成する。なお、この導電性材料として
は、例えば、一般に溝配線に使用されるＡｌ等の金属を
用いることができる。さらに、ＣＭＰ法を用いて、この
導電性材料からなる薄膜の表面を平坦化することによ
り、上記溝部の外側の導電性材料を除去し、溝部内の導
電性材料のみを選択的に残置させる。以上のようにし
て、溝配線９およびプラグ１０からなる導電部を有する
半導体デバイス１が形成される。
アメタル層（図示せず）を形成した後、ＣＶＤ法等を用
いて、これら溝部が埋め込まれるように、導電性材料か
らなる薄膜を形成する。なお、この導電性材料として
は、例えば、一般に溝配線に使用されるＡｌ等の金属を
用いることができる。さらに、ＣＭＰ法を用いて、この
導電性材料からなる薄膜の表面を平坦化することによ
り、上記溝部の外側の導電性材料を除去し、溝部内の導
電性材料のみを選択的に残置させる。以上のようにし
て、溝配線９およびプラグ１０からなる導電部を有する
半導体デバイス１が形成される。
【００２７】このような方法において、導電性膜として
用いたＴｉＮ膜５-1，５-2は、高い耐エッチング性を有
しており、第１および第２の絶縁膜として用いたＳｉＯ
２膜４，６に対するエッチング選択比が小さい（ＴｉＮ
のエッチングレート／ＳｉＯ ２のエッチングレート＜１
／１５）。したがって、ＴｉＮ膜５-1，５-2はエッチン
グストッパ層として適しているとともに、より薄い膜と
することが可能である。また、導電性膜は本質的に誘電
性がない。したがって、エッチングストッパ層の電気容
量を小さくすることができ、最終的に形成される半導体
デバイスの動作への悪影響を低減することができる。
用いたＴｉＮ膜５-1，５-2は、高い耐エッチング性を有
しており、第１および第２の絶縁膜として用いたＳｉＯ
２膜４，６に対するエッチング選択比が小さい（ＴｉＮ
のエッチングレート／ＳｉＯ ２のエッチングレート＜１
／１５）。したがって、ＴｉＮ膜５-1，５-2はエッチン
グストッパ層として適しているとともに、より薄い膜と
することが可能である。また、導電性膜は本質的に誘電
性がない。したがって、エッチングストッパ層の電気容
量を小さくすることができ、最終的に形成される半導体
デバイスの動作への悪影響を低減することができる。
【００２８】また、ＳｉＯ２膜４，６の代わりに低誘電
率膜を用いる場合には、エッチングストッパ層の電気容
量が大きいことに伴う悪影響がより大きくなるため、導
電性膜をエッチングストップ層として用いる効果がより
大きい。
率膜を用いる場合には、エッチングストッパ層の電気容
量が大きいことに伴う悪影響がより大きくなるため、導
電性膜をエッチングストップ層として用いる効果がより
大きい。
【００２９】さらに、上述した方法によると、ＳｉＯ２
膜４，６の全てにＴｉＮ膜５-1，５-2が介在している訳
ではなく、ＳｉＯ２膜４とＳｉＯ２膜６とは一部の領域
で直に接触している。したがって、上述した方法による
と、ＳｉＯ２膜６に関して、十分な密着性を得ることが
できる。
膜４，６の全てにＴｉＮ膜５-1，５-2が介在している訳
ではなく、ＳｉＯ２膜４とＳｉＯ２膜６とは一部の領域
で直に接触している。したがって、上述した方法による
と、ＳｉＯ２膜６に関して、十分な密着性を得ることが
できる。
【００３０】さらにまた、エッチングストッパ層とし
て、配線層として用いられるパターンニングされた導電
性膜であるＴｉＮ膜５-1，５-2を用いるので、予めパタ
ーンを設計しておけば、従来のようにエッチングストッ
パ層を新たに付加する必要はない。
て、配線層として用いられるパターンニングされた導電
性膜であるＴｉＮ膜５-1，５-2を用いるので、予めパタ
ーンを設計しておけば、従来のようにエッチングストッ
パ層を新たに付加する必要はない。
【００３１】これに対して、図４に示す従来の方法にお
いては、エッチングストッパ膜として用いられるＳｉＮ
膜１５のＳｉＯ２膜に対するエッチング選択比はそれほ
ど低くない（ＳｉＮのエッチングレート／ＳｉＯ２のエ
ッチングレートは１／１０程度）ため、エッチングスト
ッパ層の機能を十分に果たすためには、エッチングスト
ッパ層を厚く形成する必要がある。一方、ＳｉＮの誘電
率は非常に高い。したがって、第１の態様とは異なり、
エッチングストッパ膜の電気容量が高くなり、最終的に
形成される半導体デバイスの動作に悪影響を与えるおそ
れがある。また、ＳｉＯ２膜４とＳｉＯ２膜６との間の
全面にはＳｉＮ膜１５が介在するため、エッチングスト
ッパ層であるＳｉＮ膜１５とＳｉＯ２膜６との密着性が
不十分となるおそれがある。さらに、配線層以外にエッ
チングストッパ層を新たに設ける必要がある。上述した
ように、上記第１の実施形態では、このような不都合が
全て解消される。
いては、エッチングストッパ膜として用いられるＳｉＮ
膜１５のＳｉＯ２膜に対するエッチング選択比はそれほ
ど低くない（ＳｉＮのエッチングレート／ＳｉＯ２のエ
ッチングレートは１／１０程度）ため、エッチングスト
ッパ層の機能を十分に果たすためには、エッチングスト
ッパ層を厚く形成する必要がある。一方、ＳｉＮの誘電
率は非常に高い。したがって、第１の態様とは異なり、
エッチングストッパ膜の電気容量が高くなり、最終的に
形成される半導体デバイスの動作に悪影響を与えるおそ
れがある。また、ＳｉＯ２膜４とＳｉＯ２膜６との間の
全面にはＳｉＮ膜１５が介在するため、エッチングスト
ッパ層であるＳｉＮ膜１５とＳｉＯ２膜６との密着性が
不十分となるおそれがある。さらに、配線層以外にエッ
チングストッパ層を新たに設ける必要がある。上述した
ように、上記第１の実施形態では、このような不都合が
全て解消される。
【００３２】次に、図２を参照しながら本発明の第２の
実施形態について説明する。図２は、本発明の第２の実
施形態に係る半導体装置の製造プロセスを概略的に示す
断面図である
実施形態について説明する。図２は、本発明の第２の実
施形態に係る半導体装置の製造プロセスを概略的に示す
断面図である
【００３３】まず、第１の実施形態で説明した図１の
（ａ）および図１の（ｂ）と同様のプロセスを実施す
る。なお、本実施形態においては、ＴｉＮ膜５は、第１
の実施形態と同様に、下層配線３に対応する位置に下層
配線３の幅よりも広い幅を有するように形成されるが、
第１の実施形態とは異なり、予めそれらに開口部を形成
しておく必要はない。
（ａ）および図１の（ｂ）と同様のプロセスを実施す
る。なお、本実施形態においては、ＴｉＮ膜５は、第１
の実施形態と同様に、下層配線３に対応する位置に下層
配線３の幅よりも広い幅を有するように形成されるが、
第１の実施形態とは異なり、予めそれらに開口部を形成
しておく必要はない。
【００３４】次に、図２の（ａ）に示すように、ＳｉＯ
２膜６上に金属層７を形成し、さらにその上にフォトレ
ジスト層８を形成する。さらに、このフォトレジスト層
８に、フォトリソグラフィー技術等を用いて開口部を形
成する。この開口部は、ＴｉＮ膜５および下層配線３の
幅よりも狭く形成する。
２膜６上に金属層７を形成し、さらにその上にフォトレ
ジスト層８を形成する。さらに、このフォトレジスト層
８に、フォトリソグラフィー技術等を用いて開口部を形
成する。この開口部は、ＴｉＮ膜５および下層配線３の
幅よりも狭く形成する。
【００３５】その後、図２の（ｂ）に示すように、この
フォトレジスト層８をマスクとして用いて、金属層７お
よびＳｉＯ２膜６をエッチングする。引き続き、図２の
（ｂ）に示すように、ＴｉＮ層５およびＳｉＯ２膜４を
エッチングすることによりプラグ用の溝部を形成する。
さらに、エッチングを続けることにより、図２の（ｃ）
に示すように、フォトレジスト層８を除去する。
フォトレジスト層８をマスクとして用いて、金属層７お
よびＳｉＯ２膜６をエッチングする。引き続き、図２の
（ｂ）に示すように、ＴｉＮ層５およびＳｉＯ２膜４を
エッチングすることによりプラグ用の溝部を形成する。
さらに、エッチングを続けることにより、図２の（ｃ）
に示すように、フォトレジスト層８を除去する。
【００３６】以上のようにしてプラグ用の溝部を形成し
た後、第１の実施形態における図１の（ｅ）と同様のプ
ロセスを実施することにより、この溝部が埋め込まれる
ように、導電性材料からなる薄膜を形成する。なお、第
１の実施形態においては、ＣＭＰ法を用いて、この導電
性材料からなる薄膜の表面を平坦化したが、本態様にお
いては必ずしも平坦化を行う必要はない。
た後、第１の実施形態における図１の（ｅ）と同様のプ
ロセスを実施することにより、この溝部が埋め込まれる
ように、導電性材料からなる薄膜を形成する。なお、第
１の実施形態においては、ＣＭＰ法を用いて、この導電
性材料からなる薄膜の表面を平坦化したが、本態様にお
いては必ずしも平坦化を行う必要はない。
【００３７】プラグを形成した後、上述したプロセスを
繰り返すことにより溝配線を形成する。すなわち、上記
導電性材料からなる薄膜上に、或いはこの薄膜の平坦化
を行った場合には金属層７上に、フォトレジスト層８を
再度形成する。次に、このフォトレジスト層８の溝配線
を形成する領域に、フォトリソグラフィー技術等を用い
て開口部を形成する。さらに、このフォトレジスト層８
をマスクとし、ＴｉＮ層５をエッチングストッパ膜とし
て用いて、金属層７およびＳｉＯ２膜６をエッチングす
る。
繰り返すことにより溝配線を形成する。すなわち、上記
導電性材料からなる薄膜上に、或いはこの薄膜の平坦化
を行った場合には金属層７上に、フォトレジスト層８を
再度形成する。次に、このフォトレジスト層８の溝配線
を形成する領域に、フォトリソグラフィー技術等を用い
て開口部を形成する。さらに、このフォトレジスト層８
をマスクとし、ＴｉＮ層５をエッチングストッパ膜とし
て用いて、金属層７およびＳｉＯ２膜６をエッチングす
る。
【００３８】以上のようにして配線用の溝部を形成した
後、第１の実施形態における図１の（ｅ）と同様のプロ
セスを実施することにより、この溝部が埋め込まれるよ
うに、導電性材料からなる薄膜を形成する。さらに、Ｃ
ＭＰ法を用いて、この導電性材料からなる薄膜の表面を
平坦化することにより、上記溝部の外側の導電性材料を
除去し、溝部内の導電性材料のみを選択的に残置させ
る。以上のようにして、溝配線およびプラグを有する導
電部が形成される。
後、第１の実施形態における図１の（ｅ）と同様のプロ
セスを実施することにより、この溝部が埋め込まれるよ
うに、導電性材料からなる薄膜を形成する。さらに、Ｃ
ＭＰ法を用いて、この導電性材料からなる薄膜の表面を
平坦化することにより、上記溝部の外側の導電性材料を
除去し、溝部内の導電性材料のみを選択的に残置させ
る。以上のようにして、溝配線およびプラグを有する導
電部が形成される。
【００３９】上述したように、第２の態様においては、
プラグ用の溝部は、１回のエッチングで、金属層７、Ｓ
ｉＯ２膜６、ＴｉＮ層５、およびＳｉＯ２膜４の全てを
パターニングすることにより形成される。また、フォト
レジスト層８も、このエッチングにより除去される。
プラグ用の溝部は、１回のエッチングで、金属層７、Ｓ
ｉＯ２膜６、ＴｉＮ層５、およびＳｉＯ２膜４の全てを
パターニングすることにより形成される。また、フォト
レジスト層８も、このエッチングにより除去される。
【００４０】通常、ＳｉＯ２膜４，６やフォトレジスト
層８のエッチングの際には、金属層７およびＴｉＮ層５
も開口部の内側からエッチングされる。しかしながら、
上述したように、酸化シリコンやフォトレジストのエッ
チングレートに比べ、ＴｉＮのエッチングレートは十分
に低い。また、一般に、金属層７を構成する材料のエッ
チングレートも、シリコン酸化物やフォトレジストのエ
ッチングレートに比べて十分に低い。したがって、金属
層７およびＴｉＮ層５の開口径が過剰に拡大されるのを
防止することができ、それにより、径の小さなプラグを
形成することが可能となる。
層８のエッチングの際には、金属層７およびＴｉＮ層５
も開口部の内側からエッチングされる。しかしながら、
上述したように、酸化シリコンやフォトレジストのエッ
チングレートに比べ、ＴｉＮのエッチングレートは十分
に低い。また、一般に、金属層７を構成する材料のエッ
チングレートも、シリコン酸化物やフォトレジストのエ
ッチングレートに比べて十分に低い。したがって、金属
層７およびＴｉＮ層５の開口径が過剰に拡大されるのを
防止することができ、それにより、径の小さなプラグを
形成することが可能となる。
【００４１】それに対し、図３の（ａ）〜（ｃ）に示す
ように、エッチングマスクおよびエッチングストッパ膜
として、ＳｉＮ膜１５，１７を形成した場合には、Ｔｉ
Ｎ層５および金属層７を形成した場合に比べ、ＳｉＯ２
膜４，６やフォトレジスト層８との間のエッチングレー
トの差が不十分となる。そのため、ＳｉＯ２膜４，６や
フォトレジスト層８のエッチングに伴って生ずるエッチ
ングマスクおよびエッチングストッパ膜の開口径の拡大
は、これらをシリコン窒化物で構成した場合においてよ
り顕著となる。その結果、図３（ｃ）に示すように、径
の大きなプラグが形成されることとなる。
ように、エッチングマスクおよびエッチングストッパ膜
として、ＳｉＮ膜１５，１７を形成した場合には、Ｔｉ
Ｎ層５および金属層７を形成した場合に比べ、ＳｉＯ２
膜４，６やフォトレジスト層８との間のエッチングレー
トの差が不十分となる。そのため、ＳｉＯ２膜４，６や
フォトレジスト層８のエッチングに伴って生ずるエッチ
ングマスクおよびエッチングストッパ膜の開口径の拡大
は、これらをシリコン窒化物で構成した場合においてよ
り顕著となる。その結果、図３（ｃ）に示すように、径
の大きなプラグが形成されることとなる。
【００４２】このように、エッチングストッパ膜および
エッチングマスクを上述した材料で構成することによ
り、これらのＳｉＯ２膜に対するエッチング選択性を十
分に低くすることができる。したがって、より微細なビ
アホールを形成することが可能となる。
エッチングマスクを上述した材料で構成することによ
り、これらのＳｉＯ２膜に対するエッチング選択性を十
分に低くすることができる。したがって、より微細なビ
アホールを形成することが可能となる。
【００４３】なお、本発明は上記実施の形態に限定され
ることなく種々変形が可能である。例えば上記実施の形
態では導電性膜をＴｉＮで構成した場合ついて示した
が、これに限らず、Ｔｉ，ＷＮ，Ｔａ，ＴａＮ，Ａｌ，
およびＡｌ−Ｃｕのような、導電性であるため誘電性が
なく、かつ酸化シリコン等の絶縁膜に対して十分なエッ
チング選択性を有するもの（つまり絶縁膜に比べて十分
にエッチングされにくいもの）であれば、導電性膜とし
て用いることが可能である。また、絶縁膜として酸化シ
リコンを用いた場合について示したが、これに限定する
ことなく、低誘電率膜として知られている有機絶縁膜
等、他の材料を用いることができる。
ることなく種々変形が可能である。例えば上記実施の形
態では導電性膜をＴｉＮで構成した場合ついて示した
が、これに限らず、Ｔｉ，ＷＮ，Ｔａ，ＴａＮ，Ａｌ，
およびＡｌ−Ｃｕのような、導電性であるため誘電性が
なく、かつ酸化シリコン等の絶縁膜に対して十分なエッ
チング選択性を有するもの（つまり絶縁膜に比べて十分
にエッチングされにくいもの）であれば、導電性膜とし
て用いることが可能である。また、絶縁膜として酸化シ
リコンを用いた場合について示したが、これに限定する
ことなく、低誘電率膜として知られている有機絶縁膜
等、他の材料を用いることができる。
【００４４】
【発明の効果】以上説明したように、本発明によれば、
デュアルダマシン法により埋め込み配線を形成する際
に、エッチングストッパ層としてパターニングされた導
電性膜が用いられるため、エッチングストッパ層の電気
容量を低減することが可能となり、最終的に形成される
半導体デバイスの動作に与える悪影響を低減することが
可能となる。
デュアルダマシン法により埋め込み配線を形成する際
に、エッチングストッパ層としてパターニングされた導
電性膜が用いられるため、エッチングストッパ層の電気
容量を低減することが可能となり、最終的に形成される
半導体デバイスの動作に与える悪影響を低減することが
可能となる。
【００４５】また、この導電性膜は、第１の絶縁膜と第
２の絶縁膜との間の全てに導電性膜が介在している訳で
はなく、導電性膜が存在している部分以外は第１の絶縁
膜と第２の絶縁膜とが接触しているから、上層の第２の
絶縁膜とエッチングストッパ膜との密着性の問題が生じ
ない。
２の絶縁膜との間の全てに導電性膜が介在している訳で
はなく、導電性膜が存在している部分以外は第１の絶縁
膜と第２の絶縁膜とが接触しているから、上層の第２の
絶縁膜とエッチングストッパ膜との密着性の問題が生じ
ない。
【００４６】したがって、本発明によれば、溝配線構造
を有し、エッチングストッパ膜の電気容量が低減された
半導体装置およびその製造方法が提供される。また、本
発明によれば、溝配線構造を有し、エッチングストッパ
膜に起因する絶縁膜の密着性の低下が生じない半導体装
置およびその製造方法が提供される。
を有し、エッチングストッパ膜の電気容量が低減された
半導体装置およびその製造方法が提供される。また、本
発明によれば、溝配線構造を有し、エッチングストッパ
膜に起因する絶縁膜の密着性の低下が生じない半導体装
置およびその製造方法が提供される。
【図１】本発明の第１の実施形態に係る半導体装置の製
造プロセスを概略的に示す断面図。
造プロセスを概略的に示す断面図。
【図２】本発明の第２の実施形態に係る半導体装置の製
造プロセスを概略的に示す断面図。
造プロセスを概略的に示す断面図。
【図３】図２のプロセスに対応する従来の半導体装置の
製造プロセスを概略的に示す断面図。
製造プロセスを概略的に示す断面図。
【図４】従来の溝配線を含む半導体装置の製造プロセス
を概略的に示す断面図。
を概略的に示す断面図。
１；半導体デバイス ２；シリコンウエハ ３；下層配線 ４，６；酸化シリコン（ＳｉＯ２）膜 ５，５-1，５-2；ＴｉＮ膜 ７；金属層 ８；フォトレジスト層 ９；溝配線 １０；プラグ
フロントページの続き Ｆターム(参考） 4M104 BB02 BB03 BB14 BB17 BB30 BB32 BB33 DD07 DD16 DD43 DD63 DD72 EE14 HH09 5F033 HH01 HH08 HH09 HH18 HH21 HH32 HH33 HH34 JJ01 MM02 MM12 MM13 NN06 NN07 PP06 QQ08 QQ09 QQ24 QQ27 QQ28 RR04 SS11 XX14
Claims (11)
- 【請求項１】 半導体基板と、 この半導体基板の一方の主面上に形成された第１の絶縁
膜と、 この第１の絶縁膜上に形成されパターニングされた導電
性膜と、 これら第１の絶縁膜および導電性膜上に形成され、底面
がこの導電性膜で構成された複数の溝部を有する第２の
絶縁膜と、 これら複数の溝部のそれぞれを導電性材料で埋め込んで
なる複数の導電部とを具備することを特徴とする半導体
装置。 - 【請求項２】 前記半導体基板と前記第１の絶縁膜との
間に、パターニングされた配線層をさらに具備し、前記
導電性膜は、前記複数の溝部の底面を構成する領域の少
なくとも一部に開口部を有し、前記第１の絶縁膜は、前
記導電性膜の開口部に対応する位置に、底面が前記配線
層で構成された溝部を有し、これら導電性膜の開口部お
よび第１の絶縁膜の溝部は、前記導電性材料で埋め込ま
れたことを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記第１および第２の絶縁膜は、シリコ
ン酸化物からなることを特徴とする請求項１または請求
項２に記載の半導体装置。 - 【請求項４】 前記導電性膜は、金属、金属化合物、ま
たは合金で構成されることを特徴とする請求項１ないし
請求項３のいずれか１項に記載の半導体装置。 - 【請求項５】 前記導電性膜は、Ｔｉ，ＴｉＮ，ＷＮ，
Ｔａ，ＴａＮ，Ａｌ，およびＡｌ−Ｃｕからなる群から
選択された材料から実質的になることを特徴とする請求
項４に記載の半導体装置。 - 【請求項６】 半導体基板の一方の主面上に第１の絶縁
膜を形成する工程と、 この第１の絶縁膜上にパターニングされた導電性膜を形
成する工程と、 これら第１の絶縁膜および導電性膜上に第２の絶縁膜を
形成する工程と、 この第２の絶縁膜上にエッチングマスクを形成し、前記
導電性膜をストッパ層として用いて前記第１および第２
の絶縁膜をエッチングすることにより、この第２の絶縁
膜に溝部を形成する工程と、 この溝部を導電性材料で埋め込む工程とを具備すること
を特徴とする半導体装置の製造方法。 - 【請求項７】 前記第１の絶縁膜を形成する工程の前
に、前記半導体基板上にパターニングされた配線層を形
成する工程をさらに具備し、 前記導電性膜は、前記複数の溝部の底面を構成する領域
の少なくとも一部に開口部を有し、 前記第１の絶縁膜は、前記導電性膜の開口部に対応する
位置に、底面が前記配線層で構成された溝部を有し、 前記溝部を導電性材料で埋め込む工程は、これら導電性
膜の開口部および第１の絶縁膜の溝部を前記導電性材料
で埋め込むことを含むことを特徴とする請求項６に記載
の半導体装置の製造方法。 - 【請求項８】 前記溝部を導電性材料で埋め込む工程の
後に、この導電性材料が埋め込まれた面を平坦化する工
程をさらに具備することを特徴とする請求項６または請
求項７に記載の半導体装置の製造方法。 - 【請求項９】 前記第１および第２の絶縁膜は、シリコ
ン酸化物からなることを特徴とする請求項６ないし請求
項８のいずれか１項に記載の半導体装置の製造方法。 - 【請求項１０】 前記導電性膜は、金属、金属化合物、
または合金で構成されることを特徴とする請求項６ない
し請求項９のいずれか１項に記載の半導体装置の製造方
法。 - 【請求項１１】 前記導電性膜は、Ｔｉ，ＴｉＮ，Ｗ
Ｎ，Ｔａ，ＴａＮ，Ａｌ，およびＡｌ−Ｃｕからなる群
から選択された材料から実質的になることを特徴とする
請求項１０に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11032470A JP2000232106A (ja) | 1999-02-10 | 1999-02-10 | 半導体装置および半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11032470A JP2000232106A (ja) | 1999-02-10 | 1999-02-10 | 半導体装置および半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000232106A true JP2000232106A (ja) | 2000-08-22 |
Family
ID=12359870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11032470A Pending JP2000232106A (ja) | 1999-02-10 | 1999-02-10 | 半導体装置および半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000232106A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6294315B2 (en) * | 1998-07-09 | 2001-09-25 | Samsung Electronics Co., Ltd. | Method of forming a metal wiring by a dual damascene process using a photosensitive polymer |
| JP2002208633A (ja) * | 2001-01-10 | 2002-07-26 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| KR100364811B1 (ko) * | 2000-12-29 | 2002-12-16 | 주식회사 하이닉스반도체 | 반도체 소자의 이중 다마신 형성방법 |
| KR100368320B1 (ko) * | 2000-12-28 | 2003-01-24 | 주식회사 하이닉스반도체 | 반도체 소자의 금속 배선 형성 방법 |
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| KR100772249B1 (ko) * | 2006-07-24 | 2007-11-01 | 동부일렉트로닉스 주식회사 | 듀얼 다마신을 이용한 금속 배선의 제조 방법 |
| US10461027B2 (en) | 2018-02-07 | 2019-10-29 | Samsung Electronics Co., Ltd. | Semiconductor device including via plug and method of forming the same |
-
1999
- 1999-02-10 JP JP11032470A patent/JP2000232106A/ja active Pending
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