KR100295054B1 - 다층금속배선을갖는반도체소자및그제조방법 - Google Patents

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Abstract

본 발명의 반도체 소자는 반도체 기판 상에 형성되고, 그 내부에 제1 비아홀이 형성된 하부 금속층과, 상기 제1 비아홀에 매립되어 상기 하부 금속층과 전기적으로 연결되는 제1 플러그와, 상기 제1 플러그 상에 형성되고, 그 내부에 상기 제1 비아홀보다 작은 직경의 제2 비아홀이 형성된 층간절연막과, 상기 제2 비아홀에 매립되어 상기 제1 플러그와 전기적으로 연결되는 제2 플러그와, 상기 제2 플러그 상에 형성되어 상기 제2 플러그 및 상기 제2 플러그보다 직경이 큰 제1 플러그를 통하여 하부 금속층과 연결되는 상부 금속층을 포함한다. 이로써, 본 발명은 직경이 큰 제1 비아홀에 제1 플러그를 매립하기 때문에 제1 플러그와 하부 금속층 간에 접촉 면적을 크게 할 수 있어 접촉 저항을 줄일 수 있다.

Description

다층 금속 배선을 갖는 반도체 소자 및 그 제조방법{Semiconductor device having multi-wiring and manufacturing method thereof}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로서, 보다 상세하게는 다층 금속 배선을 갖는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 복잡도와 집적밀도가 증가하게 되고, 그 결과 불가피하게 다층 금속 배선이 필요하게 되었다. 반도체 소자에 있어서 다층 금속 배선를 실현하기 위하여, 하부 금속층 및 상부 금속층을 연결하는 비아홀(via hole)을 형성한 후 비아홀을 금속물질로 채우는 플러그 기술이 사용되고 있다.
도 1은 종래 기술에 의한 다층배선을 갖는 반도체 소자를 도시한 단면도이다.
도 1을 참조하면, 반도체 기판(1) 상에 하부 금속층(3)이 형성되어 있다. 상기 하부 금속층(3) 상에는 상기 하부 금속층(3)을 노출하는 비아홀(8)을 갖는 캡핑층(5) 및 층간절연막(7)이 형성되어 있다. 상기 비아홀(8)에는 플러그(9)가 매립되어 하부 금속층(3)과 연결된다. 그리고, 상기 플러그(9) 및 층간절연막(7) 상에는 상부 금속층(11)이 형성되어 있어, 상기 하부 금속층(3)과 상부 금속층(11)은 플러그(9)를 통하여 전기적으로 연결한다.
그런데, 최근 반도체 소자 제조공정의 디자인 룰(design rule)이 작아짐에 따라 플러그(9)와 상,하부 금속층(11,3)의 접촉면적이 점점 작아지게 되어 접촉저항이 증가하는 문제점이 있다.
또한, 종래의 다층 금속 배선 형성방법에 의하면, 플러그용 금속막을 형성한 후 화학기계적 연마공정이나 에치백공정을 진행하여 평탄화시킴으로써 플러그를 형성한다. 이때, 플러그가 비아홀로부터 분리되는 현상이나 플러그가 하부 금속층의 계면으로부터 들뜨는 현상이 발생하는 문제점이 있다.
본 발명의 기술적 과제는 플러그와 상,하부 금속층 사이의 접촉 저항을 최소화시킬 수 있는 다층 금속 배선을 갖는 반도체 소자을 제공하는 데 있다.
또한, 본 발명의 다른 기술적 과제는 상기 다층 금속 배선을 갖는 반도체 소자를 제조하는 데 적합한 제조방법을 제공하는 데 있다.
도 1은 종래 기술에 의한 다층 금속 배선을 갖는 반도체 소자를 도시한 단면도이다.
도 2는 본 발명의 제1 실시예에 의한 다층 금속 배선을 갖는 반도체 소자를 도시한 단면도이다.
도 3은 본 발명의 제2 실시예에 의한 다층 금속 배선을 갖는 반도체 소자를 도시한 단면도이다.
도 4는 본 발명의 제3 실시예에 의한 다층 금속 배선을 갖는 반도체 소자를 도시한 단면도이다.
도 5 내지 도 10은 상기 도 2에 도시한 본 발명에 의한 다층 금속 배선을 갖는 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 반도체 소자는 반도체 기판 상에 형성되고, 그 내부에 제1 비아홀이 형성된 하부 금속층과, 상기 제1 비아홀에 매립되어 상기 하부 금속층과 전기적으로 연결되는 제1 플러그와, 상기 제1 플러그 상에 형성되고, 그 내부에 상기 제1 비아홀보다 작은 직경의 제2 비아홀이 형성된 층간절연막과, 상기 제2 비아홀에 매립되어 상기 제1 플러그와 전기적으로 연결되는 제2 플러그와, 상기 제2 플러그 상에 형성되어 상기 제2 플러그 및 상기 제2 플러그보다 직경이 큰 제1 플러그를 통하여 하부 금속층과 연결되는 상부 금속층을 포함한다.
상기 제1 비아홀 및 제2 비아홀의 내벽에 장벽 금속층, 예컨대 타이타늄/타이타늄 질화막이 더 형성되어 있을 수 있으며, 상기 제1 플러그와 제2 플러그는 동일한 금속막, 예컨대 텅스텐막으로 구성할 수 있다. 상기 제2 플러그 상에 캡핑막, 예컨대 타이타늄 질화막이 더 형성되어 있을 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 반도체 기판 상에 하부 금속층을 형성한 후 사진식각공정을 이용하여 상기 하부 금속층 내에 제1 비아홀을 형성한다. 이어서, 상기 제1 비아홀에 매립된 제1 플러그를 형성한 후 상기제1 플러그 및 하부 금속층 상에 층간절연막을 형성한다. 다음에, 상기 층간절연막을 패터닝하여 상기 제1 플러그 상에 위치하면서 상기 제1 비아홀보다 직경이 작은 제2 비아홀을 형성한 다음, 상기 제2 비아홀에 매립되도록 제2 플러그를 형성한다. 다음에, 상기 제2 플러그 상에 상부 금속층을 형성한다.
상기 제1 비아홀에 매립된 제1 플러그는 상기 제1 비아홀에 충분히 매립되도록 금속막을 형성한 후 상기 금속막을 에치백 또는 화학기계적연마방법을 이용하여 전면식각함으로써 얻어진다. 상기 제1 비아홀 및 제2 비아홀을 형성한 후에, 상기 제1 비아홀 및 제2 비아홀의 내벽에 각각 장벽 금속층을 더 형성할 수 있다. 상기 제1 플러그와 제2 플러그는 동일한 금속막, 예컨대 텅스텐막으로 형성할 수 있다.
본 발명의 반도체 소자는 하부 금속층 내에 직경이 큰 제1 비아홀을 형성하고, 상기 제1 비아홀에 제1 플러그를 형성한다. 이렇게 되면, 제1 플러그와 하부 금속층 간에 접촉 면적을 크게 되어 접촉 저항을 줄일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명한다. 그러나 본 발명이 하기 실시예에 한정되는 것은 아니며, 단지 본 실시예들은 본 발명의 개시가 완전해지도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것으로서, 본 발명의 기술사상 및 범위내에서 당 분야의 통상의 지식을 가진 자에 의하여 각종 변형 및 개량이 가능함은 명백하다. 또한, 도면에서 층이나 영역들의 두께는 설명을 명확하게 하기 위하여 과장된 것이다. 도면에서 동일한 참조부호는 동일한 구성요소를 나타낸다. 또한 어떤 층이 다른 층 또는 기판의 "상부"에 있다고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 접촉하면서 존재할 수도 있고, 그 사이에 다른 제3의 층이 개재될 수도 있다.
도 2는 본 발명의 제1 실시예에 의한 다층 금속 배선을 갖는 반도체 소자를 도시한 단면도이다.
구체적으로, 본 발명의 반도체 소자는 반도체 기판(21) 상에 하부 금속층(23)이 5000∼16000Å의 두께로 형성되어 있다. 상기 하부 금속층(23)은 알루미늄, 알루미늄 합금 또는 구리 등으로 구성한다. 상기 하부 금속층(23)의 표면에는 제1 캡핑층(25)이 형성되어 있다. 상기 제1 캡핑층(25)은 하부 금속층(23)과 후에 형성되는 층간절연막(27)이 계면에서 서로 반응하여 합금상태가 되는 것을 방지하고 사진식각공정시 반사율을 낮추고자 형성하는 것으로써, 본 실시예에서는 타이타늄 질화막(TiN)으로 형성한다.
상기 하부 금속층(23)의 내부에 제1 비아홀(29)이 형성되어 있다. 상기 제1 비아홀(29)은 디자인룰보다 크게 형성하며, 또 후에 형성되는 제2 비아홀(37)보다 직경을 크게 형성한다. 이렇게 되면, 후에 형성되는 제1 플러그(33)와 하부 금속층(23) 간의 접촉면적을 크게 하여 접촉저항을 줄일 수 있다. 또한, 제1 플러그(33)을 형성할 때 수행하는 평탄화공정시 제1 플러그(33)가 빠지거나 들뜨는 현상을 줄일 수 있다.
그리고, 상기 제1 비아홀(29)의 내벽에는 제1 장벽 금속층(31)이 형성될 수 도 있다. 상기 제1 장벽 금속층(31)은 타이타늄(Ti)/타이타늄 질화막(TiN)으로 구성한다. 여기서, 상기 타이타늄질화막은 하부 금속층(23)의 측벽과 후에 형성되는제1 플러그(33)가 그 계면에서 서로 반응을 일으키는 것을 방지하기 위한 것이며, 타이타늄막은 타이타늄질화막 및 하부 금속층(23)의 접촉이 잘 되도록 하기 위한 것이다. 그리고, 상기 제1 비아홀(29)을 매립하도록 상기 제1 장벽 금속층(31) 상에는 제1 플러그(33)가 형성되어 있어 상기 하부 금속층(23)과 전기적으로 연결된다. 상기 제1 플러그(33)는 후에 형성되는 제2 플러그(41)와 동일한 금속막으로 형성하는데, 본 실시예에서는 텅스텐막으로 구성한다.
상기 제1 플러그(33) 및 제1 캡핑층(25) 상에 층간절연막(27)이 형성되어 있으며, 상기 층간 절연막(27)의 내부에는 상기 제1 비아홀(29)보다 직경이 작고 디자인 룰에 맞게 제2 비아홀(37)이 형성되어 있다. 상기 제2 비아홀(37)의 내벽에는 제2 장벽금속층(39)이 형성될 수 도 있다. 상기 제2 장벽 금속층(39)은 타이타늄(Ti)/타이타늄 질화막(TiN)으로 구성한다. 여기서, 상기 타이타늄질화막은 층간절연막(27)의 측벽과 후에 형성되는 제2 플러그(41)가 그 계면에서 서로 반응을 일으키는 것을 방지하기 위한 것이며, 타이타늄막은 타이타늄질화막 및 층간절연막(27)의 접촉이 잘 되도록 하기 위한 것이다. 상기 제2 비아홀(37)에는 제2 플러그(41)가 매립되어 있어 상기 제1 플러그(33)와 전기적으로 연결된다. 상기 제2 플러그(41)는 제1 플러그(33)와 마찬가지로 텅스텐막으로 구성한다.
상기 제2 플러그(41), 제2 장벽금속층(39) 및 층간절연막(27) 상에는 제2 캡핑층(43)이 형성되어 있다. 상기 제2 캡핑층(43)은 상기 제2 플러그(41) 및 층간절연막이 계면에서 후에 형성되는 상부 금속층(45)과 서로 반응하여 합금상태가 되는 것을 방지하기 위하여 형성하는 것으로써, 본 실시예에서는 타이타늄 질화막(TiN)으로 형성한다. 상기 제2 캡핑막(43) 상에는 상부 금속층(45)이 형성되어 상기 제2 플러그(41) 및 제1 플러그(33)를 통하여 하부 금속층(23)과 연결된다. 상기 상부 금속층(45)은 알루미늄, 알루미늄 합금 또는 구리 등을 사용하여 5000∼16000Å의 두께로 형성한다. 상기 상부 금속층(45) 상에는 제3 캡핑층(47)이 형성되어 후에 형성되는 임의의 막질과의 계면반응을 억제한다.
도 3은 본 발명의 제2 실시예에 의한 다층 금속 배선을 갖는 반도체 소자를 도시한 단면도이다. 도 3에서, 도 2와 동일한 참조번호는 동일한 부재를 나타낸다.
구체적으로, 본 발명의 제2 실시예에 의한 반도체 소자는 도 2의 제1 실시예와 비교하여 제1 플러그(51)가 제1 비아홀(29)을 매립함과 동시에 제1 캡핑층(25) 상에 형성된 것을 제외하고는 동일하다. 즉, 제1 플러그(51)가 하부 금속층(23)의 상부 전면에 형성되어 있다. 이렇게 되면, 제1 플러그(51)가 하부 금속층의 전면에 접촉되어 있기 때문에 접촉저항을 더욱더 줄일 수 있다.
도 4는 본 발명의 제3 실시예에 의한 다층 금속 배선을 갖는 반도체 소자를 도시한 단면도이다. 도 4에서, 도 1 및 도 2와 동일한 참조번호는 동일한 부재를 나타낸다.
구체적으로, 본 발명의 제3 실시예에 의한 반도체 소자는 도 3의 제2 실시예와 비교하여 제2 플러그(53)가 제2 비아홀(37)을 매립함과 동시에 제2 장벽금속층(39) 상에 형성된 것을 제외하고는 동일하다. 즉, 제2 플러그(53)가 제2 비아홀(37)을 매립하면서 층간절연막(27)의 상부 전면에 형성되어 있다. 이렇게 되면, 제2 플러그(53)가 상부 금속층(45)과의 접촉면적이 넓기 때문에 상부 금속층과제2 플러그의 접촉 저항을 줄일 수 있다. 그리고, 하부 금속층도 도 3과 마찬가지로 제1 플러그(51)가 하부 금속층(23)의 전면에 접촉되어 있지 때문에 접촉 저항을 더욱더 줄일 수 있다.
도 5 내지 도 10은 상기 도 2에 도시한 본 발명에 의한 다층 금속 배선을 갖는 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 5는 반도체 기판(21) 상에 제1 비아홀(29)을 갖는 하부 금속층(23)을 형성하는 단계를 나타낸다.
구체적으로, 반도체 기판(21) 상에 제1 비아홀(29)을 갖는 하부 금속층(23)을 5000∼16000Å의 두께로 형성한다. 상기 제1 비아홀(29)을 갖는 하부 금속층(23)은 반도체 기판(21) 상에 금속물질층, 캡핑 물질층 및 절연 물질층을 형성한 후 사진식각공정을 이용하여 절연막(26), 제1 캡핑층(25)을 형성함과 동시에 하부 금속층(23)을 일정량 식각하여 제1 비아홀(29)을 형성한다. 이때, 상기 제1 비아홀(29)의 크기를 반도체 소자 제조시의 디자인 룰(design rule)보다 큰 a의 직경으로 형성한다. 이렇게 되면, 후에 형성되는 제1 플러그(33)와 하부 금속층(23)간의 접촉면적을 넓힐 수 있어 접촉 저항을 줄일 수 있다.
상기 하부 금속층(23)은 알루미늄, 알루미늄 합금 또는 구리 등을 사용할 수 있다. 상기 제1 캡핑층(25)은 하부 금속층(23)과 후에 형성되는 층간 절연막의 계면에서 서로 반응하여 합금상태가 되는 것을 방지하고 사진식각공정시 반사율을 낮추고자 형성하는 것으로서, 화학적으로 열적으로 안정할 뿐만 아니라 전기적 비저항이 매우 작은 타이타늄 질화막(TiN)을 사용하여 형성한다. 그리고, 상기절연막(26)은 실리콘산화막을 이용한다.
도 6은 제1 플러그용 금속층(32)을 형성하는 단계를 나타낸다.
구체적으로, 상기 제1 비아홀(29)의 표면 및 상기 절연막(26)의 표면 상에 제1 장벽 금속층(31)을 형성한다. 이러한 제1 장벽 금속층(31)은 타이타늄막 및 타이타늄질화막을 순차적으로 얇게 증착함으로써 형성된다. 이때, 타이타늄질화막은 하부 금속층(23)의 측벽과 후속공정에서 형성되는 제1 플러그가 그 계면에서 서로 반응을 일으키는 것을 방지하기 위한 것이며, 타이타늄막은 타이타늄질화막 및 하부 금속층(23)의 접촉이 잘 되도록 하기 위한 것이다. 상기 제1 장벽 금속층(31)은 형성하지 않을 수도 있다. 다음, 제1 장벽 금속층(31)이 형성된 반도체 기판(21)의 전면에 제1 플러그용 금속막(32)을 증착한다. 상기 제1 플러그용 금속막(32)은 후에 형성되는 제2 플러그용 금속막과 동일한 금속막을 이용하며, 본 실시예에서는 텅스텐막을 이용한다.
도 7은 제1 플러그(33)를 형성하는 단계를 나타낸다.
구체적으로, 제1 캡핑층(25)의 상부면을 식각저지층으로 하여 상기 플러그용 제2 금속막(32), 제1 장벽 금속층(31) 및 절연막(26)을 전면식각하여 제1 플러그(33)를 형성한다. 이렇게 되면, 제1 비아홀(29)의 내벽에만 제1 장벽 금속층(31)이 남게 된다. 상기 전면 식각 공정은 화학기계적연마방법을 이용하거나 에치백방법을 이용할 수 있다. 특히 화학기계적연마방법을 이용하면 제1 플러그(33)의 표면의 특성을 향상시킬 수 있다. 그리고, 제1 플러그(33)가 직경이 큰 제1 비아홀(29)에 매립되어 있기 때문에 제1 플러그(33)가 제1 비아홀(29)로부터 분리되거나 하부 금속층(23)의 계면으로부터 들뜨는 것을 억제할 수 있다.
도 8은 층간절연막 및 제2 비아홀을 형성하는 단계를 나타낸다.
구체적으로, 상기 제1 플러그(33)가 형성된 반도체 기판(21)의 전면에 층간절연막(27)을 형성한후, 사진식각하여 상기 제1 플러그(33)의 표면를 노출하는 제2 비아홀(37)을 형성한다. 상기 제2 비아홀(37)은 상기 도 5에서 형성한 제1 비아홀(29)보다 작은 크기인 b의 직경을 갖게 형성한다.
다음에, 상기 제2 비아홀(37)의 표면 및 상기 층간절연막(27)의 표면 상에 제2 장벽 금속층(39)을 형성한다. 이러한 제2 장벽 금속층(39)은 타이타늄막 및 타이타늄질화막을 순차적으로 얇게 증착함으로써 형성된다. 이때, 타이타늄질화막은 층간절연막(27)의 측벽과 후속공정에서 형성되는 제2 플러그가 그 계면에서 서로 반응을 일으키는 것을 방지하기 위한 것이며, 타이타늄막은 타이타늄질화막 및 층간절연막(27)의 접촉이 잘 되도록 하기 위한 것이다. 상기 제2 장벽 금속층(39)은 형성하지 않을 수도 있다.
도 9는 제2 플러그용 금속막(40)을 형성하는 단계를 나타낸다.
구체적으로, 제2 장벽 금속층(39)이 형성된 반도체 기판(21)의 전면에 제2 플러그용 금속막(40)을 증착하며, 상기 제2 플러그용 금속막(40)은 텅스텐막인 것이 바람직하다.
도 10은 제2 플러그를 형성하는 단계를 나타낸다.
구체적으로, 상기 층간절연막(27)의 상부면을 식각저지층으로 하여 상기 제2 플러그용 금속막(40) 및 제2 장벽 금속층(39)을 전면식각하여 제2 플러그(41)를 형성한다. 이때, 상기 전면 식각 공정은 화학기계적연마방법을 이용하거나 에치백방법을 이용할 수 있다. 특히 화학기계적연마방법을 이용하면 제2 플러그(41)의 표면의 특성을 향상시킬 수 있다. 이렇게 되면, 제2 비아홀(37)의 내벽에만 제2 장벽 금속층(39)이 형성된다.
다음에, 도 2에 도시한 바와 같이 제2 플러그(41), 제2 장벽 금속층(39) 및 층간절연막(27) 상에 제2 캡핑층(43), 상부 금속층(45) 및 제3 캡핑층(47)을 형성함으로써 다층 금속 배선을 완성한다. 상기 제2 캡핑층(43) 및 제3 캡핑층(47)은 타이타늄 질화막을 이용하며, 상부 금속층(45)은 알루미늄, 알루미늄 합금 또는 구리 등을 사용하여 5000∼16000Å의 두께로 형성한다.
이상에서 살펴본 바와 같이 본 발명의 반도체 소자는 하부 금속층 내에 직경이 큰 제1 비아홀을 형성하고 상기 제1 비아홀에 제1 플러그를 형성하였다. 이렇게 되면, 제1 플러그와 하부 금속층 간에 접촉 면적을 크게 되어 접촉 저항을 줄일 수 있다. 그리고, 제1 플러그가 직경이 큰 제1 비아홀에 매립되어 있기 때문에 제1 플러그가 제1 비아홀로부터 분리되는 현상이나 하부 금속층의 계면으로부터 들뜨는 현상을 억제할 수 있다.
더욱이, 본 발명의 반도체 소자는 제1 플러그를 직경이 큰 제1 비아홀에 매립함과 동시에 하부 금속층 상부에 형성함으로써 접촉저항을 더욱 줄일 수 있고, 제2 비아홀에도 제2 플러그를 형성함과 동시에 상부 금속층과 전면에서 접촉함으로써 접촉 저항을 줄일 수 있다.

Claims (20)

  1. 반도체 기판 상에 형성되고, 그 내부에 제1 비아홀이 형성된 하부 금속층;
    상기 제1 비아홀에 매립되어 상기 하부 금속층과 전기적으로 연결되는 제1 플러그;
    상기 제1 플러그 상에 형성되고, 그 내부에 상기 제1 비아홀보다 작은 직경의 제2 비아홀이 형성된 층간절연막;
    상기 제2 비아홀에 매립되어 상기 제1 플러그와 전기적으로 연결되는 제2 플러그; 및
    상기 제2 플러그 상에 형성되어 상기 제2 플러그 및 상기 제2 플러그보다 직경이 큰 제1 플러그를 통하여 하부 금속층과 연결되는 상부 금속층을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서, 상기 제1 비아홀 및 제2 비아홀의 내벽에 장벽 금속층이 더 형성되어 있는 것을 특징으로 하는 반도체 소자.
  3. 제2항에 있어서, 상기 장벽 금속층은 타이타늄/타이타늄 질화막인 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서, 상기 제1 플러그와 제2 플러그는 동일한 금속막으로 구성되어 있는 것을 특징으로 하는 반도체 소자.
  5. 제4항에 있어서, 상기 제1 플러그와 제2 플러그는 텅스텐막인 것을 특징으로 하는 반도체 소자.
  6. 제1항에 있어서, 상기 제2 플러그 상에 캡핑막이 더 형성되어 있는 것을 특징으로 하는 반도체 소자.
  7. 제6항에 있어서, 상기 캡핑막은 타이타늄 질화막인 것을 특징으로 하는 반도체 소자.
  8. 반도체 기판 상에 형성되고, 그 내부에 제1 비아홀이 형성된 하부 금속층;
    상기 제1 비아홀에 매립된 제1 플러그;
    상기 제1 플러그 및 하부 금속층 상에 형성되고, 상기 제1 플러그 상에 위치하는 상기 제1 비아홀보다 작은 직경의 제2 비아홀이 그 내부에 형성된 층간절연막;
    상기 제2 비아홀에 매립된 제2 플러그; 및
    상기 제2 플러그 및 상기 층간절연막 상에 형성되어 상기 제2 플러그 및 직경이 제2 플러그보다 큰 상기 제1 플러그를 통하여 하부 금속층과 연결된 상부 금속층을 포함하여 이루어지는 것을 특징으로 반도체 소자.
  9. 제8항에 있어서, 상기 제1 비아홀 및 제2 비아홀의 내벽에 장벽 금속층이 더 형성되어 있는 것을 특징으로 하는 반도체 소자.
  10. 제9항에 있어서, 상기 장벽 금속층은 타이타늄/타이타늄 질화막인 것을 특징으로 하는 반도체 소자.
  11. 제8항에 있어서, 상기 제1 플러그와 제2 플러그는 동일한 금속막으로 구성되어 있는 것을 특징으로 하는 반도체 소자.
  12. 제11항에 있어서, 상기 제1 플러그와 제2 플러그는 텅스텐막인 것을 특징으로 하는 반도체 소자.
  13. 제8항에 있어서, 상기 제2 플러그 및 층간절연막 상에 캡핑막이 더 형성되어 있는 것을 특징으로 하는 반도체 소자.
  14. 제13항에 있어서, 상기 캡핑막은 타이타늄 질화막인 것을 특징으로 하는 반도체 소자.
  15. 반도체 기판 상에 하부 금속층을 형성하는 단계;
    사진식각공정을 이용하여 상기 하부 금속층 내에 제1 비아홀을 형성하는 단계;
    상기 제1 비아홀에 매립된 제1 플러그를 형성하는 단계;
    상기 제1 플러그 및 하부 금속층 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 패터닝하여 상기 제1 플러그 상에 위치하면서 상기 제1 비아홀보다 직경이 작은 제2 비아홀을 상기 층간 절연막 내에 형성하는 단계;
    상기 제2 비아홀에 매립된 제2 플러그를 형성하는 단계; 및
    상기 제2 플러그 상에 상부 금속층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제15항에 있어서, 상기 제1 비아홀에 제1 플러그를 매립하는 단계는 상기 제1 비아홀에 충분히 매립되도록 금속막을 형성하는 단계와, 상기 금속막을 전면식각하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제15항에 있어서, 상기 전면식각은 에치백 또는 화학기계적연마법으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  18. 제15항에 있어서, 상기 제1 비아홀을 형성하는 단계 후에, 상기 제1 비아홀의 내벽에 장벽 금속층을 더 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  19. 제15항에 있어서, 상기 제2 비아홀을 형성하는 단계 후에, 상기 제2 비아홀의 내벽에 장벽 금속층을 더 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  20. 제15항에 있어서, 상기 제1 플러그와 제2 플러그는 동일한 금속막으로 형성하는 것을 것을 특징으로 하는 반도체 소자의 제조방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100906306B1 (ko) * 2002-06-25 2009-07-07 매그나칩 반도체 유한회사 반도체 소자의 구리 배선 형성 방법
KR101024870B1 (ko) * 2003-11-04 2011-03-31 매그나칩 반도체 유한회사 반도체 소자의 금속배선 형성방법
US20050127516A1 (en) * 2003-12-12 2005-06-16 Mercer Betty S. Small viatops for thick copper connectors
US7405154B2 (en) * 2006-03-24 2008-07-29 International Business Machines Corporation Structure and method of forming electrodeposited contacts
US8860147B2 (en) * 2007-11-26 2014-10-14 Texas Instruments Incorporated Semiconductor interconnect
CN204361089U (zh) * 2014-12-30 2015-05-27 京东方科技集团股份有限公司 一种过孔电连接结构、阵列基板及显示装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08274172A (ja) * 1995-02-02 1996-10-18 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4933743A (en) * 1989-03-11 1990-06-12 Fairchild Semiconductor Corporation High performance interconnect system for an integrated circuit
US5635763A (en) * 1993-03-22 1997-06-03 Sanyo Electric Co., Ltd. Semiconductor device having cap-metal layer
US5595936A (en) * 1993-08-04 1997-01-21 Hyundai Electronics Industries Co., Ltd. Method for forming contacts in semiconductor device
US5470790A (en) * 1994-10-17 1995-11-28 Intel Corporation Via hole profile and method of fabrication
DE69632969T2 (de) * 1995-03-20 2005-07-28 Unitive International Ltd. Verfahren zum Bilden von Loterhebungen und Loterhebungsstruktur
US5739049A (en) * 1995-08-21 1998-04-14 Hyundai Electronics Industries Co., Ltd. Method for fabricating semiconductor device having a capacitor and a method of forming metal wiring on a semiconductor substrate
JP2785768B2 (ja) * 1995-09-14 1998-08-13 日本電気株式会社 半導体装置の製造方法
US5932907A (en) * 1996-12-24 1999-08-03 International Business Machines Corporation Method, materials, and structures for noble metal electrode contacts to silicon
KR100267093B1 (ko) * 1997-04-29 2000-10-02 윤종용 박막커패시터및그제조방법
JP3249071B2 (ja) * 1997-08-01 2002-01-21 松下電器産業株式会社 半導体装置の製造方法
US5939788A (en) * 1998-03-11 1999-08-17 Micron Technology, Inc. Copper diffusion barrier, aluminum wetting layer and improved methods for filling openings in silicon substrates with cooper
KR100283028B1 (ko) * 1998-03-19 2001-03-02 윤종용 디램 셀 캐패시터의 제조 방법
TW408443B (en) * 1998-06-08 2000-10-11 United Microelectronics Corp The manufacture method of dual damascene
KR100268427B1 (ko) * 1998-08-10 2000-10-16 윤종용 반도체 장치의 콘택 형성 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08274172A (ja) * 1995-02-02 1996-10-18 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法

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