KR101185996B1 - 반도체 소자 및 그 형성방법 - Google Patents
반도체 소자 및 그 형성방법 Download PDFInfo
- Publication number
- KR101185996B1 KR101185996B1 KR1020100002411A KR20100002411A KR101185996B1 KR 101185996 B1 KR101185996 B1 KR 101185996B1 KR 1020100002411 A KR1020100002411 A KR 1020100002411A KR 20100002411 A KR20100002411 A KR 20100002411A KR 101185996 B1 KR101185996 B1 KR 101185996B1
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- insulating film
- semiconductor device
- shielding line
- metal
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 53
- 238000000034 method Methods 0.000 title claims abstract description 48
- 229910052751 metal Inorganic materials 0.000 claims abstract description 134
- 239000002184 metal Substances 0.000 claims abstract description 134
- 239000010410 layer Substances 0.000 claims description 80
- 230000004888 barrier function Effects 0.000 claims description 24
- 239000000463 material Substances 0.000 claims description 24
- 239000011229 interlayer Substances 0.000 claims description 19
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims description 11
- 230000008569 process Effects 0.000 claims description 11
- 239000010949 copper Substances 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 10
- 150000004767 nitrides Chemical class 0.000 claims description 6
- 238000000206 photolithography Methods 0.000 claims description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 6
- 229910052721 tungsten Inorganic materials 0.000 claims description 6
- 239000010937 tungsten Substances 0.000 claims description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 5
- 229910052782 aluminium Inorganic materials 0.000 claims description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 5
- 229910052802 copper Inorganic materials 0.000 claims description 5
- 239000000126 substance Substances 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims 1
- 238000001465 metallisation Methods 0.000 claims 1
- 230000005540 biological transmission Effects 0.000 abstract description 5
- 230000000694 effects Effects 0.000 description 5
- 230000010354 integration Effects 0.000 description 3
- 238000005304 joining Methods 0.000 description 3
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000008685 targeting Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5225—Shielding layers formed together with wiring layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체 소자 및 그 형성방법에 관한 것으로, 특히 차폐 라인을 형성하기 위한 별도의 공간이 불필요하여 금속배선의 선폭을 감소시키고, 금속배선의 데이터 전송특성과 시그널 특성 및 노이즈 특성을 향상시키는 반도체 소자 및 그 형성방법 관한 것이다.
본 발명의 반도체 소자는 반도체 소자에 형성된 다수 개의 금속배선, 상기 금속배선의 표면에 형성되는 절연막 및 상기 절연막 사이에 형성되는 차폐 라인을 포함하는 것을 특징으로 한다.
본 발명의 반도체 소자는 반도체 소자에 형성된 다수 개의 금속배선, 상기 금속배선의 표면에 형성되는 절연막 및 상기 절연막 사이에 형성되는 차폐 라인을 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자 및 그 형성방법에 관한 것이다. 보다 상세하게는 금속배선을 포함하는 반도체 소자의 및 그 형성방법에 관한 것이다.
반도체 장치는 실리콘 웨이퍼 내 일정영역에 불순물을 주입하거나 새로운 물질을 증착하는 등의 과정을 통해 정해진 목적에 따라 동작할 수 있도록 한 것으로, 대표적인 예로 반도체 기억 장치를 들 수 있다. 반도체 기억 장치 내부에는 정해진 목적을 수행하기 위해 트랜지스터, 캐패시터, 저항 등의 많은 소자들을 포함하고 있으며, 각각의 소자들은 도전층을 통해 연결되어 데이터 혹은 신호를 주고받는다.
반도체 장치의 제조 기술이 발전하면서 반도체 장치의 집적도를 향상시켜 하나의 웨이퍼에 보다 많은 칩을 형성하는 노력은 계속되어 왔다. 이에 따라, 집적도를 높이기 위해서 디자인 규칙상의 최소 선폭은 점점 작아지고 있다. 또한, 반도체 장치는 더욱 빠른 속도로 동작할 것을 요구받으면서 동시에 전력 소모를 줄일 것을 요구받는다.
집적도를 향상시키기 위해서는, 반도체 장치 내 여러 구성 요소들의 크기를 줄이는 것뿐만 아니라 연결하는 배선의 길이와 폭도 줄여야 한다. 아울러, 좁은 폭을 가지는 배선을 통해서도 반도체 장치 내에서 전기 신호가 잘 전달될 수 있도록 저항도 작아야 한다.
일반적으로, 반도체 소자에는 소자와 소자 간 또는 배선과 배선 간을 전기적으로 연결하기 위해 금속배선이 형성되며, 상부 금속배선과 하부 금속배선 간의 연결을 위해 콘택 플러그가 형성된다. 최근에는 이러한 금속배선의 물질을 저항이 작은 구리(Cu) 등으로 변경하거나, 혹은 금속배선 자체의 패턴밀도를 감소시키려는 연구가 진행되고 있다.
본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위한 것으로, 차폐 라인을 금속배선 사이에 자기정렬 방식으로 형성하므로 차폐 라인을 형성하기 위한 별도의 공간이 불필요하여 금속배선의 선폭을 감소시키고, 금속배선의 데이터 전송특성과 시그널 특성 및 노이즈 특성을 향상시키는 반도체 소자 및 그 형성방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명의 반도체 소자는, 반도체 소자에 형성된 다수 개의 금속배선, 상기 금속배선의 표면에 형성되는 절연막 및 상기 절연막 사이에 형성되는 차폐 라인을 포함하여, 차폐 라인을 형성하기 위한 별도의 공간이 불필요하여 금속배선의 선폭을 감소시키고, 금속배선의 데이터 전송특성과 시그널 특성 및 노이즈 특성을 향상시키는 것을 특징으로 한다.
나아가 상기 차폐 라인은 텅스텐(W)을 포함하고, 상기 절연막은 질화막을 포함하는 것이 바람직하며, 상기 금속배선은, 알루미늄(Al) 또는 구리(Cu) 재질의 메탈층 및 상기 메탈층의 상하부에 형성되는 티타늄 질화막(TiN) 재질의 배리어 메탈층을 포함하는 것을 특징으로 한다.
또한 상기 금속배선의 하부에 위치하는 층간절연막, 상기 층간절연막의 상부에 형성되는 식각 정지막 및 상기 식각 정지막 상부에 형성되는 산화막을 더 포함하여, 상기 금속배선 하부에 소정 두께의 산화막 패턴 형성이 용이한 것을 특징으로 한다.
또한, 상기 산화막의 두께는 상기 절연막의 두께와 동일하여, 금속배선과 차폐라인의 높이를 동일하게 형성 가능한 것이 바람직하다.
아울러 상기 다수의 차폐 라인의 일측 단부가 서로 연결되어 접지를 위한 콘택 플러그와 연결되어, 다수의 차폐라인을 용이하게 접지시켜, 금속배선에 대한 차폐 효과를 향상시키는 것을 특징으로 한다.
한편, 본 발명에 따르는 반도체 소자의 형성방법은 반도체 소자에 다수의 금속배선을 형성하는 단계, 상기 금속배선을 포함한 반도체 소자의 전면에 절연막을 형성하는 단계 및 상기 각 절연막의 사이에 차폐 라인을 형성하는 단계를 포함하여, 차폐 라인을 형성하기 위한 별도의 공간이 불필요하여 금속배선의 선폭을 감소시키고, 금속배선의 데이터 전송특성과 시그널 특성 및 노이즈 특성을 향상시키는 것을 특징으로 한다.
나아가 상기 금속배선을 형성하는 단계는, 반도체 소자에 하부 배리어 메탈층, 메탈층 및 상부 배리어 메탈층을 형성하는 단계 및 상기 상부 배리어 메탈층, 메탈층 및 하부 배리어 메탈층을 포토 리소그래피 공정으로 식각하는 단계를 포함하는 것이 바람직하다.
또한 상기 상부 및 하부 배리어 메탈층은 티타늄 질화막을 포함하여 형성되고, 상기 메탈층은 텅스텐 층을 포함하여 형성되는 것을 특징으로 한다.
아울러 상기 차폐 라인을 형성하는 단계는, 상기 금속배선을 포함한 반도체 소자의 전면에 차폐라인 물질을 증착하는 단계, 상기 증착된 차폐라인 물질의 상부를 식각하는 단계 및 상기 금속배선 및 상기 차폐라인의 상부에 층간절연막을 형성하는 단계를 포함하여, 차폐라인이 별도의 포토 리소그래피 공정 없이 자기정렬 방식으로 형성되는 것을 특징으로 한다.
그리고 상기 차폐라인 물질의 상부를 식각하는 단계는, 상기 차폐라인 물질의 상부를 CMP로 평탄화시키는 단계 및 상기 잔존한 차폐라인 물질의 상부를 에치백으로 식각하는 단계를 포함하고, 상기 차폐라인 물질을 증착하는 단계 전, 상기 금속배선을 포함한 반도체 소자의 전면에 티타늄 질화막 재질의 배리어 메탈층을 형성하는 단계를 더 포함하여, 상기 차폐라인의 높이를 금속배선의 높이와 동일하게 형성할 수 있는 것을 특징으로 한다.
나아가 상기 금속배선을 형성하는 단계 전, 반도체 소자에 층간절연막을 형성하는 단계, 상기 층간절연막의 상부에 식각 정지막을 형성하는 단계 및 상기 식각 정지막의 상부에 산화막을 형성하는 단계를 더 포함하여, 산화막 패턴을 소정 높이로 형성하는 것이 용이한 것을 특징으로 한다.
또한 상기 산화막의 두께는 상기 절연막의 두께와 동일하도록 형성되어, 금속배선과 차폐라인의 하부 높이를 동일하게 형성하는 것을 특징으로 한다.
아울러 상기 차폐라인을 형성하는 단계는, 상기 각 차폐 라인의 단부를 서로 연결하고, 접지 콘택 플러그와 연결하는 단계를 포함하여, 다수의 차폐라인을 접지시킴으로써 금속배선에 대한 차폐 효과를 향상시키는 것을 특징으로 한다.
그리고 상기 절연막을 형성하는 단계는, 상기 절연막을 상기 금속배선의 상부 및 측벽, 그리고 상기 식각정지막의 상부에 형성하는 것이 바람직하다.
나아가 상기 절연막을 형성하는 단계는, LP-CVD(Low Pressure Chemical Vapor Depositon)를 이용하는 것이 바람직하며, 상기 절연막을 형성하는 단계에서, 상기 절연막의 두께를 조정함으로써, 상기 차폐 라인의 선폭을 조정하는 것을 특징으로 한다.
또한 상기 차폐라인의 선폭 및 상기 절연막의 두께는, 상기 금속배선 선폭의 1/3로 형성되어, 금속배선의 선폭을 종래와 같이 유지하면서 차폐라인을 형성할 수 있는 것을 특징으로 한다.
본 발명의 반도체 소자 및 그 형성방법은 차폐 라인을 형성하기 위한 별도의 공간이 불필요하여 금속배선의 선폭을 감소시키고, 금속배선의 데이터 전송특성과 시그널 특성 및 노이즈 특성을 향상시키는 효과를 제공한다.
도 1은 본 발명에 따르는 반도체 소자의 평면도 및 단면도;
도 2a 내지 2f는 본 발명에 따르는 반도체 소자의 형성방법을 순차적으로 도시한 단면도; 그리고,
도 3은 본 발명에 따르는 반도체 소자의 평면도이다.
도 2a 내지 2f는 본 발명에 따르는 반도체 소자의 형성방법을 순차적으로 도시한 단면도; 그리고,
도 3은 본 발명에 따르는 반도체 소자의 평면도이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자 및 그 형성방법의 일실시예에 대해 상세히 설명하기로 한다.
도 1은 본 발명에 따르는 반도체 소자의 평면도 및 단면도이고, (b)는 (a)의 A-A′선을 따른 단면도이다. 먼저 도 1의 (a)를 참조하면, 본 발명에 따르는 반도체 소자는 다수의 금속배선(10)이 라인 앤 스페이스(line and space) 패턴으로 형성되고, 금속배선(10)들의 측벽에는 소정 폭의 절연막(30)이 형성된다. 그리고 각 금속배선(10)들의 사이에서도 절연막(30)들의 사이에 형성되는 공간에는 차폐 라인(20)이 형성된다.
여기서 금속배선(10)은 소자와 소자 간 또는 배선과 배선 간을 전기적으로 연결하여 데이터가 오고 가는 배선으로써 데이터 라인(data line) 역할을 한다. 그리고 인접한 금속배선(10) 사이에 커플링(coupling), 간섭(interference) 또는 노이즈(noise)가 발생하여 치명적인 동작불량이 발생하는 것을 방지하기 위하여, 차폐 라인(20)이 금속배선(10) 사이에 형성된다. 다만 모든 금속배선(10) 사이에 차폐 라인(20)을 형성할 경우 반도체 소자 면적이 증가하므로, 중요한 금속배선(10)들의 사이에만 차폐 라인(20)을 형성할 수 있다.
다음으로 도 1의 (b)를 참조하면, 금속배선(10)은 메탈층(12)과 그 상하부에 형성되는 배리어 메탈층(14, 16; barrier metal film)을 포함한다. 메탈층(12)은 알루미늄(Al) 또는 구리(Cu)를 포함할 수 있고, 배리어 메탈층(14, 16)은 티타늄 질화막(TiN)을 포함하는 것이 바람직하다. 금속배선(10)의 하부에는 산화막(46)이 형성되는데, 바람직하게는 절연막(30)과 동일한 두께로 형성되며 이 결과 금속배선(10)의 높이와 차폐라인(20)의 높이를 일치시킬 수 있다.
금속배선(10)의 하부에는 층간절연막(42)과 식각정지막(44)이 형성되며, 층간절연막(42)은 산화막, 식각정지막(44)은 질화막을 포함할 수 있다.
절연막(30)은 금속배선(10)의 측벽과 상부면을 포함한 모든 표면 상에 증착되어 형성된다. 절연막(30)은 인접한 금속배선(10)들을 절연시키는 역할을 함과 동시에, 인접한 금속배선(10)들 사이에 차폐라인(20)이 형성될 공간을 제공하고, 인접한 금속배선(10)과 차폐라인(20)을 서로 절연시키는 역할을 한다. 절연막(30)의 재질은 질화막인 것이 바람직하고, 절연막(30)의 두께는 금속배선(10) 선폭의 1/3인 경우 차폐라인(20)의 선폭을 금속배선(10) 선폭의 1/3로 형성할 수 있다는 점에서 금속배선(10)만 형성하는 소자와 차지하는 공간이 동일하다는 점에서 가장 바람직하다.
마지막으로 차폐라인(20)은 절연막(30)의 증착 후 절연막(30) 사이에 형성되는 공간에 매립되어 형성된다. 차폐라인(20)의 재질은 텅스텐(W)을 포함하는 것이 바람직하고, 높이는 금속배선(10)의 높이와 동일한 경우 인접한 금속배선(10) 사이의 커플링과 간섭 또는 노이즈 차단 효과가 극대화될 수 있다.
도 2a 내지 2f는 본 발명에 따르는 반도체 소자의 형성방법을 순차적으로 도시한 단면도이며, 이하에서는 도면을 참조하여 상술한 구조의 반도체 소자를 형성하는 방법을 순차적으로 설명한다.
먼저 도 2a를 참조하면, 금속배선의 하부 층간물질을 형성하는데 층간절연막(42)과 식각정지막(44) 및 산화막(46)을 순차적으로 증착한다. 층간절연막(42)과 산화막(46)은 모두 산화막 재질인 것이 바람직하고, 식각정지막(44)은 식각정지막(etch stop) 역할을 하도록 산화막에 비하여 상대적으로 식각선택비가 낮은 질화막을 포함하며 100 Å 두께로 형성되는 것이 바람직하다. 산화막(46)은 금속배선(10) 선폭의 1/3 정도의 두께를 가지도록 형성될 수 있다.
이후 산화막(46)의 상부에 금속배선(10)을 형성하는데, 하부 배리어 메탈층(16)과 메탈층(12) 및 상부 배리어 메탈층(14)이 순차적으로 형성된다. 메탈층(12)의 물질은 알루미늄(Al) 또는 구리(Cu)를 포함하여 형성되고, 배리어 메탈층(14, 16)은 티타늄 질화막(TiN)을 포함하여 형성된다.
메탈층(12)이 식각이 용이한 알루미늄으로 형성될 경우에는, TiN 층, Al 층 및 TiN 층을 순차적으로 적층한 뒤 포토 리소그래피 공정을 이용하여 세 가지 물질층을 식각함으로써 금속배선(10) 패턴을 형성할 수 있다. 메탈층(12)이 식각이 용이하지 않은 구리로 형성될 경우에는, 금속배선(10) 높이의 층간절연막(미도시)을 먼저 형성하고, 이 층간절연막에 금속배선(10)이 형성될 리세스(recess; 미도시)를 식각한 뒤 리세스 내부에 배리어 메탈층(14, 16) 및 메탈층(12)을 순차적으로 매립하여 형성하는 소위 다마신(Damascene) 공정을 이용할 수 있다.
이 금속배선(10)은 라인 앤 스페이스(line and space) 패턴으로 형성되며, 이 때 라인 : 스페이스의 비율을 1 : 1인 것이 바람직하다.
이후 도 2b에 도시된 바와 같이 금속배선(10) 사이에 위치한 공간에서 금속배선(10) 하부의 산화막(46)을 식각하여 제거한다. 이 때 식각공정은 반응성 이온식각(Reactive Ion Etch)을 이용하며, 식각정지막(44)을 타겟으로 식각하는 것이 바람직하다.
다음으로 도 2c를 참조하면, 금속배선(10) 및 산화막(46)을 포함하는 패턴의 전면에 절연막(30)을 증착한다. 이 절연막(30)은 질화막을 포함하며, 금속배선(10)의 상부면과 측벽, 산화막(46)의 측벽 및 식각정지막(44)의 표면을 포함한 전 표면에 증착된다. 절연막(30)의 두께는 산화막(46)의 두께와 동일하고, 금속배선(10)의 선폭의 1/3의 두께를 갖도록 형성되어, 절연막(30)들 사이에 소정 폭의 리세스(35)가 형성되는 것이 바람직하다. 절연막(30)을 증착하는 공정에서 LP-CVD(Low Pressure Chemical Vapor Depositon)를 이용하는 것이 절연막(30)을 콘포멀(conformal)하게 형성할 수 있는 방법이다.
이후 도 2d에 도시된 바와 같이, 절연막(30)이 증착된 반도체 소자의 상부에 차폐라인(20) 물질을 증착하여 리세스(35)를 매립시킨다. 차폐라인(20) 물질은 텅스텐(W)을 포함할 수 있고, 도면에는 도시되지 않았으나 차폐라인(20)을 증착하기 전 배리어 메탈로서 50Å 두께의 티타늄 질화막(TiN)을 먼저 증착하는 것이 바람직하다.
이와 같이 절연막(30) 사이에 리세스(35)를 형성하고 이 리세스(35)에 차폐라인(20)를 매립하는 공정은 별도로 마스크를 사용한 포토 리소그래피 공정이 필요 없는 자기정렬 방식에 의한 것이므로, 공정단가가 높은 포토 리소그래피 공정의 추가 필요 없어 반도체 소자의 제조단가를 절감시킬 수 있다.
다음으로 도 2e를 참조하면, 절연막(30)을 타겟으로 한 CMP(Chemical Mechanical Polishing) 또는 에치백(etch back)을 실시하여 절연막(30) 상부의 차폐라인(20) 물질을 제거한다.
이후 도 2f에 도시된 바와 같이, 차폐라인(20) 물질에 대한 에치백을 실시하여 차폐라인(20)의 높이를 금속배선(10)의 높이와 일치시킨다. 그리고 그 상부에 층간절연막(48)을 충분한 두께로 증착하여 한 층의 금속배선(10) 형성공정이 완료된다. 이후에도, 금속배선(10) 상부의 다른 금속배선을 또 형성할 수 있으며, 상술한 공정이 동일하게 적용될 수 있다.
지금까지 설명한 본 발명에 따르는 반도체 소자의 형성방법에서는 금속배선(10)들의 표면에 절연막(30)을 형성하고 절연막(30)들 사이에 차폐라인(20)을 형성하기 때문에, 절연막(30)의 증착 두께를 조정함으로써 차폐라인(20)의 선폭도 조정할 수 있다.
한편, 도 3은 본 발명에 따르는 반도체 소자의 평면도이다. 도 3을 참조하면, 본 발명에서 다수의 차폐라인(20)의 단부는 서로 연결되어 하나로 합류되는 합류패턴(22)을 포함하고, 이 합류패턴(22)은 접지를 위한 콘택 플러그(24)와 연결될 수 있다. 이 차폐라인(20)은 데이터 송신이 전혀 이루어지지 않고, 금속배선(10)들을 서로 차폐시키는 역할만을 수행하기 때문에, 이와 같이 다수의 차폐라인(20)들이 함께 접지되면 다수의 차폐라인(10)이 모두 접지되는 효과를 얻기 때문에, 금속배선(10)의 차폐 효과를 더욱 향상시킬 수 있다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
10 : 금속배선 12 : 메탈층
14 : 상부 배리어 메탈층 16 : 하부 배리어 메탈층
20 : 차폐라인 22 : 합류 패턴
24 : 콘택 플러그 30 : 절연막
35 : 리세스 42, 48 : 층간절연막
44 : 식각정지막 46 : 산화막
14 : 상부 배리어 메탈층 16 : 하부 배리어 메탈층
20 : 차폐라인 22 : 합류 패턴
24 : 콘택 플러그 30 : 절연막
35 : 리세스 42, 48 : 층간절연막
44 : 식각정지막 46 : 산화막
Claims (20)
- 반도체 소자에 형성되며, 메탈층 및 상기 메탈층의 상하부에 형성되는 배리어 메탈층을 포함하는 다수 개의 금속배선;
상기 금속배선의 표면에 형성되는 절연막; 및
상기 절연막 사이에 형성되며, 상기 금속배선과 동일한 높이를 갖는 차폐 라인을 포함하며,
상기 다수의 차폐 라인의 일측 단부가 서로 연결되어 접지를 위한 콘택 플러그와 연결되는 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 차폐 라인은 텅스텐(W)을 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 절연막은 질화막을 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 메탈층은 알루미늄(Al) 또는 구리(Cu)를 포함하고,
상기 배리어 메탈층은 티타늄 질화막(TiN)을 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 금속배선의 하부에 위치하는 층간절연막;
상기 층간절연막의 상부에 형성되는 식각 정지막; 및
상기 식각 정지막 상부에 형성되는 산화막을 더 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 5에 있어서,
상기 산화막의 두께는 상기 절연막의 두께와 동일한 것을 특징으로 하는 반도체 소자. - 삭제
- 반도체 소자에 하부 배리어 메탈층, 메탈층 및 상부 배리어 메탈층을 형성하는 단계;
상기 상부 배리어 메탈층, 메탈층 및 하부 배리어 메탈층을 포토 리소그래피 공정으로 식각하여 다수의 금속배선을 형성하는 단계;
상기 금속배선을 포함한 반도체 소자의 전면에 절연막을 형성하는 단계; 및
상기 각 절연막의 사이에 상기 금속배선과 동일한 높이의 차폐 라인을 형성하는 단계를 포함하며,
상기 차폐라인을 형성하는 단계는,
상기 각 차폐 라인의 단부를 서로 연결하고, 접지 콘택 플러그와 연결하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법. - 삭제
- 청구항 8에 있어서,
상기 상부 및 하부 배리어 메탈층은 티타늄 질화막을 포함하여 형성되고,
상기 메탈층은 텅스텐 층을 포함하여 형성되는 것을 특징으로 하는 반도체 소자의 형성방법. - 청구항 8에 있어서,
상기 차폐 라인을 형성하는 단계는,
상기 금속배선을 포함한 반도체 소자의 전면에 차폐라인 물질을 증착하는 단계;
상기 증착된 차폐라인 물질의 상부를 식각하는 단계; 및
상기 금속배선 및 상기 차폐라인의 상부에 층간절연막을 형성하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법. - 청구항 11에 있어서,
상기 차폐라인 물질의 상부를 식각하는 단계는,
상기 차폐라인 물질의 상부를 CMP로 평탄화시키는 단계; 및
상기 잔존한 차폐라인 물질의 상부를 에치백으로 식각하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법. - 청구항 11에 있어서,
상기 차폐라인 물질을 증착하는 단계 전,
상기 금속배선을 포함한 반도체 소자의 전면에 티타늄 질화막 재질의 배리어 메탈층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법. - 청구항 8에 있어서,
상기 금속배선을 형성하는 단계 전,
반도체 소자에 층간절연막을 형성하는 단계,
상기 층간절연막의 상부에 식각 정지막을 형성하는 단계; 및
상기 식각 정지막의 상부에 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법. - 청구항 14에 있어서,
상기 산화막의 두께는 상기 절연막의 두께와 동일하도록 형성되는 것을 특징으로 하는 반도체 소자의 형성방법. - 삭제
- 청구항 14에 있어서,
상기 절연막을 형성하는 단계는,
상기 절연막을 상기 금속배선의 상부 및 측벽, 그리고 상기 식각정지막의 상부에 형성하는 것을 특징으로 하는 반도체 소자의 형성방법. - 청구항 8에 있어서,
상기 절연막을 형성하는 단계는,
LP-CVD(Low Pressure Chemical Vapor Depositon)를 이용하는 것을 특징으로 하는 반도체 소자의 형성방법. - 청구항 8에 있어서,
상기 절연막을 형성하는 단계에서,
상기 절연막의 두께를 조정함으로써, 상기 차폐 라인의 선폭을 조정하는 것을 특징으로 하는 반도체 소자의 형성방법. - 청구항 8에 있어서,
상기 차폐라인의 선폭 및 상기 절연막의 두께는,
상기 금속배선 선폭의 1/3로 형성되는 것을 특징으로 하는 반도체 소자의 형성방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100002411A KR101185996B1 (ko) | 2010-01-11 | 2010-01-11 | 반도체 소자 및 그 형성방법 |
| US12/842,574 US8598677B2 (en) | 2010-01-11 | 2010-07-23 | Semiconductor device including metal lines |
| CN201010259754.0A CN102122651B (zh) | 2010-01-11 | 2010-08-19 | 半导体器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100002411A KR101185996B1 (ko) | 2010-01-11 | 2010-01-11 | 반도체 소자 및 그 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20110082438A KR20110082438A (ko) | 2011-07-19 |
| KR101185996B1 true KR101185996B1 (ko) | 2012-09-25 |
Family
ID=44251168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100002411A KR101185996B1 (ko) | 2010-01-11 | 2010-01-11 | 반도체 소자 및 그 형성방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8598677B2 (ko) |
| KR (1) | KR101185996B1 (ko) |
| CN (1) | CN102122651B (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103594415B (zh) * | 2012-08-13 | 2016-12-21 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
| US9558999B2 (en) | 2013-09-12 | 2017-01-31 | Globalfoundries Inc. | Ultra-thin metal wires formed through selective deposition |
| TWI669805B (zh) * | 2018-01-04 | 2019-08-21 | 力晶積成電子製造股份有限公司 | 非揮發性記憶體結構及其製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100571416B1 (ko) * | 2003-12-31 | 2006-04-14 | 동부아남반도체 주식회사 | 반도체 소자의 다층 금속 배선 형성 방법 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6091150A (en) * | 1996-09-03 | 2000-07-18 | Micron Technology, Inc. | Integrated circuitry comprising electrically insulative material over interconnect line tops, sidewalls and bottoms |
| US6239008B1 (en) * | 1999-09-29 | 2001-05-29 | Advanced Micro Devices, Inc. | Method of making a density multiplier for semiconductor device manufacturing |
| US6720245B2 (en) * | 2000-09-07 | 2004-04-13 | Interuniversitair Microelektronica Centrum (Imec) | Method of fabrication and device for electromagnetic-shielding structures in a damascene-based interconnect scheme |
| US6710391B2 (en) * | 2002-06-26 | 2004-03-23 | Texas Instruments Incorporated | Integrated DRAM process/structure using contact pillars |
| KR20050059935A (ko) | 2003-12-15 | 2005-06-21 | 매그나칩 반도체 유한회사 | 반도체 소자의 금속 배선 형성 방법 |
| KR20080004305A (ko) * | 2006-07-05 | 2008-01-09 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조방법 |
| US7927990B2 (en) * | 2007-06-29 | 2011-04-19 | Sandisk Corporation | Forming complimentary metal features using conformal insulator layer |
| KR20090064669A (ko) * | 2007-12-17 | 2009-06-22 | 주식회사 동부하이텍 | 반도체 소자의 금속배선 및 그 형성방법 |
-
2010
- 2010-01-11 KR KR1020100002411A patent/KR101185996B1/ko not_active IP Right Cessation
- 2010-07-23 US US12/842,574 patent/US8598677B2/en not_active Expired - Fee Related
- 2010-08-19 CN CN201010259754.0A patent/CN102122651B/zh not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100571416B1 (ko) * | 2003-12-31 | 2006-04-14 | 동부아남반도체 주식회사 | 반도체 소자의 다층 금속 배선 형성 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20110082438A (ko) | 2011-07-19 |
| US8598677B2 (en) | 2013-12-03 |
| CN102122651B (zh) | 2015-09-09 |
| CN102122651A (zh) | 2011-07-13 |
| US20110169142A1 (en) | 2011-07-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8748308B2 (en) | Through wafer vias and method of making same | |
| KR101332116B1 (ko) | 쓰루 웨이퍼 비아 및 이것의 제조 방법 | |
| KR102247918B1 (ko) | 반도체 장치 및 이의 제조 방법 | |
| US8871638B2 (en) | Semiconductor device and method for fabricating the same | |
| US7812426B2 (en) | TSV-enabled twisted pair | |
| US8299566B2 (en) | Through wafer vias and method of making same | |
| KR20190087843A (ko) | 반도체 장치 | |
| JP5388768B2 (ja) | ローカルインターコネクトを備えた半導体装置 | |
| US10886222B2 (en) | Via contact, memory device, and method of forming semiconductor structure | |
| JP2009141237A (ja) | 半導体装置及びその製造方法 | |
| US20090321931A1 (en) | Semiconductor device and method of manufacturing the same | |
| KR101185996B1 (ko) | 반도체 소자 및 그 형성방법 | |
| US7566658B2 (en) | Method for fabricating a metal interconnection using a dual damascene process and resulting semiconductor device | |
| KR100649313B1 (ko) | 반도체 소자의 이중 금속배선 및 그 제조 방법 | |
| US20020121701A1 (en) | Semiconductor devices and methods for manufacturing the same | |
| CN102420105B (zh) | 铜大马士革工艺金属-绝缘层-金属电容制造工艺及结构 | |
| US9330966B2 (en) | Methods of forming semiconductor devices | |
| CN115172324A (zh) | 半导体结构及其形成方法、堆叠结构 | |
| KR101168507B1 (ko) | 반도체 소자 및 그 형성 방법 | |
| US10062943B2 (en) | Microstrip line structure and method for fabricating the same | |
| JP2014175525A (ja) | 半導体装置及びその製造方法 | |
| TWI761223B (zh) | 動態隨機存取記憶體及其製造方法 | |
| US7851917B2 (en) | Wiring structure and method of manufacturing the same | |
| KR20070116464A (ko) | 커패시터가 구비된 반도체 장치 및 그 제조 방법 | |
| KR20070074183A (ko) | 반도체 소자의 금속배선 및 그 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| AMND | Amendment | ||
| X701 | Decision to grant (after re-examination) | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20150824 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |