KR20070116464A - 커패시터가 구비된 반도체 장치 및 그 제조 방법 - Google Patents

커패시터가 구비된 반도체 장치 및 그 제조 방법 Download PDF

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Abstract

전극 상에 수평 및 수직으로 신장된 MIM 커패시터가 형성된 반도체 장치를 제공한다. 이 장치는 반도체 기판 상부에 형성된 제 1 전극 패턴과 상기 제 1 전극 패턴 상에 커패시터 오프닝이 형성된 층간 절연막을 포함한다. 상기 커패시터 오프닝 내에 MIM 커패시터가 콘포말하게 형성된다. 상기 MIM 커패시터는 상기 제 1 전극 패턴에 접속된다. 상기 MIM 커패시터 상에 제 2 전극 패턴이 형성되어 상기 커패시터 오프닝을 채운다. 따라서, 반도체 장치의 배선층을 형성하는 동안 제 1 전극 패턴을 형성하고, 상기 제 1 전극 패턴에 하부 전극이 접촉된 MIM 커패시터를 형성할 수 있다.
커패시터, MIM

Description

커패시터가 구비된 반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE INCORPORATING A CAPACITOR AND METHOD OF FABRICATING THE SAME}
도 1은 종래기술에 따른 반도체 장치의 단면도.
도 2는 본 발명의 바람직한 실시예에 따른 반도체 장치의 단면도.
도 3a 내지 도 3c는 본 발명의 실시예들에 따른 커패시터의 평면도.
도 4a 내지 도 4e는 본 발명의 바람직한 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로서, 더 구체적으로는 커패시터가 구비된 반도체 장치 및 그 제조 방법에 관한 것이다.
폴리 실리콘 전극을 사용하는 종래의 커패시터에 비해, 금속 전극을 사용하는 커패시터는 고속 동작에 요구되는 응용 분야에 적합하다. 폴리실리콘 전극은 유전막과 접촉된 부분이 산화되어 커패시턴스가 저하되며, 이온의 디플리션에 의한 기생 커패시턴스가 생성되어 커패시턴스가 저하되는 문제가 있다.
금속 전극을 이용하는 금속-유전체-금속(MIM) 커패시터는 전극의 비저항이 작고 디플리션 커패시턴스가 없고, 고속 동작에 적합하여 고성능 반도체 장치에 주로 사용되고 있다.
도 1은 종래의 MIM 커패시터를 나타낸 평면도이다.
도 1을 참조하면, 종래의 MIM 커패시터는 하부 배선층(12)에 접속된 하부 전극(14)을 포함하고, 층간 절연막(16)이 상기 하부 전극(14)을 덮는다. 상기 하부 전극(14)은 반도체 장치의 다층 배선의 한 부분이다.
상기 층간 절연막(16)의 일부분이 식각되어 상기 하부 전극(14)이 커패시터 영역에 노출되고, 상기 커패시터 영역에 콘포말한 유전막(18)이 형성되어 있다. 상기 유전막(18) 상에 텅스텐 등의 매립성이 우수한 금속이 채워져 상부 전극(20 형성한다. 상기 상부 전극(20)은 상기 층간 절연막(16) 상에 형성된 상부 배선층(22)에 접속된다.
상술한 것과 같이, 종래의 MIM 커패시터는 배선층의 일부를 하부 전극으로 사용하며, 커패시터 영역 내에 상부 전극이 채워진 것이 특징이다. 따라서, 커패시터 영역의 측벽 및 바닥에 유전막이 형성되어 유전막의 면적은 넓으나, 하부 전극(14)와 상부 전극(20) 사이의 유효 면적은 상대적으로 작다. 이를 개선하기 위해서 전극의 평면적이 증가되는 것이 요구되나, 제한된 크기의 반도체 장치에서 커패시터의 점유 면적을 증가하는데 한계가 있다.
본 발명이 이루고자 하는 기술적 과제는 제한된 면적에서 상대적으로 높은 커패시턴스의 커패시터가 구비된 반도체 장치를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 커패시터에 접속되는 배선층의 표면적보다 넓은 면적의 커패시터가 구비된 반도체 장치를 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 전극 상에 수평 및 수직으로 신장된 MIM 커패시터가 형성된 반도체 장치를 제공한다. 이 장치는 반도체 기판 상부에 형성된 제 1 전극 패턴과 상기 제 1 전극 패턴 상에 커패시터 오프닝이 형성된 층간 절연막을 포함한다. 상기 커패시터 오프닝 내에 MIM 커패시터가 콘포말하게 형성된다. 상기 MIM 커패시터는 상기 제 1 전극 패턴에 접속된다. 상기 MIM 커패시터 상에 제 2 전극 패턴이 형성되어 상기 커패시터 오프닝을 채운다.
구체적으로, 상기 MIM 커패시터는 하부 전극, 커패시터 유전막 및 상부 전극으로 구성될 수 있으며, 상기 하부 전극은 상기 제 1 전극 패턴에 접속되고, 상기 상부 전극은 상기 제 2 전극 패턴에 접속된다.
상기 기술적 과제를 달성하기 위하여 본 발명은 전극 상에 수평 및 수직으로 신장된 MIM 커패시터를 형성하는 방법을 제공한다. 이 방법은 반도체 기판 상부에 제 1 전극 패턴을 형성하고, 상기 제 1 전극 패턴 상부에 상기 제 1 전극 패턴의 일 부분이 노출된 커패시터 오프닝을 가지는 층간 절연막을 형성하는 것을 포함한다. 상기 층간 절연막 및 상기 노출된 제 1 전극 패턴을 콘포말하게 덮는 MIM 커패시터층을 형성한다. 상기 MIM 커패시터층 상에 상기 커패시터 오프닝을 채우는 도전막을 형성한다. 상기 도전막을 평탄화함과 동시에 상기 층간 절연막 상의 MIM 커패시터층을 제거하여 상기 커패시터 오프닝 내에 콘포말하게 형성된 MIM 커패시터 를 형성한다. 이 때, 상기 커패시터 오프닝을 채우는 제 2 전극 패턴이 형성된다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 어느 구성부분이 다른 구성부분에 인접한다고 언급되어지는 경우에 그것은 다른 구성부분과 직접 접촉되거나 또는 그들 사이에 제 3의 구성부분이 개재되어 이격될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 2는 본 발명의 바람직한 실시예에 따른 반도체 장치의 일부를 나타낸 단면도이다.
도 3a 내지 3c는 본 발명의 바람직한 실시예에 따른 반도체 장치의 커패시터 평면도들이다.
도 2를 참조하면, 이 반도체 장치는 반도체 기판 상에 형성된 절연막(150) 상부에 제 1 전극 패턴(152)이 형성되고, 상기 제 1 전극 패턴(152) 상에 제 1 층간 절연막(156)이 형성된다. 상기 제 1 전극 패턴(152)와 함께 상기 절연막(150) 상에 신장되어 반도체 기판 상에 형성된 패턴 또는 영역에 접속된 제 1 배선 패 턴(154)이 형성된다. 상기 제 1 층간 절연막(156) 상에 제 2 층간 절연막(162)이 형성되어 있다. 상기 제 1 층간 절연막(156) 및 상기 제 2 층간 절연막(162)에는 커패시터 영역(164)이 형성되어 있다. 상기 커패시터 영역(164)은 상기 제 1 전극 패턴(152)까지 상기 제 1 층간 절연막(156) 및 상기 제 2 층간 절연막(162)이 순차적으로 제거된 영역이다. 상기 커패시터 영역(164)의 측벽 및 상기 제 1 전극 패턴(152)에 콘포말하게 MIM 커패시터(172)가 형성된다. 상기 MIM 커패시터(172) 상에 제 2 전극 패턴(182)이 형성된다. 상기 제 2 전극 패턴(182)은 상기 MIM 커패시터(172)와 함께 상기 커패시터 영역(164)을 채운다.
상기 MIM 커패시터(172)는 하부 전극(166), 커패시터 유전막(168) 및 상부 전극(170)으로 구성된다. 상기 하부 전극(166)은 상기 제 1 전극 패턴(152)에 접속되고, 상기 상부 전극(170)은 상기 제 2 전극 패턴(182)에 접속된다.
상기 하부 전극(166) 및 상기 상부 전극(170)은 각각 얇은 박막 형성이 가능하며, 콘포말하게 형성될 수 있는 금속막으로 형성될 수 있으며, 예컨대 상기 하부 전극(166) 및 상기 상부 전극(170)은 TiN막 또는 TaN막 등 금속 질화막으로 형성될 수 있다.
상기 제 2 층간 절연막(162) 상에는 제 2 배선 패턴(184)이 형성된다. 상기 제 2 배선 패턴(184)은 상기 제 1 배선 패턴(154)에 전기적으로 연결될 수 있다. 상기 제 2 배선 패턴(184)은 콘택 패턴(180)을 통해 상기 제 1 배선 패턴(154)에 접속될 수 있다. 상기 콘택 패턴(180)은 상기 제 2 층간 절연막(162) 및 상기 제 1 층간 절연막(156)을 순차적으로 관통하여 형성될 수 있다.
그러나, 도시된 것과 같이 상기 제 1 층간 절연막(156) 및 상기 제 2 층간 절연막(162) 사이에는 제 3 배선 패턴(160)이 더 형성될 수 있다. 상기 층간 절연막은 2 이상이 적층될 수도 있고, 상기 제 3 배선 패턴 또한 2 이상의 레벨로 형성될 수 있다. 이 경우, 상기 제 2 배선 패턴(184)은 상기 제 3 배선 패턴(160)과 상기 콘택 패턴(180)을 통해 접속되고, 상기 제 3 배선 패턴(160)은 상기 제 1 배선 패턴(154)에 제 2 콘택 패턴(158)을 통해 접속된다. 결과적으로, 상기 제 2 배선 패턴(184)은 상기 제 1 배선 패턴(154)에 전기적으로 연결될 수 있다.
도 3a를 참조하면, 본 발명에 따른 반도체 장치의 커패시터 구조는 평판 제 1 전극(152) 상에 나선형의 제 2 전극(182)이 형성된 구조를 가지고, MIM 커패시터(172)는 나선형의 제 2 전극(182) 주위에 림 형태로 형성된다. 반도체 기판의 수직 방향에 대하여, 상기 MIM 커패시터는 림 형상을 가지지만, 도 2에 도시된 것과 같이, 상기 MIM커패시터는 상기 제 2 전극(182)의 하부 및 측벽에 연속적으로 형성되어 수평 및 수직으로 신장된 구조를 가진다. 따라서, 제한된 영역에서 MIM 커패시터의 면적은 극대화 될 수 있다.
도 3b를 참조하면, 상기 제 2 전극(182)은 일 방향으로 신장된 복수개의 라인 부분을 가지는 핑거 구조일 수도 있다. MIM 커패시터(172)는 상기 제 2 전극(182) 주변에 림 형상으로 형성되고, 상기 제 2 전극(182)의 측벽 및 하부에 연속적으로 형성된다. 따라서, 이 구조도 제한된 영역에서 커패시터의 면적을 극대화시킬 수 있다.
도 3c를 참조하면, 상기 제 2 전극(182)은 양 방향으로 신장된 복수개의 라 인 부분을 가지는 핑거 구조일 수도 있다. MIM 커패시터(172)는 상기 제 2 전극(182) 주변에 림 형상으로 형성되고, 상기 제 2 전극(182)의 측벽 및 하부에 연속적으로 형성된다. 따라서, 이 구조도 제한된 영역에서 커패시터의 면적을 극대화시킬 수 있다.
이 밖에도 상기 제 2 전극(182)는 반도체 기판의 수직 방향에 대해 볼 때 다양한 형상으로 형성되어 상기 제 2 전극(182)의 측벽 및 하부에 연속적으로 형성되는 MIM 커패시터의 면적이 극대화 될 수 있다.
도 4a 내지 도 4e는 본 발명의 바람직한 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 4a를 참조하면, 반도체 기판 상에 형성된 절연막(150) 상에 제 1 전극(152) 및 제 1 배선 패턴(154)을 형성하고, 제 1 층간 절연막(156)을 형성한다. 상기 제 1 층간 절연막(156)을 관통하여 콘택 패턴(158)을 형성하고, 상기 콘택 패턴(158)에 접속된 제 2 배선 패턴(160)을 상기 제 1 층간 절연막(156) 상에 형성한다.
도 4b를 참조하면, 상기 기판의 전면에 제 2 층간 절연막(162)을 형성한다. 상기 제 2 층간 절연막(162)은 통상의 제조 공정에서 다층의 배선층을 형성하기 위한 것이다. 따라서, 상기 제 2 층간 절연막(162)은 2 이상의 층일 수 있고, 각 층 사이에는 배선 패턴이 형성되어 하부 패턴과 연결되도록 설계된다.
상기 제 2 층간 절연막(162) 및 상기 제 1 층간 절연막(156)을 순차적으로 관통하여 상기 제 1 전극(152)가 노출된 커패시터 영역(164)을 형성한다. 상기 커 패시터 영역(164)는 반도체 기판의 수직 방향에서 볼 때 다양한 형태로 형성될 수 있다.
도 4c를 참조하면, 상기 기판의 전면에 하부 전극(166), 커패시터 유전막(168) 및 상부 전극(170)을 형성한다. 이들은 MIM 커패시터(172)를 구성하는 한다. 상기 하부 전극(166) 및 상기 상부 전극(170)은 원자층 증착법과 같이 콘포말하고 얇은 금속막을 형성할 수 있는 공정을 이용하여 형성할 수 있다. 상기 하부 전극(166) 및 상기 상부 전극(170)은 TiN 및 TaN과 같이 얇은 박막으로 형성할 수 있는 금속성 도전막 중에서 선택될 수 있다. 상기 MIM 커패시터(172)는 상기 커패시터 오프닝(164) 내에 콘포말하게 형성된다. 즉, 상기 MIM 커패시터(172)는 상기 커패시터 오프닝(164)의 제 1 층간 절연막(156) 및 제 2 층간 절연막(162)의 측벽 및 상기 제 1 전극(152) 표면에 콘포말하게 형성된다.
도 4d를 참조하면, 상기 MIM 커패시터(172) 및 상기 제 2 층간 절연막(162)을 순차적으로 관통하는 콘택홀(176)을 형성한다. 계속해서, 상기 기판의 전면에 도전막(178)을 형성한다. 상기 도전막(178)은 상기 콘택홀(176) 및 상기 MIM 커패시터(172)가 형성된 커패시터 오프닝(164)을 채운다. 상기 도전막(178)은 매립성이 좋은 금속막으로 형성할 수 있다. 예컨대, 텅스텐은 상기 도전막(178)으로 사용될 수 있다.
도 4e를 참조하면, 상기 도전막(178)을 평탄화하여 상기 커패시터 오프닝(164) 내에 채워진 제 2 전극(182)을 형성한다. 이 때, 상기 제 2 층간 절연막(162) 상의 상기 도전막(178) 및 상기 MIM 커패시터(172)를 제거하여, 상기 커패 시터 오프닝(164) 내에 제한적으로 형성된 MIM 커패시터(172) 및 제 2 전극(182)을 형성할 수 있다. 이와 동시에, 상기 콘택홀(176) 내에 콘택 패턴(180)이 형성된다. 상기 콘택 패턴(180)은 하부의 배선 패턴에 접속된다.
본 발명에 따르면 반도체 장치의 배선층을 형성하는 동안 제 1 전극 패턴을 형성하고, 상기 제 1 전극 패턴에 하부 전극이 접촉된 MIM 커패시터를 형성할 수 있다.
이렇게 형성된 MIM 커패시터는 배선층의 두께보다 깊은 커패시터 영역에 콘포말하게 형성되어 배선층에 접촉하는 면적보다 넓은 커패시터 면적을 가질 수 있다. 또한, 전극 패턴의 평면 형상을 변형시킴으로써, MIM 커패시터의 면적이 더욱 더 증가될 수 있다.
또한, 배선층이 형성되는 층간 절연막의 두께가 증가되는 경우, MIM 커패시터의 수직부분 면적이 증가되어 제한된 평면적에서 커패시터 면적을 극대화시킬 수 있다.

Claims (13)

  1. 반도체 기판 상부에 형성된 제 1 전극 패턴;
    상기 제 1 전극 상에 커패시터 오프닝이 형성된 층간 절연막;
    상기 커패시터 오프닝 내에 콘포말하게 형성되어 상기 제 1 전극에 접속된 MIM 커패시터; 및
    상기 MIM 커패시터 상에 형성되어 상기 커패시터 오프닝을 채우는 제 2 전극 패턴을 포함하는 반도체 장치.
  2. 청구항 1에 있어서,
    상기 MIM 커패시터는 하부 전극, 커패시터 유전막 및 상부 전극으로 구성되되,
    상기 하부 전극은 상기 제 1 전극 패턴에 접속되고, 상기 상부 전극은 상기 제 2 전극 패턴에 접속된 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 층간 절연막 내에 형성된 제 1 배선 패턴;
    상기 층간 절연막을 관통하여 상기 제 1 배선 패턴에 접속된 콘택 패턴; 및
    상기 콘택 패턴에 접속되며 상기 층간 절연막 상에 신장된 제 2 배선 패턴을 더 포함하되,
  4. 청구항 3에 있어서,
    상기 제 1 배선 패턴은 상기 제 1 전극 패턴과 동일 레벨에 형성된 것을 특징으로 하는 반도체 장치.
  5. 청구항 3에 있어서,
    상기 층간 절연막 내에 형성된 제 3 배선 패턴을 더 포함하되,
    상기 제 3 배선 패턴은 상기 제 1 배선 패턴과 상기 제 2 배선 패턴의 수직 방향 사이에 배치되어 상기 콘택 패턴이 접속되고, 상기 제 3 배선 패턴과 상기 제 1 배선 패턴은 상기 층간 절연막 내에 형성된 다른 콘택 패턴에 의해 접속된 것을 특징으로 하는 반도체 장치.
  6. 청구항 1에 있어서,
    기판에 대해 수직 방향에서 볼 때, 상기 MIM 커패시터는 림 형상이고, 상기 제 2 전극 패턴은 상기 MIM 커패시터에 의해 둘러싸여진 영역 내에 채워진 것을 특징으로 하는 반도체 장치.
  7. 청구항 6에 있어서,
    기판에 대해 수직 방향에서 볼 때, 상기 제 2 전극 패턴은 복수개의 라인 형상이 평행하게 신장된 핑거형인 것을 특징으로 하는 반도체 장치.
  8. 청구항 6에 있어서,
    기판에 대해 수직 방향에서 볼 때, 상기 제 2 전극 패턴은 복수개의 라인 형상이 양 방향으로 신장된 핑거형인 것을 특징으로 하는 반도체 장치.
  9. 청구항 6에 있어서,
    기판에 대해 수직 방향에서 볼 때, 상기 제 2 전극 패턴은 나선형인 것을 특징으로 하는 반도체 장치.
  10. 반도체 기판 상부에 제 1 전극 패턴을 형성하는 단계;
    상기 제 1 전극 패턴 상부에 상기 제 1 전극 패턴의 일 부분이 노출된 커패시터 오프닝을 가지는 층간 절연막을 형성하는 단계;
    상기 층간 절연막 및 상기 노출된 제 1 전극 패턴을 콘포말하게 덮는 MIM 커패시터층을 형성하는 단계;
    상기 MIM 커패시터층 상에 상기 커패시터 오프닝을 채우는 도전막을 형성하는 단계; 및
    상기 도전막을 평탄화함과 동시에 상기 층간 절연막 상의 MIM 커패시터층을 제거하여 상기 커패시터 오프닝 내에 콘포말하게 형성된 MIM 커패시터 및 상기 MIM커패시터 상에 형성되어 상기 커패시터 오프닝을 채우는 제 2 전극 패턴을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  11. 청구항 1에 있어서,
    상기 MIM 커패시터층을 형성하는 단계 이후에,
    상기 MIM 커패시터 및 상기 층간 절연막을 순차적으로 패터닝하여 콘택 홀을 형성하는 단계를 더 포함하되,
    상기 도전막은 상기 커패시터 오프닝 뿐만 아니라 상기 콘택 홀 내에 채워지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 청구항 11에 있어서,
    상기 제 1 전극 패턴을 형성하는 단계에서,
    상기 반도체 기판 상부에 제 1 배선 패턴을 형성하는 것을 더 포함하되,
    상기 콘택홀 내에 상기 제 1 배선 패턴 노출되고, 상기 도전막은 상기 제 1 배선 패턴에 접속되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 청구항 12에 있어서,
    상기 층간 절연막은 복층으로 형성하고, 상기 층간 절연막들 사이에 제 2 콘택 패턴을 통해 상기 제 1 배선 패턴에 접속된 제 3 배선 패턴을 형성하는 단계를 더 포함하되,
    상기 콘택 홀 내에 상기 제 3 배선 패턴이 노출되고, 상기 도전막은 상기 제 3 배선 패턴에 접속되는 것을 특징으로 하는 반도체 장치의 제조 방법.
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* Cited by examiner, † Cited by third party
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WO2012177313A3 (en) * 2011-06-21 2013-06-27 Intel Corporation Semiconductor structure having an integrated quadruple-wall capacitor for embedded dynamic random access memory (edram) and method to form the same

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