KR100816246B1 - 반도체 소자용 커패시터 및 이의 제조 방법 - Google Patents

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Abstract

반도체 소자용 커패시터 및 이의 제조 방법이 개시되어 있다. 반도체 소자용 커패시터는 반도체 기판상에 배치된 제1 메탈 패턴, 상기 제1 메탈 패턴상에 배치된 제1 유전층 및 상기 제1 유전층 상에 배치된 제2 메탈 패턴을 갖는 제1 MIM 커패시터; 상기 제1 메탈 패턴에 연결된 제1 플러그 및 상기 제2 메탈 패턴에 연결된 제2 플러그를 포함하는 제1 절연막 패턴; 상기 제1절연막패턴 상에 배치되며 상기 제2플러그와 연결된 제1 연결패턴; 상기 제1 절연막 패턴 상에 배치되며 상기 제1 플러그와 연결된 제3 메탈패턴, 상기 제3 메탈 패턴 상에 배치된 제2 유전층 및 상기 제2 유전층 상에 배치된 제4 메탈 패턴을 갖는 제2 MIM 커패시터; 상기 제3 메탈 패턴에 연결된 제3 플러그, 상기 제4 메탈 패턴에 연결된 제4 플러그 및 상기 제1 연결 패턴에 연결된 제5 플러그를 갖는 제2 절연막 패턴; 상기 제2절연막패턴상에 배치되며 상기 제3플러그와 연결된 제2연결패턴; 및 상기 제2 절연막 패턴 상에 배치되며 사이 제4 및 제5 플러그들과 연결된 제3 연결 패턴을 포함한다.

Description

반도체 소자용 커패시터 및 이의 제조 방법{CAPACITOR IN SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTRUING THE SAME}
도 1은 종래 반도체 소자의 커패시터로 사용되는 MIM 커패시터의 단면도이다.
도 2는 본 발명의 일실시예에 의한 반도체 소자용 커패시터를 도시한 단면도이다.
도 3 내지 도 7들은 본 발명의 일실시예에 의한 반도체 소자용 커패시터의 제조 방법을 도시한 단면도들이다.
도 8은 본 발명의 일실시예에 의한 반도체 소자용 커패시터를 도시한 단면도이다.
도 9 내지 도 21은 본 발명의 일실시예에 의한 반도체 소자용 커패시터의 제조 방법을 도시한 단면도들이다.
본 발명은 반도체 소자용 커패시터 및 이의 제조 방법에 관한 것이다.
도 1은 종래 반도체 소자의 커패시터로 사용되는 MIM 커패시터의 단면도이 다.
도 1을 참조하면, 반도체 기판상에는 MIM 커패시터(5)의 하부 전극으로 사용되는 제1 메탈 패턴(1)이 형성되고, 제1 메탈 패턴(1) 상에는 유전 패턴(2)이 형성되고, 유전 패턴(2) 상에는 커패시터의 상부 전극으로 사용되는 제2 메탈 패턴(3)이 형성되어 커패시터(5)가 제조된다. 이때, 제1 메탈 패턴(1)은 제1 면적을 갖고 제2 메탈 패턴(3)은 제1 면적보다 작은 제2 면적을 갖는다. 도 1에 도시된 유전 패턴(2)으로는 질화막(SiNx)이 사용되고, 제2 메탈 패턴(3)은 Ti/TiN 이중막이 주로 사용된다.
MIM 커패시터(5)가 제조된 후, MIM 커패시터(5)는 산화막(6)에 의하여 덮이고, 산화막(6) 상에는 제1 메탈 패턴(1) 및 제2 메탈 패턴(3)을 개구하는 제1 개구(7) 및 제2 개구(8)가 형성된다.
제1 개구(7)를 통해 제1 플러그(9)가 제1 메탈 패턴(1)과 연결되고, 제2 개구(8)를 통해 제2 플러그(10)가 제2 메탈 패턴(3)과 연결된다.
이후, 제1 플러그(9)에는 제1 연결 패턴(11)이 연결되고, 제2 플러그(10)에는 제2 연결 패턴(12)가 연결된다.
상술한 구조를 갖는 MIM 커패시터의 정전용량을 증가시키기 위해서는 제1 메탈 패턴(1) 및 제2 메탈 패턴(3)의 면적을 증가시키거나 유전 패턴(2)의 두께를 감소시켜야 한다. 그러나, 제1 및 제2 메탈 패턴(1,3)의 면적을 증가시킬 경우 칩 사이즈가 증가되는 문제점이 발생되고, 유전 패턴(2)의 두께를 감소시키는데에도 한계가 있어 정전용량 증가에도 한계가 있다.
본 발명의 하나의 목적은 복수개의 MIM 커패시터를 한정된 공간에 적층하여 배치하고 각 MIM 커패시터의 해당 전극들을 병렬 연결하여 정전용량을 크게 향상시킨 반도체 소자용 커패시터를 제공한다.
본 발명의 다른 목적은 상기 반도체 소자용 커패시터의 제조 방법을 제공함에 있다.
본 발명의 하나의 목적을 구현하기 위한 반도체 소자용 커패시터는 반도체 기판상에 배치된 제1 메탈 패턴, 상기 제1 메탈 패턴상에 배치된 제1 유전층 및 상기 제1 유전층 상에 배치된 제2 메탈 패턴을 갖는 제1 MIM 커패시터; 상기 제1 메탈 패턴에 연결된 제1 플러그 및 상기 제2 메탈 패턴에 연결된 제2 플러그를 포함하는 제1 절연막 패턴; 상기 제1절연막패턴 상에 배치되며 상기 제2플러그와 연결된 제1 연결패턴; 상기 제1 절연막 패턴 상에 배치되며 상기 제1 플러그와 연결된 제3 메탈패턴, 상기 제3 메탈 패턴 상에 배치된 제2 유전층 및 상기 제2 유전층 상에 배치된 제4 메탈 패턴을 갖는 제2 MIM 커패시터; 상기 제3 메탈 패턴에 연결된 제3 플러그, 상기 제4 메탈 패턴에 연결된 제4 플러그 및 상기 제1 연결 패턴에 연결된 제5 플러그를 갖는 제2 절연막 패턴; 상기 제2절연막패턴상에 배치되며 상기 제3플러그와 연결된 제2연결패턴; 및 상기 제2 절연막 패턴 상에 배치되며 사이 제4 및 제5 플러그들과 연결된 제3 연결 패턴을 포함한다.
또한, 본 발명의 다른 목적을 구현하기 위한 다른 반도체 소자용 커패시터는 반도체 기판상에 제1 메탈 패턴, 상기 제1 메탈 패턴상에 제1 유전층 및 상기 제1 유전층 상에 제2 메탈 패턴을 형성하여 제1 MIM 커패시터를 형성하는 단계; 상기 제1 메탈 패턴을 개구하는 제1 개구 및 상기 제2 메탈 패턴을 개구하는 제2 개구를 갖는 제1 절연막 패턴을 형성하는 단계; 상기 제1 개구에 제1 플러그 및 상기 제2 개구에 제2 플러그를 형성하는 단계; 상기 제1절연막 패턴 상에 상기 제2플러그와 연결된 제1 연결패턴, 상기 제1 절연막 패턴 상에 상기 제1 플러그와 연결된 제3 메탈패턴, 상기 제3 메탈 패턴 상에 제2 유전층 및 상기 제2 유전층 상에 제4 메탈 패턴을 형성하여 제2 MIN 커패시터를 형성하는 단계; 상기 제3 메탈 패턴에 개구하는 제3 개구, 상기 제4 메탈 패턴을 개구하는 제4 개구 및 상기 제1 연결 패턴을 개구하는 제5 개구를 갖는 제2 절연막 패턴을 형성하는 단계; 상기 제3 개구에 제3 플러그, 상기 제4 개구에 제4 플러그 및 상기 제5 개구에 제5 플러그를 형성하는 단계; 상기 제2 절연막패턴상에 배치되며 상기 제3플러그와 연결된 제2연결패턴, 상기 제2 절연막 패턴 상에 배치되며 사이 제4 및 제5 플러그들과 연결된 제3 연결 패턴을 형성하는 단계를 포함한다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 소자용 커패시터 및 이의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
도 2는 본 발명의 일실시예에 의한 반도체 소자용 커패시터를 도시한 단면도 이다.
도 2를 참조하면, 반도체 소자용 커패시터(100)는 제1 MIM 커패시터(10), 제1 절연막 패턴(20), 제1 연결 패턴(30), 제2 MIM 커패시터(40), 제2 절연막 패턴(50), 제2 연결 패턴(60) 및 제3 연결 패턴(70)을 포함한다.
제1 MIM 커패시터(10)는 제1 메탈 패턴(2), 제1 유전층(4) 및 제2 메탈 패턴(6)을 포함한다.
제1 메탈 패턴(2)은 제1 면적을 갖고, 제1 유전층(4)은 제1 메탈 패턴(2) 상에 배치된다. 본 실시예에서, 제1 유전층(4)은 질화막(SiNx)일 수 있고, 제1 면적보다 작은 제2 면적을 갖는다. 제2 메탈 패턴(4)은 제1 유전층(4) 상에 배치되며, 제1 유전층(4)과 실질적으로 동일한 제2 면적을 갖는다.
제1 절연막 패턴(20)은 제1 개구(21)에 배치된 제1 플러그(23) 및 제2 개구(25)에 배치된 제2 플러그(27)를 포함한다. 본 실시예에서, 제1 절연막 패턴(20)은 산화막일 수 있다.
본 실시예에서, 제1 개구(21)는 제1 메탈 패턴(2)을 노출하고, 따라서 제1 플러그(23)는 제1 메탈 패턴(2)과 전기적으로 연결된다. 본 실시예에서, 제1 플러그(23) 및 제2 플러그(27)는 텅스텐을 포함한다.
제1 연결 패턴(30)은 제1 절연막 패턴(20) 상에 배치되며, 제1 연결 패턴(30)은 제2 플러그(27)와 전기적으로 연결된다.
제2 MIM 커패시터(40)는 제3 메탈 패턴(42), 제2 유전층(44) 및 제4 메탈 패턴(46)을 포함한다.
제3 메탈 패턴(42)은 제3 면적을 갖고, 제2 유전층(44)은 제3 메탈 패턴(42) 상에 배치된다. 본 실시예에서, 제2 유전층(44)은 질화막(SiNx)일 수 있고, 제3 면적보다 작은 제4 면적을 갖는다. 제4 메탈 패턴(46)은 제2 유전층(44) 상에 배치되며, 제2 유전층(44)과 실질적으로 동일한 제4 면적을 갖는다.
제2 절연막 패턴(50)은 제1 절연막 패턴(20) 상에 배치되어 제1 연결 패턴(30) 및 제2 MIM 커패시터(40)를 덮는다. 본 실시예에서, 제2 절연막 패턴(50)은 산화막일 수 있다.
제2 절연막 패턴(50)은 제3 개구(51), 제4 개구(53) 및 제5 개구(55)를 포함한다. 제3 개구(51)는 제2 MIM 커패서터(40)의 제3 메탈 패턴(42)을 개구하고, 제4 개구(53)는 제2 MIM 커패시터(40)의 제4 메탈 패턴(46)을 개구하고, 제5 개구(55)는 제1 연결 패턴(30)을 개구한다.
제3 개구 내지 제5 개구(51,53,55)들에는 각각 제3 내지 제5 플러그(52, 54, 56)들이 각각 형성된다. 따라서, 제3 플러그(52)는 제3 메탈 패턴(42)과 전기적으로 연결되고, 제4 플러그(54)는 제4 메탈 패턴(46)과 전기적으로 연결되며, 제5 플러그(56)는 제1 연결 패턴(30)과 전기적으로 연결된다.
제2 연결 패턴(60)은 제2 절연막 패턴(50) 상에 배치되며, 제3 플러그(52)와 전기적으로 연결된다.
제3 연결 패턴(70)은 제2 절연막 패턴(50) 상에 배치되며, 제4 및 제5 플러그(54,56)들과 전기적으로 연결된다.
본 실시예에서, 제1 MIM 커패시터(10)의 제2 메탈 패턴(6) 및 제2 MIM 커패 시터(40)의 제4 메탈 패턴(46)은 각각 Ti/TiN 이중막으로 형성될 수 있고, 제2 MIM 커패시터(40)는 하부에 배치된 제1 MIM 커패시터(10)와 오버랩될 수 있다.
본 실시예에서는 제1 메탈 패턴(2), 제3 메탈 패턴(42) 및 제2 연결 패턴(60)이 반도체 소자용 커패시터의 어느 하나의 전극을 형성하고, 제2 메탈 패턴(6), 제1 연결 패턴(30) 및 제3 연결 패턴(70)이 반도체 소자용 커패시터의 대향 전극을 형성함으로써 한정된 공간에 전극 면적을 크게 증가시켜 반도체 소자용 커패시터의 정전 용량을 크게 향상시킬 수 있다.
이하, 도 2에 도시된 반도체 소자용 커패시터의 제조 방법을 첨부된 도 3 내지 도 7을 참조하여 설명하기로 한다.
도 3 내지 도 7들은 본 발명의 일실시예에 의한 반도체 소자용 커패시터의 제조 방법을 도시한 단면도들이다.
도 3을 참조하면, 반도체 기판상에 제1 메탈 패턴(2), 제1 메탈 패턴(2)상에 제1 유전층(4) 및 제1 유전층(4) 상에 제2 메탈 패턴(6)을 형성하여 제1 MIM 커패시터(10)를 형성한다. 본 실시예에서, 제1 유전층(4)은, 예를 들어, 질화막일 수 있고, 제1 메탈 패턴(2)은 제1 면적을 갖고, 제1 유전층(4) 및 제2 메탈 패턴(6)은각각 제1 면적보다 작은 제2 면적을 갖는다.
제1 MIM 커패시터(10)가 형성된 후, 제1 MIM 커패시터(10)를 덮는 제1 절연막(20a)이 형성된다.
도 4를 참조하면, 제1 절연막(20a)이 형성된 후, 제1 절연막(20a)은 패터닝되어, 제1 절연막 패턴(20)이 반도체 기판상에 형성된다. 제1 절연막(20a)의 패터 닝에 의하여, 제1 메탈 패턴(2)을 개구하는 제1 개구(21) 및 제2 메탈 패턴(6)을 개구하는 제2 개구(25)가 형성된다.
이후, 제1 절연막 패턴(20) 상에는 텅스텐이 증착되어 텅스텐층(미도시)이 형성되고, 텅스텐층은 화학적 기계적 연마 공정에 의하여 패터닝되어 제1 개구(21) 및 제2 개구(27)에는 제1 플러그(23) 및 제2 플러그(27)가 각각 형성된다. 제1 플러그(23)는 제1 메탈 패턴(2)과 전기적으로 연결되고, 제2 플러그(27)는 제2 메탈 패턴(6)과 전기적으로 연결된다.
도 5를 참조하면, 제1절연막 패턴(20) 상에 금속막(미도시)을 형성한 후 패터닝하여 제2플러그(27)와 연결된 제1 연결패턴(30) 및 제1 플러그(23)와 연결된 제3 메탈 패턴(42)이 형성된다. 본 실시예에서, 제3 메탈 패턴(42)은 제3 면적을 갖는다.
이후, 제3 메탈 패턴(42) 상에는 제2 유전층(44) 및 제4 메탈 패턴(46)이 각각 형성되어 제2 MIM 커패시터(40)를 형성한다. 제2 유전층(44) 및 제4 메탈 패턴(46)은 제3 면적보다 작은 제4 면적을 갖는다.
도 6을 참조하면, 제2 MIM 커패시터(40)가 형성된 후, 제3 메탈 패턴(42)을 개구하는 제3 개구(51), 제4 메탈 패턴(46)을 개구하는 제4 개구(53) 및 제1 연결 패턴(30)을 개구하는 제5 개구(55)를 갖는 제2 절연막 패턴(50)이 형성된다.
이후, 제2 절연막 패턴(50)에는 제3 내지 제5 개구(51, 53, 55)들을 채우는 텅스텐막이 형성되고, 텅스텐 막은 화학적 기계적 연마 공정에 의하여 패터닝되어 제3 내지 제5개구(51,53,55)들에는 각각 제3 내지 제5 플러그(52,54,56)들이 형성 된다.
도 7을 참조하면, 제3 내지 제5 플러그(52,54,56)들이 형성된 후, 제2 절연막 패턴(50) 상에는 금속막(미도시)이 형성된 후, 금속막은 패터닝되어 제2 연결 패턴(60) 및 제3 연결 패턴(70)이 형성된다.
본 실시예에서, 제2 연결 패턴(60)은 제3 플러그(52)와 전기적으로 연결되고, 제3 연결 패턴(70)은 제4 및 제5 플러그(54,56)와 전기적으로 연결되어 반도체 소자용 커패시터가 제조된다.
도 8은 본 발명의 일실시예에 의한 반도체 소자용 커패시터를 도시한 단면도이다.
도 8을 참조하면, 반도체 소자용 커패시터(200)는 제1 MIM 커패시터(210), 제2 MIM 커패시터(220), 제1 연결 패턴(230) 및 제2 연결 패턴(240), 제3 연결 패턴(250) 및 제4 연결 패턴(255)을 포함한다.
제1 MIM 커패시터(210)는 공통전극(202), 공통전극(202)의 하부에 배치된 제1 유전층(204) 및 제1 유전층(204) 상에 배치된 제1 메탈 패턴(206)을 포함한다. 본 실시예에서, 공통전극(202)은 제1 면적을 갖고, 제1 유전층(204) 및 제1 메탈 패턴(206)은 제1 면적보다 작은 제2 면적을 갖는다.
제2 MIM 커패시터(220)는 공통전극(202), 공통전극(202)의 상부에 배치된 제2 유전층(214) 및 제2 유전층(214) 상에 배치된 제2 메탈 패턴(216)을 포함한다. 본 실시에에서, 제2 유전층(214) 및 제2 메탈 패턴(216)은 공통전극(202)의 제1 면적보다 작은 제2 면적을 갖는다.
제1 연결 패턴(230)은 제1 MIM 커패시터(210)의 하부에 배치되며, 제1 연결 패턴(230)은 제1 메탈 패턴(206)과 전기적으로 연결된다. 구체적으로, 제1 연결 패턴(230) 및 제1 메탈 패턴(206)의 사이에는 제1 절연막 패턴(260)이 배치되고, 제1 절연막 패턴(260)은 제1 연결 패턴(230) 및 제1 메탈 패턴(206)을 연결하는 제1 플러그(265)를 포함한다.
제2 연결 패턴(240)은 제2 MIM 커패시터(220)의 상부에 배치되며, 제2 연결 패턴(240)은 제2 메탈 패턴(216)과 전기적으로 연결된다. 구체적으로, 제2 연결 패턴(240) 및 제2 메탈 패턴(216)의 사이에는 제2 절연막 패턴(270)이 배치되고, 제2 절연막 패턴(270)은 제2 연결 패턴(240) 및 제2 메탈 패턴(216)을 연결하는 제2 플러그(275)를 갖는다.
제3 연결 패턴(250)은 제1 연결 패턴(230) 및 제2 연결 패턴(240)을 전기적으로 연결한다. 제3 연결 패턴(250)은 복수개의 플러그(252,254,256)들을 이용하여 제1 연결 패턴(230) 및 제2 연결 패턴(240)을 전기적으로 연결한다.
제4 연결 패턴(255)은 플러그(257)를 통해 공통전극(202)과 전기적으로 연결된다.
본 실시예에서, 제1 MIM 커패시터(210)의 제1 메탈 패턴(206), 제1 연결 전극(230), 제2 연결 패턴(240), 제3 연결 패턴(250) 및 제2 MIM 커패시터(220)의 제2 메탈 패턴(216)은 전기적으로 연결되어 반도체 소자용 커패시터의 한쪽 전극을 형성하고, 공통 전극(202)은 반도체 소자용 커패시터의 대향 전극을 형성한다.
도 9 내지 도 21은 본 발명의 일실시예에 의한 반도체 소자용 커패시터의 제 조 방법을 도시한 단면도들이다.
도 9를 참조하면, 반도체 기판상에는 제1 연결 패턴(230)이 먼저, 형성된다. 이후, 제1 연결 패턴(230)을 덮는 산화막(261)이 형성된다.
도 10을 참조하면, 산화막(261)이 형성된 후, 산화막(261)은 패터닝되어 제1 연결 패턴(230)을 노출하는 제1 개구(264) 및 제2 개구(251)을 갖는 제1 절연막 패턴(260)이 형성된다. 이후, 제1 절연막 패턴(260)의 상면에는 제1 및 제2 개구(264,251)들를 덮는 텅스텐막이 형성되고, 텅스텐막은 화학적 기계적 연마 공정에 의하여 패터닝되어 제2 개구(251)에는 제3 연결 패턴(250)의 일부인 플러그(252)가 형성되고, 제1 개구(264)에는 제1 플러그(265)가 형성된다.
도 11을 참조하면, 제1 절연막 패턴(260)상에는 전면적에 걸쳐 제1 메탈층(205) 및 제1 메탈층(205) 상에 제1 유전막(203)이 형성된다.
도 12를 참조하면, 제1 메탈층(205) 및 제1 유전막(203)은 패터닝되어, 제1 절연막 패턴(260) 상에는 제1 메탈 패턴(206) 및 제1 유전층(204)이 형성된다. 이때, 제1 메탈 패턴(206)은 제1 플러그(265)와 전기적으로 연결된다.
도 13을 참조하면, 제1 메탈 패턴(206) 및 제1 유전층(204)가 형성된 후, 제1 절연막 패턴(260) 상에는 전면적에 걸쳐 절연막이 형성된 후, 화학적 기계적 연마공정에 의하여 패터닝 되어 제2 유전층(204)을 노출하는 절연막 패턴(267)이 형성된다.
도 14를 참조하면, 절연막 패턴(267)이 형성된 후, 절연막 패턴(267)은 패터닝되어, 제3 연결 패턴(250)의 하나인 플러그(252)를 노출하는 개구(267a)가 형성되고, 개구 내부에는 제3 연결 패턴(250)의 하나인 플러그(254)가 형성된다. 제3 연결 패턴(250)을 이루는 플러그(254)는, 단면상에서 보았을 때 역 사다리꼴 형상을 갖는다.
도 15를 참조하면, 절연막 패턴(267) 상에는 공통전극층(201)이 형성된다.
도 16을 참조하면, 공통전극층(201) 상에는 제2 유전막(213) 및 제2 메탈층(215)이 순차적으로 형성되다.
도 17을 참조하면, 제2 메탈층(215) 및 제2 유전막(213)은 패터닝하여 제2 메탈 패턴(216) 및 제2 유전층(214)이 공통 전극층(201) 상에 형성된다.
도 18을 참조하면, 제2 메탈 패턴(216) 및 제2 유전층(214)이 형성된 후, 공통 전극층(201)은 패터닝되어 공통 전극(202) 및 제3 연결 패턴(250)의 하나인 연결 패턴부(253)가 형성된다.
본 실시예에서, 공통 전극(202), 제2 메탈 패턴(216) 및 제2 유전층(214)은 제2 MIM 커패시터(220)를 이루고, 공통전극(202), 제1 유전층(204) 및 제1 메탈 패턴(206)은 제1 MIM 커패시터(210)를 이룬다.
도 19를 참조하면, 제1 및 제2 MIM 커패시터(210, 220)가 형성된 후, 절연막 패턴(267) 상에는 제2 절연막(271)이 형성된다. 본 실시예에서, 제2 절연막(271)은 산화막이다.
도 20을 참조하면, 제2 절연막(271)이 형성된 후, 제2 절연막(271)은 패터닝되어, 공통 전극(202)을 노출하는 제3 내지 제5 개구(272,273,274)들을 갖는 제2 절연막 패턴(270)이 절연막 패턴(267) 상에 형성된다. 제3 내지 제5 개구(272,273,274)들에는 플러그(257,256)들 및 제2 플러그(275)가 형성된다. 제2 플러그(275)는 제2 MIM 커패시터(220)의 제2 메탈 패턴(216)과 전기적으로 연결되고, 플러그(257,256)들은 각각 공통전극(202) 및 연결 패턴부(253)에 각각 전기적으로 연결된다.
도 21을 참조하면, 제2 절연막 패턴(270) 상에는 금속층이 형성된 후 패터닝되어 제2 연결 패턴(240), 제4 연결 패턴(255)이 형성된다. 제2 연결 패턴(240)은 제2 MIM 커패시터(220)의 제2 메탈 패턴(216) 및 플러그(256)와 전기적으로 연결되고, 제4 연결 패턴(255)은 공통 전극(202)과 전기적으로 연결되어 반도체 소자용 커패시터가 제작된다.
이상에서 상세하게 설명한 바에 의하면, 적어도 2 개 이상의 MIM 커패시터들을 적층하고 각 MIM 커패시터들의 전극을 상호 연결하여 반도체 소자의 커패시터의 정전용량을 크게 증가시키는 효과를 갖는다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (12)

  1. 반도체 기판상에 배치된 제1 메탈 패턴, 상기 제1 메탈 패턴상에 배치된 제1 유전층 및 상기 제1 유전층 상에 배치된 제2 메탈 패턴을 갖는 제1 MIM 커패시터;
    상기 제1 메탈 패턴에 연결된 제1 플러그 및 상기 제2 메탈 패턴에 연결된 제2 플러그를 포함하는 제1 절연막 패턴;
    상기 제1절연막패턴 상에 배치되며 상기 제2플러그와 연결된 제1 연결패턴;
    상기 제1 절연막 패턴 상에 배치되며 상기 제1 플러그와 연결된 제3 메탈패턴, 상기 제3 메탈 패턴 상에 배치된 제2 유전층 및 상기 제2 유전층 상에 배치된 제4 메탈 패턴을 갖고 상기 제1 MIM 커패시터와 중첩되게 형성된 제2 MIM 커패시터;
    상기 제3 메탈 패턴에 연결된 제3 플러그, 상기 제4 메탈 패턴에 연결된 제4 플러그 및 상기 제1 연결 패턴에 연결된 제5 플러그를 갖는 제2 절연막 패턴;
    상기 제2절연막패턴상에 배치되며 상기 제3플러그와 연결된 제2연결패턴; 및
    상기 제2 절연막 패턴 상에 배치되며 사이 제4 및 제5 플러그들과 연결된 제3 연결 패턴을 포함하는 반도체 소자의 커패시터.
  2. 제1 항에 있어서, 상기 제2 메탈 패턴 및 상기 제4 메탈 패턴은 Ti/TiN 패턴을 포함하는 것을 특징으로 하는 반도체 소자의 커패시터.
  3. 제1항에 있어서, 상기 제1 절연막 패턴 및 상기 제2 절연막 패턴은 산화막인 것을 특징으로 하는 반도체 소자의 커패시터.
  4. 삭제
  5. 반도체 기판상에 제1 메탈 패턴, 상기 제1 메탈 패턴상에 제1 유전층 및 상기 제1 유전층 상에 제2 메탈 패턴을 형성하여 제1 MIM 커패시터를 형성하는 단계;
    상기 제1 메탈 패턴을 개구하는 제1 개구 및 상기 제2 메탈 패턴을 개구하는 제2 개구를 갖는 제1 절연막 패턴을 형성하는 단계;
    상기 제1 개구에 제1 플러그 및 상기 제2 개구에 제2 플러그를 형성하는 단계;
    상기 제1절연막 패턴 상에 상기 제2플러그와 연결된 제1 연결패턴, 상기 제1 절연막 패턴 상에 상기 제1 플러그와 연결된 제3 메탈패턴, 상기 제3 메탈 패턴 상에 제2 유전층 및 상기 제2 유전층 상에 제4 메탈 패턴을 형성하여 제2 MIN 커패시터를 형성하는 단계;
    상기 제3 메탈 패턴에 개구하는 제3 개구, 상기 제4 메탈 패턴을 개구하는 제4 개구 및 상기 제1 연결 패턴을 개구하는 제5 개구를 갖는 제2 절연막 패턴을 형성하는 단계;
    상기 제3 개구에 제3 플러그, 상기 제4 개구에 제4 플러그 및 상기 제5 개구에 제5 플러그를 형성하는 단계;
    상기 제2 절연막패턴상에 배치되며 상기 제3플러그와 연결된 제2연결패턴, 상기 제2 절연막 패턴 상에 배치되며 사이 제4 및 제5 플러그들과 연결된 제3 연결 패턴을 형성하는 단계를 포함하는 반도체 소자의 커패시터의 제조 방법.
  6. 제5항에 있어서, 상기 제2 메탈 패턴 및 상기 제4 메탈 패턴을 형성하는 단계에서 상기 제2 및 제4 메탈 패턴들은 Ti/TiN 패턴을 포함하는 것을 특징으로 하는 반도체 소자의 커패시터의 제조 방법.
  7. 제5항에 있어서, 상기 제1 절연막 패턴 및 상기 제2 절연막 패턴은 산화막인 것을 특징으로 하는 반도체 소자의 커패시터의 제조 방법.
  8. 제1항에 있어서, 상기 제2 MIM 커패시터를 형성하는 단계에서, 상기 제2 MIM 커패시터는 상기 제1 MIM 커패시터와 상호 중첩되도록 배치되는 것을 특징으로 하는 반도체 소자의 커패시터.
  9. 공통전극, 공통전극의 하부에 배치된 제1 유전층 및 상기 제1 유전층 상에 배치된 제1 메탈 패턴을 포함하는 제1 MIM 커패시터;
    상기 공통전극, 상기 공통전극의 상부에 배치된 제2 유전층 및 상기 제2 유전층 상에 배치된 제2 메탈 패턴을 포함하는 제2 MIM 커패시터;
    상기 제1 MIM 커패시터의 상기 제1 메탈 패턴과 연결된 제1 연결 패턴;
    상기 제2 MIM 커패시터의 상기 제2 메탈 패턴과 연결된 제2 연결 패턴;
    상기 제1 및 제2 연결 패턴을 연결하는 제3 연결 패턴; 및
    상기 공통전극과 연결된 제4 연결 패턴을 포함하는 반도체 소자의 커패시터.
  10. 제9항에 있어서, 상기 제1 메탈 패턴 및 상기 제1 연결 패턴 사이에는 제1 절연막 패턴이 배치되고, 상기 제1 메탈 패턴 및 상기 제1 연결 패턴은 제1 플러그에 의하여 상호 연결된 것을 특징으로 하는 반도체 소자의 커패시터.
  11. 제9항에 있어서, 상기 제2 메탈 패턴 및 상기 제2 연결 패턴 사이에는 제2 절연막 패턴이 배치되고, 상기 제2 메탈 패턴 및 상기 제2 연결 패턴은 제2 플러그에 의하여 상호 연결된 것을 특징으로 하는 반도체 소자의 커패시터.
  12. 반도체 기판상에 제1 연결 패턴을 형성하는 단계;
    상기 제1연결패턴을 덮고 제1개구 및 제2개구를 갖는 제1절연막패턴을 형성하는 단계;
    상기 제1개구를 통해 제1연결패턴과 연결된 제1플러그 및 상기 제2개구를 통해 상기 제1연결패턴과 연결된 제2플러그를 형성하는 단계;
    상기 제1플러그와 연결된 제1메탈 패턴 및 상기 제1메탈 패턴 상에 배치된 제1유전패턴을 형성하는 단계;
    상기 제1절연막 패턴 상에 상기 제1유전패턴을 노출 및 상기 제2플러그를 노 출하는 제3개구를 갖는 제2 절연막패턴을 형성하는 단계;
    상기 제3개구를 통해 상기 제2플러그와 연결된 제3플러그를 형성하는 단계;
    상기 제2절연막패턴 상에 공통메탈층, 제2메탈층 및 제2유전층을 형성하는 단계;
    상기 제2메탈층 및 상기 제2유전층을 패터닝하여 제2메탈패턴 및 제2유전패턴을 형성하는 단계;
    상기 공통메탈층을 패터닝하여 상기 제2유전패턴 및 제2유전패턴과 연결된 공통메탈패턴 및 상기 제3플러그와 연결된 제2연결패턴을 형성하는 단계;
    상기 공통메탈패턴을 덮고 상기 공통메탈패턴을 개구하는 제4개구, 상기 제2 메탈패턴을 노출하는 제5개구 및 상기 제2연결패턴을 개구하는 제6개구를 형성하는 단계;
    상기 제4 내지 제6개구들에 제4 내지 제6플러그들을 형성하는 단계; 및
    상기 제4플러그와 연결된 제3연결패턴 및 상기 제5 및 제6플러그들과 연결된 제4 연결패턴을 형성하는 단계를 포함하는 반도체 소자의 커패시터 제조 방법.
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