KR20100039242A - 평면 금속­절연체­금속 커패시터 및 수직 커패시터를 갖는 3차원 커패시터 구조의 제조 방법 - Google Patents

평면 금속­절연체­금속 커패시터 및 수직 커패시터를 갖는 3차원 커패시터 구조의 제조 방법 Download PDF

Info

Publication number
KR20100039242A
KR20100039242A KR1020090094370A KR20090094370A KR20100039242A KR 20100039242 A KR20100039242 A KR 20100039242A KR 1020090094370 A KR1020090094370 A KR 1020090094370A KR 20090094370 A KR20090094370 A KR 20090094370A KR 20100039242 A KR20100039242 A KR 20100039242A
Authority
KR
South Korea
Prior art keywords
capacitor
electrode
insulating layer
forming
interlayer insulating
Prior art date
Application number
KR1020090094370A
Other languages
English (en)
Other versions
KR101557840B1 (ko
Inventor
김윤해
김선우
Original Assignee
삼성전자주식회사
인피니언 테크놀로지스 아게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사, 인피니언 테크놀로지스 아게 filed Critical 삼성전자주식회사
Publication of KR20100039242A publication Critical patent/KR20100039242A/ko
Application granted granted Critical
Publication of KR101557840B1 publication Critical patent/KR101557840B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

평면 금속-절연체-금속 커패시터 및 수직 커패시터를 갖는 3차원 커패시터 구조의 제조 방법이 제공된다. 상기 3차원 커패시터 구조의 제조 방법은 기판 상에, 제1 수평 MIM 커패시터를 형성하고, 상기 제1 수평 MIM 커패시터 상에, 제1 층간 절연층을 형성하고, 상기 제1 층간 절연층 내에, 제1 수직 커패시터 전극을 형성하고, 상기 제1 층간 절연층 상에, 제2 수평 MIM 커패시터를 형성하되, 상기 제2 수평 MIM 커패시터를 형성하는 것은 상기 제1 수직 커패시터 전극에 의해, 상기 제1 수평 MIM 커패시터의 상부 커패시터 전극과 전기적으로 연결된 상부 커패시터 전극을 형성하고, 상기 제1 층간 절연층 내에, 상기 제1 및 제2 수평 MIM 커패시터의 상기 상부 전극에 대항하도록 연장된 하부 커패시터 전극을 형성하는 것을 포함한다.
평면 금속-절연체-금속 커패시터, 수직 커패시터

Description

평면 금속­절연체­금속 커패시터 및 수직 커패시터를 갖는 3차원 커패시터 구조의 제조 방법{METHODS OF FABRICATING THREE-DIMENSIONAL CAPACITOR STRUCTURES HAVING PLANAR METAL-INSULATOR-METAL AND VERTICAL CAPACITORS THEREIN}
본 발명은 집적 회로 장치의 제조 방법과 관한 것이고, 보다 자세하게는, 수동 에너지 저장 구조를 갖는 집적 회로 장치의 제조 방법에 관한 것이다.
많은 집적 회로는 에너지를 저장하는 수동 구조를 이용한다. 이러한 수동 구조는 예를 들어, 백업 파워, 부스팅된 온칩 전압 및 전하 저장 등을 제공하는 특별한 구조 회로 내에 사용될 수 있다. 종래의 수동 구조는 평판, U형태의 전극을 갖는 MIM 커패시터 뿐만 아니라, 층간 절연층 내에 나란히 위치하는 트렌치 기반의 전극과 배선을 이용하는 수직 커패시터를 포함한다. 패터닝된 상부 및 하부 전극을 갖는 MIM 커패시터, 용량적으로 커플링된 전극 배선들을 포함하는 커패시터 네트워크 중 하나는 미국공개특허 Min 등에 의해 US2007/0228506에 개시되어 있다.
불운하게도, 집적 회로의 커패시턴스를 증가시키는 기술은 상대적으로 복잡한 제조 공정에 관련되어 있고/있거나, 반도체 기판 내의 회로의 전체 집적도를 줄 이는 상대적으로 넓은 면적의 커패시터 전극이 요구된다. 종래의 커패시터 제조 기술과 관련된 이러한 한계를 다루기 위해, 새로운 커패시터 전극 물질은 증가된 절연력과 함께 개발되어 왔다. 그러나, 이러한 대안 물질들의 사용은 제조 공정을 복잡하게 하고 있고, 비커패시터 구조 및 능동 소자에 근접하여 사용될 때 기생 커플링 커패시턴스의 원치않는 증가를 가져올 수 있다. 따라서, 상대적으로 높은 커패시턴스와 상대적으로 높은 집적도를 갖으면서도 공정 복잡성이 심각하게 증가되지 않는 집적 회로 커패시터를 제조하는 기술 발전이 계속 요구된다.
본 발명이 해결하고자 하는 과제는, 상대적으로 높은 커패시턴스와 상대적으로 높은 집적도를 갖으면서도 공정 복잡성이 심각하게 증가되지 않는 3차원 커패시터 네트워크의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
집적 회로 장치를 형성하는 방법은 고집적 커패시터 네트워크와 같은, 고집적 수동 네트워크를 형성하는 것을 포함한다. 이러한 고집적 커패시터 네트워크는 고집적 메모리 어레이 영역과, 이를 둘러싸는 주변 회로 영역을 갖는 집적 회로 기판의 주변 회로 영역 내에 형성될 수 있다. 본 발명의 몇몇 실시예에 따르면, 기판 상에, 제1 수평 MIM 커패시터를 형성하고, 상기 제1 수평 MIM 커패시터 상에, 제1 층간 절연층을 형성하고, 상기 제1 층간 절연층 내에, 제1 수직 커패시터 전극을 형성하고, 상기 제1 층간 절연층 상에, 제2 수평 MIM 커패시터를 형성하되, 상기 제2 수평 MIM 커패시터를 형성하는 것은 상기 제1 수직 커패시터 전극에 의해, 상기 제1 수평 MIM 커패시터의 상부 커패시터 전극과 전기적으로 연결된 상부 커패시터 전극을 형성하고, 상기 제1 층간 절연층 내에, 상기 제1 및 제2 수평 MIM 커패시터의 상기 상부 전극에 대항하도록 연장된 하부 커패시터 전극을 형성하는 것을 포함한다.
여기서, 상기 제1 층간절연층 내에, 상기 제1 및 제2 수평 MIM 커패시터의 상부 커패시터 전극들과 전기적으로 연결된 제2 수직 커패시터 전극을 형성하는 것을 더 포함한다. 또한, 상기 제1 및 제2 수직 커패시터 전극들은 상기 제2 수평 MIM 커패시터의 하부 커패시터 전극의 대항하는 면들 상에, 제1 층간 절연층을 통과하도록 연장되어 형성된다.
본 발명의 다른 몇몇 실시예에 따른 3차원 커패시터 네트워크의 제조 방법은, 기판 상에, 제1 수평 MIM 커패시터를 형성하고, 상기 제1 수평 MIM 커패시터 상에 제1 층간 절연층을 형성하고, 상기 층간 절연층을 관통하여 연장되고, 상기 제1 수평 MIM 커패시터의 상부 커패시터의 상부 전극을 노출하는 다수의 배선 오프닝들을 형성하고, 상기 층간 절연층 내에 적어도 하나의 커패시터 전극 트렌치를 형성하고, 상기 다수의 배선 오프닝들 각각과, 적어도 하나의 커패시터 전극 트렌치를 각각의 커패시터 전극들로 채우고, 상기 층간 절연층 상에, 상기 다수의 배선 오프닝들 내의 상기 커패시터 전극들과 전기적으로 연결된 상기 제2 수평 MIM 커패시터의 상부 커패시터 전극을 형성하는 것을 포함한다.
여기서, 상기 적어도 하나의 커패시터 전극 트렌치 내의 상기 커패시터 전극은, 상기 제2 수평 MIM 커패시터의 하부 커패시터 전극이다. 또한, 상기 상부 커패시터 전극을 형성하기 전에, 상기 층간 절연층 상에 식각 정지층을 형성하고, 상기 상부 커패시터 전극을 형성하는 것은, 상기 식각 정지층 상에 상기 상부 커패시터 전극을 형성하되, 상기 식각 정지층은 상기 제2 수평 MIM 커패시터 내에 커패시터 절연층으로 동작한다.
본 발명의 다른 몇몇 실시예에 따른 3차원 커패시터 네트워크의 제조 방법은, 기판 상에, 제1 수평 MIM 커패시터의 상부 전극을 형성하고, 상기 제1 수평 MIM 커패시터의 상부 전극 상에 제1 층간 절연층을 형성하고, 상기 제1 층간 절연층을 패터닝하여, 상기 제1 수평 MIM 커패시터의 상부 전극을 노출하는 제1 다수의 배선 오프닝들을 정의하고, 상기 제1 다수의 배선 오프닝들을 제1 전극 배선들로 채우고, 상기 제1 층간 절연층 상에 제2 층간 절연층을 형성하고, 상기 제2 층간 절연층을 패터닝하여, 상기 제1 전극 배선들을 노출하는 제2 다수의 배선 오프닝들을 정의하고, 상기 제2 다수의 배선 오프닝들을, 상기 각 제1 전극 배선들과 접촉하는 제2 전극 배선들로 채우고, 상기 제2 층간 절연층 상에 제2 수평 MIM 커패시터의 상부 전극을 형성하고, 상기 제2 수평 MIM 커패시터의 상부 전극 상에 제3 층간 절연층을 형성하고, 상기 제3 층간 절연층을 패터닝하여, 상기 제2 수평 MIM 커패시터의 상부 전극과 상기 각 제2 전극 배선들을 노출하는 제3 다수의 배선 오프닝을 정의하고, 상기 제3 다수의 배선 오프닝을, 상기 제2 수평 MIM 커패시터의 상부 전극과 상기 각 제2 전극 배선들과 접촉하는 제3 전극 배선으로 채우는 것을 포함한다.
여기서, 상기 제2 층간 절연층 상에 커패시터 절연층을 형성한 후, 상기 제2 수평 MIM 커패시터의 상부 전극을 형성하고, 상기 제2 수평 MIM 커패시터의 상부 전극 상에 상기 제3 층간 절연층을 형성하는 것은, 상기 제2 수평 MIM 커패시터의 상부 전극과 상기 커패시터 절연층 상에 상기 제3 층간 절연층을 형성하는 것을 포 함하고, 상기 제3 층간 절연층을 패터닝하는 것은, 상기 커패시터 절연층을 식각 정지층으로 이용하여 상기 제3 층간 절연층을 패터닝하는 것을 포함한다. 또한, 상기 제3 층간 절연층을 패터닝하는 것은 상기 제2 전극 배선이 노출되도록 상기 커패시터 절연층을 선택적으로 식각하는 것을 포함한다.
또한, 상기 제2 층간 절연층을 패터닝하는 것은 적어도 하나의 커패시터 전극 트렌치를 정의하도록 상기 제2 층간 절연층을 패터닝하는 것을 포함하고, 상기 제2 다수의 배선 오프닝을 채우는 것은 상기 적어도 하나의 커패시터 전극 트렌치를 하부 MIM 커패시터 전극으로 채우는 것을 포함하고, 상기 제2 수평 MIM 커패시터의 상부 전극을 형성하는 것은 상기 하부 MIM 커패시터 전극과 대항하도록 제2 수평 MIM 커패시터의 상부 전극을 형성한다.
여기서, 상기 제2 층간 절연층을 패터닝하는 것은, 적어도 하나의 커패시터 전극 트렌치가 정의되도록 상기 제2 층간 절연층을 패터닝하고, 상기 제2 다수의 배선 오프닝을 채우는 것은, 상기 적어도 하나의 커패시터 전극 트렌치를 하부 MIM 커패시터 전극으로 채우는 것을 포함하고, 상기 제2 수평 MIM 커패시터의 상부 전극을 형성하는 것은, 상기 하부 MIM 커패시터 전극과 대항하도록 제2 수평 MIM 커패시터의 상부 전극을 형성한다.
여기서, 상기 제1 수평 MIM 커패시터의 상부 전극을 형성하기 전에, 상기 기판 상에 하부 절연층을 형성하고, 상기 하부 절연층 내에, 서로 맞물린 이를 갖는 빗 형태 전극들의 쌍(a pair of comb-shaped electrodes having interdigitated teeth)을 형성하는 것을 포함한다.
또한, 상기 제1 다수의 배선 오프닝들은 상기 빗 형태 전극들의 쌍 중 어느 하나를 노출하고, 상기 제1 전극 배선들은 상기 빗 형태 전극들의 쌍 중 어느 하나와 전기적으로 연결되고, 상기 빗 형태의 전극들의 쌍 중 다른 하나는 상기 제1 수평 MIM 커패시터의 하부 전극으로 동작하는 다수의 이를 갖는다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
본 발명의 실시예들에 따른 3차원 커패시터 네트워크의 제조 방법이 도 1a-1c에 의해 설명된다. 이러한 방법들은 기판(10) 상에 제1 수평 MIM 커패시터를 형성하는 것을 포함한다. 도 1a에 도시된 것과 같이, 제1 수평 MIM커패시터는 반도체 기판(10) 내에 형성된 제1 다수의 하부 전극(14a), 제1 다수의 하부 전극(14a) 상 에 형성된 제1 상부 전극(12e)를 포함할 수 있다. 제1 다수의 하부 전극(14a)과 제1 상부 전극(12e)은 제1 커패시터 절연층(16a)에 의해서 서로 분리된다. 제1 커패시터 절연층(16a)은 제조공정 중에 식각정지층으로서 역할을 할 수 있다. 제1 상부 전극(12e)은 다수의 수직 전기 배선(12b, 12b')에 전기적으로 연결될 수 있다. 다수의 수직 전기 배선(12b, 12b')은 아래에서 설명하는 것과 같이, 제1 수직 커패시터 전극들로서의 역할을 할 수 있다. 이러한 제1 수직 커패시터 전극(12b, 12b')는 제1 반도체 영역(12a', 12a)와 전기적으로 연결되고, 제1 반도체 영역(12a', 12a)은 예를 들어 P형 반도체 기판(10) 또는 P형 반도체 웰 영역(미도시) 내에 N형 확산 영역으로 형성될 수 있다. 본 발명의 바람직한 실시예들에 따르면, 제1 다수의 하부 전극(14a)은 기판(10) 내에 제1 다수의 스트라이프 형태의 반도체 영역(예를 들어, N형 핑거(fingers))으로 형성될 수 있다. 그리고, 제1 반도체 영역(12a, 12a')는 제2 다수의 스트라이프 형태의 반도체 영역(예를 들어, N형 핑거(fingers))으로 형성될 수 있다. 특히, 제1 및 제2 다수의 스트라이프 형태의 반도체 영역은 기판(10) 내에 서로 용량적으로(capacitively) 커플링될 수 있다.
도 1a를 계속 참고하면, 제1 커패시터 절연층(16a)은 반도체 기판(10)의 상면 상에 적층된다. 이 제1 커패시터 절연층(16a)은 SiN, SiCN, SiC, SiON 및 SiBN과 같이 상대적으로 고유전 상수 물질을 이용하여 형성될 수 있다. 또한, 약 100Å 내지 약 1000Å의 범위의 두께를 가질 수 있다. 금속층(예를 들어, Ta, TaN, Ti, TiN)을 약 100Å 내지 약 1000Å 범위 두께를 갖도록 제1 커패시터 절연층(16a) 상에 적층하고, 제1 커패시터 절연층(16a)을 식각정지막으로 이용하여 적층된 금속층 을 선택적으로 식각함으로써, 제1 상부 전극(12e)이 형성될 수 있다.
그 후, 제1 층간 절연층(20a)이 제1 수평 MIM 커패시터 상에 형성된다. 본 발명의 몇몇 실시예들에 따르면, 제1 층간 절연층(20a)은 2이상의 전기적인 절연층의 적층막으로 형성될 수 있다. 또한, 제1 수직 커패시터 전극(12b, 12b')은 듀얼 다마신 제조법을 이용한 구리 전극으로 형성될 수 있다. 특히, 듀얼 다마신 제조법은 제1 층간 절연층(20a)내에 제1 상부 전극(12e)를 노출하는 개구부를 정의하고, 구리 확산 베리어층(13)에 의해 제1 층간 절연층(20a)의 둘러싸인 부분으로부터 분리되며 구리전극으로 형성된 제1 수직 커패시터 전극(12b, 12b')을 정의한다. 이러한 구리 확산 베리어층(13)은 Ta, TaN, Ti 및/또는 TiN 금속층으로 형성될 수 있다.
이러한 다마신 제조법은 대응하는 트렌치들 내에 제2 수평 MIM 커패시터의 다수의 하부 커패시터 전극(14b)을 형성하는 스텝을 포함한다. 여기서, 트렌치들은 제1 층간 절연층(20a)의 상부면 내에 나란히 형성된다. 특히, 제1 층간 절연층(20a)의 상부면 내에 형성된 트렌치들은 제1 수직 커패시터 전극(12b, 12b')의 상부의 형상을 정의하는 데 사용될 수 있고, 부가적으로 하부 커패시터 전극(14b)의 디멘전(dimension)을 정의하는데 사용될 수 있다. 또한, 도시된 것과 같이, 구리 확산 베리어층(13')은 하부 커패시터 전극(14b)을 수용하는 트렌치의 바닥과 측벽을 따라서 적층될 수 있다.
도 1b를 참고하면, 제2 수평 MIM 커패시터는 제1 층간 절연층(20a)의 상부면 내에 형성된 다수의 하부 전극(14b)과, 다수의 하부 전극(14b) 상에 형성된 제2 상 부 전극(12f)을 포함할 수 있다. 제2 상부 전극(12f)과 다수의 하부 전극(14b)은 제2 커패시터 절연층(16b)에 의해 서로 분리될 수 있다. 제2 커패시터 절연층(16b)은 제1 커패시터 절연층(16a)와 동일한 구성 및 디멘젼(dimension)을 가질 수 있고, 제조공정 중에 식각정지막으로 사용될 수 있다. 제2 상부 전극(12f)는 제2 커패시터 절연층(16b) 상에 형성될 수 있다. 금속층(예를 들어, Ta, TaN, Ti, TiN)을 약 100Å 내지 약 1000Å 범위 두께를 갖도록 제2 커패시터 절연층(16b) 상에 적층하고, 제2 커패시터 절연층(16b)을 식각정지막으로 이용하여 적층된 금속층을 선택적으로 식각함으로써, 제2 상부 전극(12f)이 형성될 수 있다.
제2 상부 전극(12f)은 제2 층간 절연층(20b) 내에 형성된 다수의 수직 전기배선(12c, 12c')과, 제1 층간 절연층(20a) 내에 형성된 다수의 수직 전기배선(12b, 12b')과 전기적으로 연결된다. 또한, 다수의 수직 전기배선(12c, 12c')은 제2 수직 커패시터 전극으로서 동작한다.
제2 수평 MIM 커패시터 상에 형성된, 제2 층간 절연층(20b)은 2이상의 전기적인 절연층의 적층막으로 형성될 수 있다. 또한, 제2 수직 커패시터 전극(12c, 12c')은 듀얼 다마신 제조법을 이용한 구리 전극으로 형성될 수 있다. 특히, 듀얼 다마신 제조법은 제2 층간 절연층(20b)내에 제2 상부 전극(12f)를 노출하는 개구부를 정의하고, 구리 전극으로써 제2 수직 커패시터 전극(12c, 12c')을 정의한다. 이러한 구리 전극은 구리 확산 베리어층(13')에 의해 제2 층간 절연층(20b)의 둘러싸인 부분으로부터 분리될 수 있다.
이러한 다마신 제조법은 대응하는 트렌치들 내에 제3 수평 MIM 커패시터의 다수의 하부 커패시터 전극(14c)을 형성하는 스텝을 포함한다. 여기서, 트렌치들은 제2 층간 절연층(20b)의 상부면 내에 나란히 형성된다. 특히, 제2 층간 절연층(20b)의 상부면 내에 형성된 트렌치들은 제2 수직 커패시터 전극(12c, 12c')의 상부의 형상을 정의하는 데 사용될 수 있고, 부가적으로 하부 커패시터 전극(14c)의 디멘전(dimension)을 정의하는데 사용될 수 있다. 또한, 도시된 것과 같이, 구리 확산 베리어층(13')은 하부 커패시터 전극(14c)을 수용하는 트렌치의 바닥과 측벽을 따라서 적층될 수 있다.
도 1c를 참조하면, 제3 커패시터 절연층(16c)은 제1 및 제2 커패시터 절연층(16a, 16b)와 동일한 두께, 물질 구성을 가질 수 있다. 또한, 제3 커패시터 절연층(16c)는 제2 층간 절연층(20b) 상에 적층될 수 있다. 그 이후, 제3 상부 전극(12g)이 제3 커패시터 절연층(16c) 상에 형성될 수 있다. 이러한 제3 상부 전극(12g)은 제2 상부 전극(12f)와 동일한 구성, 두께, 수평 디멘젼(dimension)을 갖도록 형성될 수 있다. 제3 층간 절연층(20c)은 제3 커패시터 절연층(16c) 및 제3 상부 전극(12g) 상에 적층될 수 있다. 그 다음, 듀얼 다마신 제조법은 도시된 것과 같이 구리 확산 베리어층(13), 구리 배선(12d)을 형성하는 데 사용될 수 있다. 이 구리 배선(12d)은 제2 수직 커패시터 전극(12c, 12c'), 제1 수직 커패시터 전극(12b, 12b'), 제1 반도체 영역(12a, 12a')와 전기적으로 연결된다. 이것에 의해 3차원 커패시터 네트워크의 제1 터미널이 정의된다. 유사하게, 제1, 제2 및 제3 수평 MIM 커패시터의 제1 다수의 하부 전극(14a, 14b, 14c)은 제3 디멘젼(미도시) 내에서 서로 전기적으로 연결된다. 이것에 의해, 3차원 커패시터 네트워크의 제2 터 미널이 정의된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1a 내지 도 1c는 본 발명의 몇몇 실시예들에 따른 3차원 커패시터 네트워크의 제조 방법을 설명하는 중간 구조물을 보여주는 단면도들이다.
(도면의 주요부분에 대한 부호의 설명)
10 : 기판 14a : 하부 전극
14b : 하부 커패시터 전극 20a: 제1 층간 절연층

Claims (13)

  1. 기판 상에, 제1 수평 MIM 커패시터를 형성하고,
    상기 제1 수평 MIM 커패시터 상에, 제1 층간 절연층을 형성하고,
    상기 제1 층간 절연층 내에, 제1 수직 커패시터 전극을 형성하고,
    상기 제1 층간 절연층 상에, 제2 수평 MIM 커패시터를 형성하되, 상기 제2 수평 MIM 커패시터를 형성하는 것은
    상기 제1 수직 커패시터 전극에 의해, 상기 제1 수평 MIM 커패시터의 상부 커패시터 전극과 전기적으로 연결된 상부 커패시터 전극을 형성하고,
    상기 제1 층간 절연층 내에, 상기 제1 및 제2 수평 MIM 커패시터의 상기 상부 전극에 대항하도록 연장된 하부 커패시터 전극을 형성하는 것을 포함하는 3차원 커패시터 네트워크의 제조 방법.
  2. 제 1항에 있어서,
    상기 제1 층간절연층 내에, 상기 제1 및 제2 수평 MIM 커패시터의 상부 커패시터 전극들과 전기적으로 연결된 제2 수직 커패시터 전극을 형성하는 것을 더 포함하는 3차원 커패시터 네트워크의 제조 방법.
  3. 제 2항에 있어서,
    상기 제1 및 제2 수직 커패시터 전극들은 상기 제2 수평 MIM 커패시터의 하 부 커패시터 전극의 대항하는 면들 상에, 제1 층간 절연층을 통과하도록 연장되어 형성된 3차원 커패시터 네트워크의 제조 방법.
  4. 기판 상에, 제1 수평 MIM 커패시터를 형성하고,
    상기 제1 수평 MIM 커패시터 상에 제1 층간 절연층을 형성하고,
    상기 층간 절연층을 관통하여 연장되고, 상기 제1 수평 MIM 커패시터의 상부 커패시터의 상부 전극을 노출하는 다수의 배선 오프닝들을 형성하고,
    상기 층간 절연층 내에 적어도 하나의 커패시터 전극 트렌치를 형성하고,
    상기 다수의 배선 오프닝들 각각과, 적어도 하나의 커패시터 전극 트렌치를 각각의 커패시터 전극들로 채우고,
    상기 층간 절연층 상에, 상기 다수의 배선 오프닝들 내의 상기 커패시터 전극들과 전기적으로 연결된 상기 제2 수평 MIM 커패시터의 상부 커패시터 전극을 형성하는 것을 포함하는 3차원 커패시터 네트워크의 제조 방법.
  5. 제 4항에 있어서,
    상기 적어도 하나의 커패시터 전극 트렌치 내의 상기 커패시터 전극은, 상기 제2 수평 MIM 커패시터의 하부 커패시터 전극인 3차원 커패시터 네트워크의 제조 방법.
  6. 제 4항에 있어서,
    상기 상부 커패시터 전극을 형성하기 전에, 상기 층간 절연층 상에 식각 정지층을 형성하고,
    상기 상부 커패시터 전극을 형성하는 것은, 상기 식각 정지층 상에 상기 상부 커패시터 전극을 형성하되, 상기 식각 정지층은 상기 제2 수평 MIM 커패시터 내에 커패시터 절연층으로 동작하는 3차원 커패시터 네트워크의 제조 방법.
  7. 기판 상에, 제1 수평 MIM 커패시터의 상부 전극을 형성하고,
    상기 제1 수평 MIM 커패시터의 상부 전극 상에 제1 층간 절연층을 형성하고,
    상기 제1 층간 절연층을 패터닝하여, 상기 제1 수평 MIM 커패시터의 상부 전극을 노출하는 제1 다수의 배선 오프닝들을 정의하고,
    상기 제1 다수의 배선 오프닝들을 제1 전극 배선들로 채우고,
    상기 제1 층간 절연층 상에 제2 층간 절연층을 형성하고,
    상기 제2 층간 절연층을 패터닝하여, 상기 제1 전극 배선들을 노출하는 제2 다수의 배선 오프닝들을 정의하고,
    상기 제2 다수의 배선 오프닝들을, 상기 각 제1 전극 배선들과 접촉하는 제2 전극 배선들로 채우고,
    상기 제2 층간 절연층 상에 제2 수평 MIM 커패시터의 상부 전극을 형성하고,
    상기 제2 수평 MIM 커패시터의 상부 전극 상에 제3 층간 절연층을 형성하고,
    상기 제3 층간 절연층을 패터닝하여, 상기 제2 수평 MIM 커패시터의 상부 전극과 상기 각 제2 전극 배선들을 노출하는 제3 다수의 배선 오프닝을 정의하고,
    상기 제3 다수의 배선 오프닝을, 상기 제2 수평 MIM 커패시터의 상부 전극과 상기 각 제2 전극 배선들과 접촉하는 제3 전극 배선으로 채우는 것을 포함하는 3차원 커패시터 네트워크의 제조 방법.
  8. 제 7항에 있어서,
    상기 제2 층간 절연층 상에 커패시터 절연층을 형성한 후, 상기 제2 수평 MIM 커패시터의 상부 전극을 형성하고,
    상기 제2 수평 MIM 커패시터의 상부 전극 상에 상기 제3 층간 절연층을 형성하는 것은, 상기 제2 수평 MIM 커패시터의 상부 전극과 상기 커패시터 절연층 상에 상기 제3 층간 절연층을 형성하는 것을 포함하고,
    상기 제3 층간 절연층을 패터닝하는 것은, 상기 커패시터 절연층을 식각 정지층으로 이용하여 상기 제3 층간 절연층을 패터닝하는 것을 포함하는 3차원 커패시터 네트워크의 제조 방법.
  9. 제 8항에 있어서,
    상기 제3 층간 절연층을 패터닝하는 것은 상기 제2 전극 배선이 노출되도록 상기 커패시터 절연층을 선택적으로 식각하는 것을 포함하는 3차원 커패시터 네트워크의 제조 방법.
  10. 제 9항에 있어서,
    상기 제2 층간 절연층을 패터닝하는 것은 적어도 하나의 커패시터 전극 트렌치를 정의하도록 상기 제2 층간 절연층을 패터닝하는 것을 포함하고,
    상기 제2 다수의 배선 오프닝을 채우는 것은 상기 적어도 하나의 커패시터 전극 트렌치를 하부 MIM 커패시터 전극으로 채우는 것을 포함하고,
    상기 제2 수평 MIM 커패시터의 상부 전극을 형성하는 것은 상기 하부 MIM 커패시터 전극과 대항하도록 제2 수평 MIM 커패시터의 상부 전극을 형성하는 3차원 커패시터 네트워크의 제조 방법.
  11. 제 7항에 있어서,
    상기 제2 층간 절연층을 패터닝하는 것은, 적어도 하나의 커패시터 전극 트렌치가 정의되도록 상기 제2 층간 절연층을 패터닝하고,
    상기 제2 다수의 배선 오프닝을 채우는 것은, 상기 적어도 하나의 커패시터 전극 트렌치를 하부 MIM 커패시터 전극으로 채우는 것을 포함하고,
    상기 제2 수평 MIM 커패시터의 상부 전극을 형성하는 것은, 상기 하부 MIM 커패시터 전극과 대항하도록 제2 수평 MIM 커패시터의 상부 전극을 형성하는 3차원 커패시터 네트워크의 제조 방법.
  12. 제 7항에 있어서, 상기 제1 수평 MIM 커패시터의 상부 전극을 형성하기 전에,
    상기 기판 상에 하부 절연층을 형성하고,
    상기 하부 절연층 내에, 서로 맞물린 이를 갖는 빗 형태 전극들의 쌍(a pair of comb-shaped electrodes having interdigitated teeth)을 형성하는 것을 포함하는 3차원 커패시터 네트워크의 제조 방법.
  13. 제 12항에 있어서,
    상기 제1 다수의 배선 오프닝들은 상기 빗 형태 전극들의 쌍 중 어느 하나를 노출하고,
    상기 제1 전극 배선들은 상기 빗 형태 전극들의 쌍 중 어느 하나와 전기적으로 연결되고,
    상기 빗 형태의 전극들의 쌍 중 다른 하나는 상기 제1 수평 MIM 커패시터의 하부 전극으로 동작하는 다수의 이를 갖는 3차원 커패시터 네트워크의 제조 방법.
KR1020090094370A 2008-10-06 2009-10-05 평면 금속­절연체­금속 커패시터 및 수직 커패시터를 갖는 3차원 커패시터 구조의 제조 방법 KR101557840B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/246,093 2008-10-06
US12/246,093 US7879681B2 (en) 2008-10-06 2008-10-06 Methods of fabricating three-dimensional capacitor structures having planar metal-insulator-metal and vertical capacitors therein

Publications (2)

Publication Number Publication Date
KR20100039242A true KR20100039242A (ko) 2010-04-15
KR101557840B1 KR101557840B1 (ko) 2015-10-20

Family

ID=42076122

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090094370A KR101557840B1 (ko) 2008-10-06 2009-10-05 평면 금속­절연체­금속 커패시터 및 수직 커패시터를 갖는 3차원 커패시터 구조의 제조 방법

Country Status (2)

Country Link
US (1) US7879681B2 (ko)
KR (1) KR101557840B1 (ko)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2750484A1 (en) * 2009-02-17 2010-12-16 Applied Nanostructured Solutions, Llc Composites comprising carbon nanotubes on fiber
KR101595788B1 (ko) * 2009-03-18 2016-02-22 삼성전자주식회사 커패시터 구조물 및 그 제조 방법
WO2010144183A1 (en) 2009-04-24 2010-12-16 Lockheed Martin Corporation Cnt-based signature control material
US9111658B2 (en) 2009-04-24 2015-08-18 Applied Nanostructured Solutions, Llc CNS-shielded wires
KR101696207B1 (ko) 2009-04-27 2017-01-13 어플라이드 나노스트럭처드 솔루션스, 엘엘씨. 복합 구조물 제빙을 위한 ｃｎｔ계 저항 가열
KR20120117978A (ko) * 2009-11-23 2012-10-25 어플라이드 나노스트럭처드 솔루션스, 엘엘씨. 카본 나노튜브-주입된 섬유 재료를 포함하는 세라믹 복합재료 및 이의 제조방법
US20110123735A1 (en) * 2009-11-23 2011-05-26 Applied Nanostructured Solutions, Llc Cnt-infused fibers in thermoset matrices
WO2011126518A2 (en) * 2009-11-23 2011-10-13 Applied Nanostructured Solutions, Llc Cnt-tailored composite air-based structures
EP2513250A4 (en) * 2009-12-14 2015-05-27 Applied Nanostructured Sols FIRE-RESISTANT COMPOSITE MATERIALS AND ARTICLES WITH CARBON NANOTUBES-INFUNDED FIBER MATERIALS
US9167736B2 (en) * 2010-01-15 2015-10-20 Applied Nanostructured Solutions, Llc CNT-infused fiber as a self shielding wire for enhanced power transmission line
CA2785803A1 (en) 2010-02-02 2011-11-24 Applied Nanostructured Solutions, Llc Carbon nanotube-infused fiber materials containing parallel-aligned carbon nanotubes, methods for production thereof, and composite materials derived therefrom
KR101787645B1 (ko) 2010-03-02 2017-10-23 어플라이드 나노스트럭처드 솔루션스, 엘엘씨. 카본 나노튜브-주입된 전극 재료를 포함하는 나선형 권선 전기 장치 및 이의 제조를 위한 방법 및 장치
WO2011109485A1 (en) 2010-03-02 2011-09-09 Applied Nanostructured Solutions,Llc Electrical devices containing carbon nanotube-infused fibers and methods for production thereof
KR101665669B1 (ko) * 2010-03-04 2016-10-13 삼성전자주식회사 반도체 소자 및 그 형성 방법
US8780526B2 (en) 2010-06-15 2014-07-15 Applied Nanostructured Solutions, Llc Electrical devices containing carbon nanotube-infused fibers and methods for production thereof
US9017854B2 (en) * 2010-08-30 2015-04-28 Applied Nanostructured Solutions, Llc Structural energy storage assemblies and methods for production thereof
CA2782976A1 (en) 2010-09-23 2012-03-29 Applied Nanostructured Solutions, Llc Cnt-infused fiber as a self shielding wire for enhanced power transmission line
KR101374477B1 (ko) * 2010-10-22 2014-03-14 엘지디스플레이 주식회사 유기발광다이오드 표시장치
CN102569250B (zh) * 2012-01-06 2014-03-12 无锡纳能科技有限公司 高密度电容器及其电极引出方法
US9085464B2 (en) 2012-03-07 2015-07-21 Applied Nanostructured Solutions, Llc Resistance measurement system and method of using the same
CN102683318B (zh) * 2012-05-25 2014-07-02 无锡纳能科技有限公司 硅电容器内部多层电极连接结构及连接方法
US10319630B2 (en) * 2012-09-27 2019-06-11 Stmicroelectronics, Inc. Encapsulated damascene interconnect structure for integrated circuits
KR101936036B1 (ko) 2013-02-08 2019-01-09 삼성전자 주식회사 커패시터 구조물
US9276057B2 (en) * 2014-01-27 2016-03-01 United Microelectronics Corp. Capacitor structure and method of manufacturing the same
US9666661B2 (en) * 2015-09-08 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Coplanar metal-insulator-metal capacitive structure
KR101933419B1 (ko) * 2017-04-25 2018-12-28 삼성전기 주식회사 커패시터 및 그 제조 방법
WO2019107130A1 (ja) * 2017-11-30 2019-06-06 株式会社村田製作所 キャパシタ
US11031457B2 (en) 2017-12-15 2021-06-08 International Business Machines Corporation Low resistance high capacitance density MIM capacitor
US11049820B2 (en) * 2018-07-30 2021-06-29 Texas Instruments Incorporated Crack suppression structure for HV isolation component
CN110785840A (zh) * 2019-09-17 2020-02-11 深圳市汇顶科技股份有限公司 电容器及其制作方法
KR20210125248A (ko) 2020-04-08 2021-10-18 주식회사 엘엑스세미콘 디스플레이 장치의 구동 집적 회로

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0456264A (ja) 1990-06-25 1992-02-24 Matsushita Electron Corp 半導体集積回路装置
JP2891242B2 (ja) 1997-05-23 1999-05-17 日本電気株式会社 半導体装置の製造方法
US6294836B1 (en) * 1998-12-22 2001-09-25 Cvc Products Inc. Semiconductor chip interconnect barrier material and fabrication method
JP2001177056A (ja) 1999-12-16 2001-06-29 Hitachi Ltd 半導体集積回路装置
EP1130654A1 (de) * 2000-03-01 2001-09-05 Infineon Technologies AG Integriertes Bauelement mit Metall-Isolator-Metall-Kondensator
EP1182708A3 (en) * 2000-08-18 2002-03-27 Texas Instruments Incorporated High capacitance damascene capacitor
US6803306B2 (en) * 2001-01-04 2004-10-12 Broadcom Corporation High density metal capacitor using via etch stopping layer as field dielectric in dual-damascence interconnect process
US6812088B1 (en) * 2002-06-11 2004-11-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method for making a new metal-insulator-metal (MIM) capacitor structure in copper-CMOS circuits using a pad protect layer
US6819542B2 (en) * 2003-03-04 2004-11-16 Taiwan Semiconductor Manufacturing Co., Ltd. Interdigitated capacitor structure for an integrated circuit
US7259956B2 (en) * 2003-12-19 2007-08-21 Broadcom Corporation Scalable integrated circuit high density capacitors
US7009832B1 (en) * 2005-03-14 2006-03-07 Broadcom Corporation High density metal-to-metal maze capacitor with optimized capacitance matching
US7411270B2 (en) * 2006-04-03 2008-08-12 Freescale Semiconductor, Inc. Composite capacitor and method for forming the same
KR100764741B1 (ko) * 2006-06-08 2007-10-08 삼성전자주식회사 반도체 장치 및 그 형성 방법
US20080137262A1 (en) * 2006-12-12 2008-06-12 Texas Instruments Inc. Methods and systems for capacitors

Also Published As

Publication number Publication date
US20100087042A1 (en) 2010-04-08
US7879681B2 (en) 2011-02-01
KR101557840B1 (ko) 2015-10-20

Similar Documents

Publication Publication Date Title
KR20100039242A (ko) 평면 금속­절연체­금속 커패시터 및 수직 커패시터를 갖는 3차원 커패시터 구조의 제조 방법
US9608130B2 (en) Semiconductor device having trench capacitor structure integrated therein
US10950689B2 (en) Semiconductor device with a through-substrate via hole having therein a capacitor and a through-substrate via conductor
KR100642633B1 (ko) 엠아이엠 캐패시터들 및 그의 제조 방법
US9196672B2 (en) Semiconductor device having capacitor integrated therein
EP1806783B1 (en) Improved interdigitated capacitive structure for an integrated circuit
US6949781B2 (en) Metal-over-metal devices and the method for manufacturing same
US7560795B2 (en) Semiconductor device with a capacitor
CN112447720A (zh) 半导体元件及其制备方法
CN116209352B (zh) 半导体器件及其制造方法、存储器、电子设备
TW201711209A (zh) 多層王冠型金屬-絕緣體-金屬電容器結構及其製作方法
KR100881488B1 (ko) Ｍｉｍ 캐패시터를 갖는 반도체 소자 및 그의 제조방법
US8716775B2 (en) Semiconductor integrated circuit having reservoir capacitor
US8460995B2 (en) Method of forming a MIM capacitor
WO2020215260A1 (zh) 电容器及其制备方法
KR101159112B1 (ko) 가변 용량 캐패시터 및 그 제조방법
KR100641983B1 (ko) 이중 다마신 구조를 갖는 금속-절연체-금속 커패시터 및그 제조 방법
KR20070052484A (ko) 엠아이엠 캐패시터 및 그 형성방법
KR100639000B1 (ko) 금속-절연체-금속 커패시터의 제조방법
JP2005109063A (ja) 半導体装置
KR101044612B1 (ko) 반도체 소자의 제조 방법
CN116322043B (zh) 半导体结构及其制备方法
CN217903116U (zh) 半导体存储器件
KR20100071206A (ko) 반도체 소자의 ｍｉｍ커패시터 및 이를 형성하는 방법
KR100667914B1 (ko) 수평구조의 엠아이엠 캐패시터 및 그 제조 방법

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
FPAY Annual fee payment

Payment date: 20180831

Year of fee payment: 4