CN116322043B - 半导体结构及其制备方法 - Google Patents
半导体结构及其制备方法 Download PDFInfo
- Publication number
- CN116322043B CN116322043B CN202310555400.8A CN202310555400A CN116322043B CN 116322043 B CN116322043 B CN 116322043B CN 202310555400 A CN202310555400 A CN 202310555400A CN 116322043 B CN116322043 B CN 116322043B
- Authority
- CN
- China
- Prior art keywords
- electrode
- capacitor
- accommodating groove
- electrode portion
- capacitance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 116
- 238000002360 preparation method Methods 0.000 title description 3
- 239000003990 capacitor Substances 0.000 claims abstract description 291
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 238000004519 manufacturing process Methods 0.000 claims abstract description 11
- 239000007772 electrode material Substances 0.000 claims description 30
- 238000005530 etching Methods 0.000 claims description 12
- 238000011049 filling Methods 0.000 claims description 8
- 239000010410 layer Substances 0.000 description 182
- 239000000463 material Substances 0.000 description 33
- 238000002955 isolation Methods 0.000 description 21
- 238000002161 passivation Methods 0.000 description 21
- 238000000034 method Methods 0.000 description 13
- 238000003860 storage Methods 0.000 description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 239000007769 metal material Substances 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 229910000449 hafnium oxide Inorganic materials 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 description 4
- 238000005137 deposition process Methods 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 2
- GEIAQOFPUVMAGM-UHFFFAOYSA-N Oxozirconium Chemical compound [Zr]=O GEIAQOFPUVMAGM-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 229910052735 hafnium Inorganic materials 0.000 description 2
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 229910001936 tantalum oxide Inorganic materials 0.000 description 2
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium(II) oxide Chemical compound [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- AXQKVSDUCKWEKE-UHFFFAOYSA-N [C].[Ge].[Si] Chemical compound [C].[Ge].[Si] AXQKVSDUCKWEKE-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本公开涉及一种半导体结构及其制备方法。其中，半导体结构包括：基底，具有电容容置槽；半导体导电柱，位于电容容置槽内，且半导体导电柱沿第一方向延伸并悬挂于电容容置槽的第一方向上的两个侧壁之间；第一电容电极，包括第一电极部以及第二电极部，第一电极部位于半导体导电柱表面，第二电极部位于电容容置槽的第二方向上的侧壁表面和/或电容容置槽底面，第二方向与第一方向相交；电容介质层，位于第一电容电极表面；第二电容电极，位于电容介质层表面，且填充电容容置槽；电极互连结构，连接第二电容电极与第二电极部，且与第一电极部绝缘隔离设置。本公开实施例可以有效防止第二电极部与第二电容电极形成面电容，从而可以提高器件可靠性。
Description
技术领域
本公开涉及集成电路技术领域，特别是涉及一种半导体结构及其制备方法。
背景技术
随着半导体技术的发展，三维动态随机存取存储器（3D DRAM） 是突破10纳米技术节点的DRAM的最有潜力的选择。
然而，现有的3D DRAM的可靠性尚有待提高。
发明内容
基于此，本公开实施例提供一种半导体结构及其制备方法，以提高器件可靠性。
一方面，本公开实施例提供了一种半导体结构，包括：
基底，具有电容容置槽；
多个半导体导电柱，位于所述电容容置槽内，且所述半导体导电柱沿第一方向延伸并悬挂于所述电容容置槽的第一方向上的两个侧壁之间；
第一电容电极，包括第一电极部以及第二电极部，所述第一电极部位于所述半导体导电柱表面，所述第二电极部位于所述电容容置槽的第二方向上的侧壁表面和/或所述电容容置槽底面，所述第二方向与所述第一方向相交；
电容介质层，位于所述第一电容电极表面；
第二电容电极，位于所述电容介质层表面，且填充所述电容容置槽；
电极互连结构，连接所述第二电容电极与所述第二电极部，且与所述第一电极部绝缘隔离设置。
在其中一个实施例中，所述第二电极部至少位于所述电容容置槽底面，且位于所述电容容置槽底面的所述第二电极部作为底面电极部；
所述电极互连结构包括第一互连结构，所述第一互连结构连接所述第二电容电极与所述底面电极部。
在其中一个实施例中，所述第一互连结构由所述第二电容电极顶部依次贯穿所述第二电容电极与所述电容介质层。
在其中一个实施例中，所述第一互连结构底部接触所述底面电极部。
在其中一个实施例中，所述半导体结构包括多个所述第一互连结构，所述第一互连结构沿着所述第一方向和/或所述第二方向间隔排布。
在其中一个实施例中，所述第二电极部至少位于所述电容容置槽的所述第二方向上的侧壁表面，且位于所述电容容置槽的第二方向上的侧壁表面的第二电极部作为侧面电极部；
所述电极互连结构包括第二互连结构，所述第二互连结构连接所述第二电容电极与所述侧面电极部。
在其中一个实施例中，所述第二电极部包括两个侧面电极部，至少一个所述侧面电极部的侧面与所述第二电容电极之间，设有沿第一方向排布的多个第二互连结构。
在其中一个实施例中，所述第二电极部位于所述电容容置槽的所述第二方向上的侧壁表面以及所述电容容置槽底面，所述第二互连结构由所述第二电容电极顶部依次贯穿所述第二电容电极与所述电容介质层。
在其中一个实施例中，
所述位于所述电容容置槽底面的所述第二电极部作为底面电极部；
所述第二互连结构底部接触所述底面电极部。
另一方面，本公开实施例还提供了一种半导体结构的制备方法，包括：
提供基底，所述基底具有电容容置槽，所述电容容置槽内具有多个半导体导电柱，所述半导体导电柱沿第一方向延伸并悬挂于所述电容容置槽的所述第一方向上的两个侧壁之间；
于所述半导体导电柱表面形成第一电极部，且于所述电容容置槽的第二方向上的侧壁表面和/或所述电容容置槽底面形成第二电极部，所述第一电极部与所述第二电极部构成第一电容电极，所述第二方向与所述第一方向相交；
于所述第一电容电极表面形成电容介质层，且于所述电容介质层表面形成填充所述电容容置槽的第二电容电极；
于所述第二电容电极与所述第二电极部之间形成电极互连结构，所述电极互连结构与所述第一电极部绝缘隔离设置。
在其中一个实施例中，所述于所述半导体导电柱表面形成第一电极部，且于所述电容容置槽的所述第二方向上的侧壁表面和/或所述电容容置槽底面形成第二电极部包括：
于所述半导体导电柱表面、所述电容容置槽的侧壁以及所述电容容置槽底面形成第一电容电极材料层；
刻蚀去除位于所述电容容置槽的第一方向上的两个侧壁表面的第一电容电极材料层，保留于所述半导体导电柱表面的所述第一电容电极材料层形成所述第一电极部，保留的其余所述第一电容电极材料层形成所述第二电极部。
在其中一个实施例中，所述于所述第二电容电极与所述第二电极部之间形成电极互连结构，包括：
依次刻蚀所述第二电容电极以及所述电容介质层，形成第一接触孔；
于所述第一接触孔内填充第一互连结构。
在其中一个实施例中，位于所述电容容置槽底面的所述第二电极部作为底面电极部，所述第一接触孔延伸至所述底面电极部上表面，或所述第一接触孔延伸至所述底面电极部内。
在其中一个实施例中，位于所述电容容置槽的所述第二方向上的侧壁表面的第二电极部作为侧面电极部，
所述于所述第二电容电极与所述第二电极部之间形成电极互连结构，包括：
刻蚀去除位于所述侧面电极部表面的电容介质层，形成第二接触孔，所述第二接触孔在所述第二方向上连通所述第二电容电极与所述侧面电极部；
于所述第二接触孔内填充第二互连结构。
在其中一个实施例中，位于所述电容容置槽底面的所述第二电极部作为底面电极部，所述第二接触孔延伸至所述底面电极部上表面，或所述第二接触孔延伸至所述底面电极部内。
上述半导体结构及其制备方法，第一电容电极包括位于电容容置槽的第二方向上的侧壁表面和/或电容容置槽底面的第二电容电极。同时，在第二电容电极与第二电极部之间形成了电极互连结构。电极互连结构可以将第二电容电极与第二电极部相互电性连接，从而使得二者具有相同的电位。此时，可以有效防止第二电极部与第二电容电极形成较大的面电容。因此，本公开实施例可以有效提高器件可靠性。
附图说明
为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中提供的半导体结构的制备方法的流程图；
图2为一实施例中提供的半导体结构的制备过程中，提供的基底的立体结构示意图；
图3为一实施例中提供的半导体结构的制备过程中，形成第一电容电极材料层后所得结构的立体结构示意图；
图4为一实施例中提供的半导体结构的制备过程中，形成第一电容电极后所得结构的立体结构示意图；
图5为一实施例中提供的半导体结构的制备过程中，形成电容介质层以及第二电容电极后所得结构的立体结构示意图；
图6为一实施例中提供的半导体结构的制备过程中，形成第一接触孔以及第二接触孔后所得结构的立体结构示意图；
图7为一实施例中提供的半导体结构的制备过程中，形成第一互连结构后所得结构的立体结构示意图；
图8为一个实施例中的半导体结构的剖面结构示意图；
图9为另一个实施例中的半导体结构的剖面结构示意图；
图10为又一个实施例中的半导体结构的剖面结构示意图；
图11为再一个实施例中的半导体结构的剖面结构示意图。
附图标记说明：
100-基底，100a-电容容置槽，110-绝缘介质层，120-支撑层，130-隔离层，200-半导体导电柱，300-第一电容电极，301-第一电容电极材料层，310-第一电极部，320-第二电极部，321-底面电极部，322-侧面电极部，400-电容介质层，500-第二电容电极，600-电极互连结构，610-第一互连结构，620-第二互连结构，700-钝化层，10-第一接触孔，20-第二接触孔。
具体实施方式
为了便于理解本公开，下面将参照相关附图对本公开进行更全面的描述。附图中给出了本公开的首选实施例。但是，本公开可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本公开的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中在本公开的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本公开。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、 第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
在一个实施例中，请参阅图1，提供一种半导体结构的制备方法，包括如下步骤：
步骤S10，请参阅图2，提供基底100，基底具有电容容置槽100a，电容容置槽100a内具有多个半导体导电柱200，半导体导电柱200沿第一方向延伸并悬挂于电容容置槽100a的第一方向上的两个侧壁之间；
步骤S20，请参阅图4，于半导体导电柱200表面形成第一电极部310，且于电容容置槽100a的第二方向上的侧壁表面和/或电容容置槽100a底面形成第二电极部320，第一电极部310与第二电极部320构成第一电容电极300，第二方向与第一方向相交；
步骤S30，请参阅图5，于第一电容电极300表面形成电容介质层400，且于电容介质层400表面形成填充电容容置槽100a的第二电容电极500；
步骤S40，请参阅图7，于第二电容电极500与第二电极部320之间形成电极互连结构600，电极互连结构600与第一电极部310绝缘隔离设置。
可以理解的是，为了便于看清内部结构，图2至图7中示意的是被沿第一方向切割后的部分电容容置槽100a及其内部结构。
在步骤S10中，基底100可以包括衬底（未图示）。衬底10可以为单层结构，也可以为多层结构。例如，衬底可以包括硅（Si）衬底、硅锗（SiGe）衬底、硅锗碳（SiGeC）衬底、碳化硅（SiC）衬底、砷化镓（GaAs）衬底、砷化铟（InAs）衬底、磷化铟（InP）衬底或其它的III/V半导体衬底或II/VI半导体衬底。或者，还例如，衬底也可以包括Si/SiGe、Si/SiC、绝缘体上硅(SOI)或绝缘体上硅锗等衬底。
请参阅图2，基底100还可以包括形成在衬底上的绝缘介质层110、支撑层120以及隔离层130。其中，支撑层120例如可以包括单层或多层（如两层）膜层。绝缘介质层110的材料、支撑层120的材料以及隔离层130的材料均可以包括但不仅限于为氧化硅（SiO2）、氮化硅（Si3N4）或氮氧化硅（SiON）等。作为示例，可以设置绝缘介质层110的材料为氧化硅，支撑层120的材料为氮化硅，隔离层130的材料为氧化硅等。
支撑层120可以形成在绝缘介质层110的在第一方向上的两侧，且高于绝缘介质层110。隔离层130可以形成在绝缘介质层110的在第二方向上的两侧，且高于绝缘介质层110。第二方向与第一方向相交。
绝缘介质层110与其四周的支撑层120以及隔离层130可以围设形成电容容置槽100a。第一方向与第二方向确定的平面可以平行于电容容置槽底面。即第一方向与第二方向确定的平面可以平行于绝缘介质层110的上表面。
电容容置槽100a内具有多个半导体导电柱200。半导体导电柱200沿第一方向延伸并悬挂于电容容置槽100a的第一方向上的两个侧壁之间。半导体导电柱200的一端可以穿透位于其一侧的支撑层120。例如，在图2中半导体导电柱200可以穿透位于其左侧的支撑层120，从而连接晶体管的有源柱。
晶体管的有源柱与半导体导电柱200可以位于同一半导体柱（如硅柱）的不同部分。半导体导电柱200可以为半导体柱的经过掺杂而导电的部分。而晶体管的有源柱可以包括沟道区、源区以及漏区。源区与漏区位于沟道区两侧，且二者中的其中一者可以连接半导体导电柱200。作为示例，源区、漏区以及半导体导电柱200可以通过对半导体住同时进行掺杂而形成。
支撑层120可以对半导体导电柱200起支撑作用。隔离层130可以将半导体导电柱200与其他结构绝缘隔离。
同一电容容置槽100a内可以设有多层半导体导电柱200。每层半导体导电柱200可以包括沿第二方向排布的多个半导体导电柱200。此时，可以在同一电容容置槽100a内阵列排布多个半导体导电柱200，从而可以形成多个存储电容。存储电容与晶体管可以形成存储单元。
在步骤S20中，请参阅图2，电容容置槽100a的第二方向上的侧壁表面可以为隔离层130的朝向电容容置槽100a的表面。
于电容容置槽100a的第二方向上的侧壁表面和/或电容容置槽100a底面形成第二电极部320，可以是于电容容置槽100a的第二方向上侧壁表面形成第二电极部320，也可以是于电容容置槽100a底面形成第二电极部320，也可以是于电容容置槽100a的第二方向上侧壁表面以及电容容置槽100a底面形成第二电极部320（请参阅图4）。同时，于电容容置槽100a的第二方向上侧壁表面形成第二电极部320，可以是电容容置槽100a的第二方向上的两个或一个侧壁表面形成第二电极部320。
第一电极部310与第二电极部320可以同时形成。二者共同构成第一电容电极300。
在步骤S30中，请参阅图5，电容介质层400即形成在第一电极部310表面，也形成在第二电极部320表面。
电容介质层400的材料可以为高介电常数材料。例如，电容介质层400的材料可以包括但不限于为氧化铝（Al2O3）、氧化铪（HfO2）、氮氧化铪（HfON）、氧化锆（ZrO2）、氧化钽（Ta2O5）、氧化钛（TiO2）或锶钛氧化物（SrTiO3）。当然，电容介质层400的材料也可以为低介电常数材料，这里对此并不做限定。
电容介质层400可以包括至少一层绝缘膜层。例如，电容介质层400包括第一电容介质层410以及第二电容介质层420。第一电容介质层410与第二电容介质层420可以为不同材料的高介电常数膜层。
第二电容电极500的可以通过电镀或者沉积等工艺形成。第二电容电极500的材料可以包括但不限于为金属材料、掺杂的半导体材料或导电的金属氮化物材料等。金属材料例如可以包括Co、Ni、Ti、W、Cu、Al等。
第二电容电极500、电容介质层400可以与位于半导体导电柱200表面的各第一电极部310形成多个共用第二电容电极500的存储电容。这些存储电容可以与晶体管连接从而形成阵列排布的存储单元。
在步骤S40中，请参阅图7，于第二电容电极500与第二电极部320之间形成电极互连结构600。此时，可以将第二电容电极500与第二电极部320相互电性连接。同时，电极互连结构600与第一电极部310绝缘隔离设置，从而可以保证第一电极部310与第二电容电极500之间可以有效形成存储电容。
在实际工艺过程中，在半导体导电柱200表面形成第一电极部310的同时，还于电容容置槽100a的第二方向上的侧壁表面和/或电容容置槽100a底面形成了第二电极部320。但是，此时在第一电极部310与第二电容电极500形成存储电容的同时，第二电极部320也可能会与第二电容电极500形成较大的面电容，从而降低器件可靠性。
而在本实施例中，在形成第二电容电极500后，还在第二电容电极500与第二电极部320之间形成了电极互连结构600。电极互连结构600可以将第二电容电极500与第二电极部320相互电性连接，从而使得二者具有相同的电位。此时，可以有效防止第二电极部320与第二电容电极500形成较大的面电容。因此，本实施例可以有效提高器件可靠性。
在一个实施例中，步骤S20包括：
步骤S21，请参阅图3，于半导体导电柱200表面、电容容置槽100a的侧壁以及电容容置槽100a底面形成第一电容电极材料层301；
步骤S22，请参阅图4，刻蚀去除位于电容容置槽100a的第一方向上的两个侧壁表面的第一电容电极材料层301，保留于半导体导电柱200表面的第一电容电极材料层301形成第一电极部310，保留的其余第一电容电极材料层301形成第二电极部320。
在步骤S21中，第一电容电极材料层301的材料为导电材料，其可以包括导电的金属氮化物或金属材料等。金属氮化物例如可以包括氮化钛。金属材料例如可以包括Co、Ni、Ti、W、Cu、Al等。
第一电容电极材料层301可以通过沉积工艺等方式形成。沉积工艺例如可以包括原子层沉积（ALD）工艺。
请参阅图3，第一电容电极材料层301可以对半导体导电柱200周向表面、电容容置槽100a的各个侧壁（各个侧壁可以包括第一方向上的两个侧壁以及第二方向上的两个侧壁）以及电容容置槽100a底面均进行覆盖。
在步骤S22中，电容容置槽100a的第一方向上的侧壁表面可以为支撑层120的朝向电容容置槽100a的表面。
请参阅图4，可以通过光刻工艺刻蚀去除位于电容容置槽100a的第一方向上的两个侧壁表面的第一电容电极材料层301。
例如，可以首先涂布覆盖电容容置槽100a的光刻胶层。然后对光刻胶层进行曝光显影，形成图形化光刻胶。在第一方向上，图形化光刻胶的可以暴露位于电容容置槽100a的两个侧壁表面的第一电容电极材料层301，而覆盖该方向上的电容容置槽100a两个侧壁之间的第一电容电极材料层301。然后可以通过干法刻蚀的方式，去除图形化光刻胶暴露的第一电容电极材料层301，而刻蚀后被保留的第一电容电极材料层301形成第一电容电极300。其中，被保留在半导体导电柱200表面的第一电容电极材料层301形成第一电极部310，而其余被保留在电容容置槽100a的第二方向上的两个侧壁表面以及电容容置槽100a底面的第一电容电极材料层301形成第二电极部320。最后去除图形化光刻胶。
在本实施例中，通过首先进行第一电容电极材料层301的沉积，然后刻蚀去除位于电容容置槽100a的第一方向上的两个侧壁表面的第一电容电极材料层301，从而可以简便有效地将位于各个半导体导电柱200表面的第一电极部310有效隔离。此时，可以简便有效实现将各个存储电容有效隔离。此时，第二电极部320位于电容容置槽100a的第二方向上的两个侧壁表面以及电容容置槽100a底面。且位于电容容置槽100a底面的第二电极部320连接位于电容容置槽100a的第二方向上的两个侧壁表面的第二电极部320。
在一个实施例中，经过步骤S21以及步骤S22之后，步骤S30包括：
步骤S31，请参阅图5，于第一电容电极300表面以及电容容置槽100a的第一方向上的两个侧壁表面形成电容介质层400，且于电容介质层400表面形成第二电容电极500。
经过步骤S21以及步骤S22之后，第一电容电极300覆盖半导体导电柱200表面。并且，第一电容电极300覆盖电容容置槽100a的底面，如覆盖绝缘介质层110上表面。同时，第一电容电极300覆盖电容容置槽100a的第二方向上的两个侧壁表面，如覆盖电容容置槽100a两侧的隔离层130的朝向电容容置槽100a的表面。而电容容置槽100a的第一方向上的两个侧壁表面被暴露，如电容容置槽100a两侧的支撑层120的朝向电容容置槽100a的表面被暴露。
因此，在步骤S31中，可以首先在第一电容电极300表面、电容容置槽100a两侧的支撑层120的朝向电容容置槽100a的表面、支撑层120上表面以及隔离层130上表面沉积形成电容介质材料层。然后再在电容介质材料层表面形成第二电容电极材料层。第二电容电极材料层可以填满并超出电容容置槽100a。之后可以通过化学机械研磨处理（CMP），去除位于支撑层120上表面以及隔离层130上表面的第二电容电极材料层以及电容介质材料层。保留的第二电容电极材料层形成第二电容电极500，保留的电容介质材料层形成电容介质层400。
在一个实施例中，经过步骤S21以及步骤S22之后，第二电极部320位于电容容置槽100a的第二方向上的侧壁表面以及电容容置槽100a底面。
步骤S40包括：
步骤S41，请参阅图6，依次刻蚀第二电容电极500以及电容介质层400，形成第一接触孔10；
步骤S42，请参阅图7，于第一接触孔10内填充第一互连结构610。
作为示例，在步骤S41之前，请参阅图6，还可以在第二电容电极500上表面形成钝化层700。钝化层700例如可以覆盖第二电容电极500、支撑层120以及隔离层130。钝化层700可以对电容容置槽100a内的存储电容进行钝化保护。
此时，在步骤S41中，可以自钝化层700上表面向下刻蚀而形成第一接触孔10。例如，可以形成沿着第一方向和/或第二方向间隔排布的多个第一接触孔10。第一接触孔10可以至少贯穿钝化层700、第二电容电极500以及位于电容容置槽100a底部的电容介质层400。在步骤S42中，可以首先在第一接触孔10以及钝化层700上表面形成第一互连结构材料层。然后，对第一互连结构材料层进行CMP处理，从而形成第一互连结构610。此时，电极互连结构600包括第一互连结构610。
当然，在步骤S41之前也可以不在第二电容电极500上表面形成钝化层700。此时，例如，可以先形成自第二电容电极500上表面向下贯穿的第一接触孔10，并于第一接触孔10内形成第一互连结构610之后，再于第一互连结构610以及第二电容电极500上表面形成钝化层700。
同时，经过步骤S21以及步骤S22之后，可以将形成于电容容置槽100a底面的第二电极部320作为底面电极部321。
作为一示例，第一接触孔10可以延伸至底面电极部321上表面。此时，请参阅图8，填充在第一接触孔10内的第一互连结构610也延伸至底面电极部321上表面。此时，底面电极部321可以与第一互连结构610下表面与进行接触，从而具有较大的接触面积，进而降低二者之间的接触电阻。
作为又一示例，第一接触孔10可以延伸至底面电极部321内部。此时，填充在第一接触孔10内的第一互连结构610也延伸至底面电极部321内部。此时，底面电极部321可以与第一互连结构610下表面以及部分侧面均与进行接触，从而具有更大的接触面积，进而可以进一步降低二者之间的接触电阻。
当然，在另一些示例中，第一接触孔10也可以直接贯穿底面电极部321，从而使得第一互连结构610贯穿底面电极部321（请参阅图9）。此时，底面电极部321可以与第一互连结构610的侧面接触，从而也可以在二者之间形成电性连接。
在本实施例中，通过刻蚀第二电容电极500以及电容介质层400以形成第一接触孔10的方式，可以形成与第二电容电极500良好接触的第一互连结构610。因此，可以通过第一互连结构610将第二电容电极500与底面电极部321进行良好的电性连接。
在一个实施例中，经过步骤S21以及步骤S22之后，位于电容容置槽100a的第二方向上的侧壁表面的第二电极部320作为侧面电极部322，请参阅图4。
步骤S40包括：
步骤S43，请参阅图6，刻蚀去除位于侧面电极部322表面的电容介质层400，形成第二接触孔20，第二接触孔20在第二方向上连通第二电容电极500与侧面电极部322；
步骤S44，请参阅图7，于第二接触孔20内填充第二互连结构620。
作为示例，在步骤S43之前，请参阅图6，还可以在第二电容电极500上表面形成钝化层700。钝化层700例如可以覆盖第二电容电极500、支撑层120以及隔离层130。钝化层700可以对电容容置槽100a内的存储电容进行钝化保护。
此时，在步骤S43中，可以首先在钝化层700内形成第二开口。位于侧面电极部322表面的电容介质层400在基底100上的正投影可以位于第二开口在基底100上的正投影内部。
形成第二开口后，可以将形成第二开口的钝化层700作为掩膜，继续向下刻蚀。继续向下刻蚀时，可以去除部分或者全部位于侧面电极部322表面的电容介质层400从而形成第二接触孔20。例如，可以形成沿着第一方向间隔排布的多个第二接触孔20。
同时，位于电容容置槽100a底面的第二电极部320作为底面电极部321。第二接触孔20可以延伸至底面电极部321上表面，或第二接触孔20也可以延伸至底面电极部321内。此时，请参阅图10，可以使得第二接触孔20内填充的第二互连结构620即可以有效接触侧面电极部322，又可以有效接触底面电极部321，从而可以在第一电容电极300与第二电容电极500之间进行良好的电性连接。
当然，第二接触孔20也可以未延伸至底面电极部321，或者也可以贯穿底面电极部321。这里对此均没有限制。请参阅图11，第二接触孔20贯穿底面电极部321时，填充第二接触孔20的第二互连结构620贯穿底面电极部321。
在步骤S44中，可以首先在第二接触孔20以及钝化层700上表面形成第一互连结构材料层。然后，对第一互连结构材料层进行CMP处理，从而形成第二互连结构620。此时，电极互连结构600包括第二互连结构620。
在另一些示例中，在步骤S43之前也可以不在第二电容电极500上表面形成钝化层700。此时，例如，可以先形成自第二电容电极500上表面向下贯穿的第二接触孔20，并于第二接触孔20内形成第二互连结构620之后，再于第二互连结构620以及第二电容电极500上表面形成钝化层700。
基于上述两个实施例，可以理解的是，半导体结构的制备过程中，可以只形成第一接触孔10以及第一互连结构610；也可以只形成第二接触孔20以及第二互连结构620；也可以同时形成第一接触孔10与第二接触孔20，并同时形成第一互连结构610与第二互连结构620。当同时形成第一接触孔10与第二接触孔20时，步骤S41与步骤S43可以同时进行；同时形成第一互连结构610与第二互连结构620时，步骤S42与步骤S44可以同时进行。
应该理解的是，虽然图1的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图1中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
在一个实施例中，请参阅图7以及图8，还提供一种半导体结构，其包括基底100、半导体导电柱200、第一电容电极300、电容介质层400、第二电容电极500以及电极互连结构600。
基底100具有电容容置槽100a。电容容置槽100a内设有多个半导体导电柱200。且半导体导电柱200沿第一方向延伸并悬挂于电容容置槽100a的第一方向上的两个侧壁之间。
基底100可以包括衬底（未图示）。此外，基底100还可以包括形成在衬底上的绝缘介质层110、支撑层120以及隔离层130。绝缘介质层110的材料、支撑层120的材料以及隔离层130的材料均可以包括但不仅限于为氧化硅（SiO2）、氮化硅（Si3N4）或氮氧化硅（SiON）等。作为示例，可以设置绝缘介质层110的材料为氧化硅，支撑层120的材料为氮化硅，隔离层130的材料为氧化硅等。
支撑层120可以形成在绝缘介质层110的在第一方向上的两侧，且高于绝缘介质层110。隔离层130可以形成在绝缘介质层110的在第二方向上的两侧，且高于绝缘介质层110。第二方向与第一方向相交。
绝缘介质层110与其四周的支撑层120以及隔离层130可以围设形成电容容置槽100a。第一方向与第二方向确定的平面可以平行于电容容置槽100a底面。即第一方向与第二方向确定的平面可以平行于绝缘介质层110的上表面。
电容容置槽100a内的半导体导电柱200的一端可以穿透位于其一侧的支撑层120。例如，在图7中半导体导电柱200可以穿透位于其左侧的支撑层120，从而连接晶体管的有源柱。
晶体管的有源柱与半导体导电柱200可以位于同一半导体柱（如硅柱）的不同部分。半导体导电柱200可以为半导体柱的经过掺杂而导电的部分。而晶体管的有源柱可以包括沟道区、源区以及漏区。源区与漏区位于沟道区两侧，且二者中的其中一者可以连接半导体导电柱200。作为示例，源区、漏区以及半导体导电柱200可以通过对半导体住同时进行掺杂而形成。
支撑层120可以对半导体导电柱200起支撑作用。隔离层130可以将半导体导电柱200与其他结构绝缘隔离。
同一电容容置槽100a内可以设有多层半导体导电柱200。每层半导体导电柱200可以包括沿第二方向排布的多个半导体导电柱200。此时，可以在同一电容容置槽100a内阵列排布多个半导体导电柱200，从而可以形成多个存储电容。存储电容与晶体管可以形成存储单元。
第一电容电极300包括第一电极部310以及第二电极部320。第一电极部310位于半导体导电柱200表面。第二电极部320位于电容容置槽100a的第二方向上的侧壁表面以及电容容置槽100a底面。或者，第二电极部320位于电容容置槽100a底面。或者，第二电极部320位于电容容置槽100a的第二方向上的两个或者一个侧壁表面。
电容介质层400位于第一电容电极300表面。电容介质层400的材料可以为高介电常数材料。例如，电容介质层400的材料可以包括但不限于为氧化铝（Al2O3）、氧化铪（HfO2）、氮氧化铪（HfON）、氧化锆（ZrO2）、氧化钽（Ta2O5）、氧化钛（TiO2）或锶钛氧化物（SrTiO3）。
第二电容电极500位于电容介质层400表面，且填充电容容置槽100a。第二电容电极500的材料可以包括但不限于为金属材料、掺杂的半导体材料或导电的金属氮化物材料等。
电极互连结构600连接第二电容电极500与第二电极部320，且与第一电极部310绝缘隔离设置。
在本实施例中，电极互连结构600可以将第二电容电极500与第二电极部320相互电性连接，从而使得二者具有相同的电位。此时，可以有效防止第二电极部320与第二电容电极500形成较大的面电容。因此，本实施例可以有效提高器件可靠性。
在一个实施例中，第二电极部320至少位于电容容置槽100a底面。即，第二电极部320可以只位于电容容置槽100a底面，也可以在位于电容容置槽100a底面的同时，还位于电容容置槽100a的第二方向上的两个或者一个侧壁表面。
位于电容容置槽100a底面的第二电极部320作为底面电极部321。
电极互连结构600包括第一互连结构610。第一互连结构610连接第二电容电极500与底面电极部321。
此时，可以将第二电容电极500与底面电极部321电性连接，从而有效防止二者之间产生面电容。
在一个实施例中，第一互连结构610由第二电容电极500顶部依次贯穿第二电容电极500与电容介质层400。
作为示例，请参阅图8，第一互连结构610底部可以接触底面电极部321。此时，第一互连结构610可以延伸至底面电极部321的上表面也可以延伸至底面电极部321的内部，从而有效增加第一互连结构610与底面电极部321之间的接触面积，降低二者之间的接触电阻。
当然，请参阅图9，第一互连结构610也可以贯穿底面电极部321。即第一互连结构610可以由第二电容电极500顶部依次贯穿第二电容电极500、电容介质层400以及底面电极部321。
并且，作为示例，半导体结构包括多个第一互连结构610，第一互连结构610沿着第一方向和/或第二方向间隔排布。
在本实施例中，第一互连结构610贯穿第二电容电极500，从而可以与第二电容电极500进行良好的电性接触，从而可以将第二电容电极500与底面电极部321进行良好的电性连接。
当然，在其他实施例中，第一互连结构610也可以为其他形式，例如可以由设置第一互连结构610包括第一导电插塞、第二导电插塞以及二者之间的连接结构。第一导电插塞可以连接第二电容电极500的上表面，第二导电插塞连接底面电极部321下表面。二者之间的连接结构可以将二者连接，从而也可以使得第二电容电极500与底面电极部321电性连接。
在一个实施例中，第二电极部320至少位于电容容置槽的第二方向上的侧壁表面。即，第二电极部320位于电容容置槽100a的第二方向上的两个或者一个侧壁表面。而电容容置槽100a底面可以具有第二电极部320，也可以不具有第二电极部320。
请参阅图10，位于电容容置槽100a的第二方向上的侧壁表面的第二电极部320作为侧面电极部322。电极互连结构600包括第二互连结构620。第二互连结构620连接第二电容电极500与侧面电极部322。
此时，可以将第二电容电极500与侧面电极部322电性连接，从而有效防止二者之间产生面电容。
在一个实施例中，第二电极部320包括两个侧面电极部322。此时，两个侧面电极部322分别位于电容容置槽100a的第二方向上的两个侧壁表面。
至少一个侧面电极部322的侧面与第二电容电极500之间，设有沿第一方向排布的多个第二互连结构620。
在一个实施例中，请参阅图10，第二电极部320位于电容容置槽的第二方向上的侧壁表面以及电容容置槽100a底面，第二互连结构620由第二电容电极500顶部依次贯穿第二电容电极500与电容介质层400。
此时，可以使得第二互连结构620即可以有效接触侧面电极部322，又可以有效接触底面电极部321，从而可以在第一电容电极300与第二电容电极500之间进行良好的电性连接。
在一个实施例中，位于电容容置槽100a底面的第二电极部320作为底面电极部321。
第二互连结构620底部接触底面电极部321。此时，第二互连结构620可以延伸至底面电极部321上表面，也可以延伸至底面电极部321内，从而有效增加第二互连结构620与底面电极部321之间的接触面积，降低二者之间的接触电阻。
当然，第二互连结构620也可以未延伸至底面电极部321。或者，请参阅图11，第二互连结构620也可以贯穿底面电极部321。这里对此均没有限制。
可以理解的是，同一半导体结构中，可以即包括第二互连结构620，又包括第一互连结构610，也可以只包括二者中的其中之一。具体可以根据设计需求设置。
在一些实施例中，半导体结构还可以包括钝化层700。钝化层700可以覆盖第二电容电极500。此外，钝化层700还可以覆盖支撑层120以及隔离层130等。第一互连结构610和/或第二互连结构620可以自钝化层700上表面向下延伸。
上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本公开的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本公开构思的前提下，还可以做出若干变形和改进，这些都属于本公开的保护范围。因此，本公开专利的保护范围应以所附权利要求为准。
Claims (15)
1.一种半导体结构，其特征在于，包括：
基底，具有电容容置槽；
多个半导体导电柱，位于所述电容容置槽内，且所述半导体导电柱沿第一方向延伸并悬挂于所述电容容置槽的第一方向上的两个侧壁之间；
第一电容电极，包括第一电极部以及第二电极部，所述第一电极部位于所述半导体导电柱表面，所述第二电极部位于所述电容容置槽的第二方向上的侧壁表面的全部表面和/或所述电容容置槽底面的全部表面，所述第二方向与所述第一方向相交；
电容介质层，位于所述第一电容电极表面；
第二电容电极，位于所述电容介质层表面，且填充所述电容容置槽；
电极互连结构，连接所述第二电容电极与所述第二电极部，且与所述第一电极部绝缘隔离设置，且所述电极互连结构由所述第二电容电极顶部依次贯穿所述第二电容电极与所述电容介质层，其底部接触所述第二电极部或贯穿所述第二电极部。
2.根据权利要求1所述的半导体结构，其特征在于，所述第二电极部至少位于所述电容容置槽底面，且位于所述电容容置槽底面的所述第二电极部作为底面电极部；
所述电极互连结构包括第一互连结构，所述第一互连结构连接所述第二电容电极与所述底面电极部。
3.根据权利要求2所述的半导体结构，其特征在于，所述第一互连结构由所述第二电容电极顶部依次贯穿所述第二电容电极与所述电容介质层。
4.根据权利要求3所述的半导体结构，其特征在于，所述第一互连结构底部接触所述底面电极部。
5.根据权利要求3或4所述的半导体结构，其特征在于，所述半导体结构包括多个所述第一互连结构，所述第一互连结构沿着所述第一方向和/或所述第二方向间隔排布。
6.根据权利要求1所述的半导体结构，其特征在于，所述第二电极部至少位于所述电容容置槽的所述第二方向上的侧壁表面，且位于所述电容容置槽的第二方向上的侧壁表面的第二电极部作为侧面电极部；
所述电极互连结构包括第二互连结构，所述第二互连结构连接所述第二电容电极与所述侧面电极部。
7.根据权利要求6所述的半导体结构，其特征在于，所述第二电极部包括两个侧面电极部，至少一个所述侧面电极部的侧面与所述第二电容电极之间，设有沿第一方向排布的多个第二互连结构。
8.根据权利要求6或7所述的半导体结构，其特征在于，所述第二电极部位于所述电容容置槽的所述第二方向上的侧壁表面以及所述电容容置槽底面，所述第二互连结构由所述第二电容电极顶部依次贯穿所述第二电容电极与所述电容介质层。
9.根据权利要求8所述的半导体结构，其特征在于，
所述位于所述电容容置槽底面的所述第二电极部作为底面电极部；
所述第二互连结构底部接触所述底面电极部。
10.一种半导体结构的制备方法，其特征在于，包括：
提供基底，所述基底具有电容容置槽，所述电容容置槽内具有多个半导体导电柱，所述半导体导电柱沿第一方向延伸并悬挂于所述电容容置槽的所述第一方向上的两个侧壁之间；
于所述半导体导电柱表面形成第一电极部，且于所述电容容置槽的第二方向上的侧壁表面的全部表面和/或所述电容容置槽底面的全部表面形成第二电极部，所述第一电极部与所述第二电极部构成第一电容电极，所述第二方向与所述第一方向相交；
于所述第一电容电极表面形成电容介质层，且于所述电容介质层表面形成填充所述电容容置槽的第二电容电极；
于所述第二电容电极与所述第二电极部之间形成电极互连结构，所述电极互连结构与所述第一电极部绝缘隔离设置，且所述电极互连结构由所述第二电容电极顶部依次贯穿所述第二电容电极与所述电容介质层，其底部接触所述第二电极部或贯穿所述第二电极部。
11.根据权利要求10所述的半导体结构的制备方法，其特征在于，所述于所述半导体导电柱表面形成第一电极部，且于所述电容容置槽的所述第二方向上的侧壁表面和/或所述电容容置槽底面形成第二电极部包括：
于所述半导体导电柱表面、所述电容容置槽的侧壁以及所述电容容置槽底面形成第一电容电极材料层；
刻蚀去除位于所述电容容置槽的第一方向上的两个侧壁表面的第一电容电极材料层，保留于所述半导体导电柱表面的所述第一电容电极材料层形成所述第一电极部，保留的其余所述第一电容电极材料层形成所述第二电极部。
12.根据权利要求11所述的半导体结构的制备方法，其特征在于，所述于所述第二电容电极与所述第二电极部之间形成电极互连结构，包括：
依次刻蚀所述第二电容电极以及所述电容介质层，形成第一接触孔；
于所述第一接触孔内填充第一互连结构。
13.根据权利要求12所述的半导体结构的制备方法，其特征在于，位于所述电容容置槽底面的所述第二电极部作为底面电极部，所述第一接触孔延伸至所述底面电极部上表面，或所述第一接触孔延伸至所述底面电极部内。
14.根据权利要求11所述的半导体结构的制备方法，其特征在于，位于所述电容容置槽的所述第二方向上的侧壁表面的第二电极部作为侧面电极部，
所述于所述第二电容电极与所述第二电极部之间形成电极互连结构，包括：
刻蚀去除位于所述侧面电极部表面的电容介质层，形成第二接触孔，所述第二接触孔在所述第二方向上连通所述第二电容电极与所述侧面电极部；
于所述第二接触孔内填充第二互连结构。
15.根据权利要求14所述的半导体结构的制备方法，其特征在于，位于所述电容容置槽底面的所述第二电极部作为底面电极部，所述第二接触孔延伸至所述底面电极部上表面，或所述第二接触孔延伸至所述底面电极部内。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310555400.8A CN116322043B (zh) | 2023-05-17 | 2023-05-17 | 半导体结构及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310555400.8A CN116322043B (zh) | 2023-05-17 | 2023-05-17 | 半导体结构及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN116322043A CN116322043A (zh) | 2023-06-23 |
| CN116322043B true CN116322043B (zh) | 2023-10-13 |
Family
ID=86781868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310555400.8A Active CN116322043B (zh) | 2023-05-17 | 2023-05-17 | 半导体结构及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116322043B (zh) |
Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011228645A (ja) * | 2010-04-02 | 2011-11-10 | Renesas Electronics Corp | 半導体集積回路装置 |
| KR20220090208A (ko) * | 2020-12-22 | 2022-06-29 | 삼성전자주식회사 | 반도체 메모리 소자 |
| CN114864503A (zh) * | 2022-05-19 | 2022-08-05 | 长鑫存储技术有限公司 | 存储结构及其制备方法、半导体结构 |
| CN115000053A (zh) * | 2022-05-17 | 2022-09-02 | 长鑫存储技术有限公司 | 一种半导体结构及其制备方法 |
| CN115064493A (zh) * | 2022-06-06 | 2022-09-16 | 长鑫存储技术有限公司 | 半导体结构及制备方法 |
| CN115064494A (zh) * | 2022-06-08 | 2022-09-16 | 长鑫存储技术有限公司 | 半导体结构及制备方法 |
| CN115117063A (zh) * | 2022-06-21 | 2022-09-27 | 长鑫存储技术有限公司 | 存储结构及其制备方法、半导体结构 |
| CN115223999A (zh) * | 2022-07-19 | 2022-10-21 | 长江存储科技有限责任公司 | 半导体结构及其制作方法、存储器、存储系统 |
| CN115332251A (zh) * | 2022-08-12 | 2022-11-11 | 长鑫存储技术有限公司 | 半导体结构及其制造方法 |
| WO2023035528A1 (zh) * | 2021-09-07 | 2023-03-16 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
| CN115915756A (zh) * | 2022-11-23 | 2023-04-04 | 长鑫存储技术有限公司 | 半导体结构的制备方法、半导体结构和半导体存储器 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20100097468A (ko) * | 2009-02-26 | 2010-09-03 | 삼성전자주식회사 | 반도체 메모리 장치 및 그 제조 방법 |
-
2023
- 2023-05-17 CN CN202310555400.8A patent/CN116322043B/zh active Active
Patent Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011228645A (ja) * | 2010-04-02 | 2011-11-10 | Renesas Electronics Corp | 半導体集積回路装置 |
| KR20220090208A (ko) * | 2020-12-22 | 2022-06-29 | 삼성전자주식회사 | 반도체 메모리 소자 |
| WO2023035528A1 (zh) * | 2021-09-07 | 2023-03-16 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
| CN115000053A (zh) * | 2022-05-17 | 2022-09-02 | 长鑫存储技术有限公司 | 一种半导体结构及其制备方法 |
| CN114864503A (zh) * | 2022-05-19 | 2022-08-05 | 长鑫存储技术有限公司 | 存储结构及其制备方法、半导体结构 |
| CN115064493A (zh) * | 2022-06-06 | 2022-09-16 | 长鑫存储技术有限公司 | 半导体结构及制备方法 |
| CN115064494A (zh) * | 2022-06-08 | 2022-09-16 | 长鑫存储技术有限公司 | 半导体结构及制备方法 |
| CN115117063A (zh) * | 2022-06-21 | 2022-09-27 | 长鑫存储技术有限公司 | 存储结构及其制备方法、半导体结构 |
| CN115223999A (zh) * | 2022-07-19 | 2022-10-21 | 长江存储科技有限责任公司 | 半导体结构及其制作方法、存储器、存储系统 |
| CN115332251A (zh) * | 2022-08-12 | 2022-11-11 | 长鑫存储技术有限公司 | 半导体结构及其制造方法 |
| CN115915756A (zh) * | 2022-11-23 | 2023-04-04 | 长鑫存储技术有限公司 | 半导体结构的制备方法、半导体结构和半导体存储器 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN116322043A (zh) | 2023-06-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8664075B2 (en) | High capacitance trench capacitor | |
| US7476922B2 (en) | Logic device having vertically extending metal-insulator-metal capacitor between interconnect layers and method of fabricating the same | |
| US7462535B2 (en) | Semiconductor device with analog capacitor and method of fabricating the same | |
| US7220652B2 (en) | Metal-insulator-metal capacitor and interconnecting structure | |
| KR100642633B1 (ko) | 엠아이엠 캐패시터들 및 그의 제조 방법 | |
| JP6182792B2 (ja) | 半導体構造を製造する方法 | |
| US7560795B2 (en) | Semiconductor device with a capacitor | |
| US9368567B2 (en) | Semiconductor devices, methods of manufacture thereof, and methods of manufacturing capacitors | |
| US9041154B2 (en) | Contact structure and semiconductor memory device using the same | |
| US7157369B2 (en) | Semiconductor device and method of manufacturing thereof | |
| US20140030865A1 (en) | Method of manufacturing semiconductor device having cylindrical lower capacitor electrode | |
| JP2022509272A (ja) | 新規性のあるキャパシタ構造およびそれを形成する方法 | |
| JP2003282728A (ja) | 半導体素子及びその製造方法 | |
| KR20180042591A (ko) | 반도체 소자의 제조 방법 | |
| US20040089891A1 (en) | Semiconductor device including electrode or the like having opening closed and method of manufacturing the same | |
| CN116322043B (zh) | 半导体结构及其制备方法 | |
| JP2004031886A (ja) | コンタクトの製造方法 | |
| CN112635467A (zh) | 存储单元结构及形成方法 | |
| KR100641983B1 (ko) | 이중 다마신 구조를 갖는 금속-절연체-금속 커패시터 및그 제조 방법 | |
| KR101044612B1 (ko) | 반도체 소자의 제조 방법 | |
| JP2009170637A (ja) | 半導体記憶装置の製造方法および半導体記憶装置 | |
| US20230307351A1 (en) | Three-dimensional integrated structure and manufacturing method thereof | |
| KR100630531B1 (ko) | 시스템 온 칩 소자의 제조 방법 | |
| CN117637713A (zh) | 半导体结构及其制备方法 | |
| KR20040000917A (ko) | 도전성 콘택 구조 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |