JP6182792B2 - 半導体構造を製造する方法 - Google Patents

半導体構造を製造する方法 Download PDF

Info

Publication number
JP6182792B2
JP6182792B2 JP2015127667A JP2015127667A JP6182792B2 JP 6182792 B2 JP6182792 B2 JP 6182792B2 JP 2015127667 A JP2015127667 A JP 2015127667A JP 2015127667 A JP2015127667 A JP 2015127667A JP 6182792 B2 JP6182792 B2 JP 6182792B2
Authority
JP
Japan
Prior art keywords
forming
dielectric layer
layer
dielectric
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015127667A
Other languages
English (en)
Other versions
JP2015188112A (ja
Inventor
リンダート、ニック
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of JP2015188112A publication Critical patent/JP2015188112A/ja
Application granted granted Critical
Publication of JP6182792B2 publication Critical patent/JP6182792B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Description

本発明の実施形態は、ダイナミックランダムアクセスメモリの分野に関する、より詳細には、同じ誘電体層にキャパシタ及び金属配線が集積された半導体構造に関する。
過去数十年間で、半導体産業の拡大に伴い、集積回路の小型化が進められてきた。小型化により、半導体チップの限られた面積内に、非常に多くの機能ユニットを集積可能となっている。例えば、トランジスタのサイズが小さくなると、１チップに搭載可能なメモリの数が多くなり、製品の容量を向上させることにつながる。しかしながら、容量の拡大には、問題も生じる。例えば、デバイスそれぞれの性能を最適化する必要性が、顕在化する。
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）のような半導体デバイスでは、セルはそれぞれ、１つのトランジスタおよび１つのキャパシタで構成されている。ＤＲＡＭでは、セルは、周期的な読み出しおよびリフレッシュを必要とする。単位ビットあたりの価格を低く抑えることができること、集積度を高くできること、および、読み出し／書き込みオペレーションを同時に実行できることから、商業的用途でＤＲＡＭは広く使用されている。ところで、キャパシタに蓄積された電荷が外的要因で失われると、"ソフトエラー"と呼ばれる現象が起こる場合があり、この場合、ＤＲＡＭの不具合が生じる。ソフトエラーの発生を防ぐべく、キャパシタの容量を大きくする方法が提案されている。しかしながら、半導体デバイスが高度に集積されている結果、実際の製造工程を計画するのが困難になってきている。
さらに、金属配線は通常、キャパシタ層とは異なる層に集積される。一例として、銅金属層は、キャパシタの一群の上方に形成され、キャパシタと同じ層には形成されない。図１には、金属線のビアが、キャパシタの誘電体層を貫通して形成され、上金属線層と下金属線層とを接続している様子が示されている。より詳細には、図１は、従来技術に係る、金属配線を収容するのに使用される誘電体層とは異なる誘電体層に形成されているキャパシタの断面図である。
図１に示すように、第１層間絶縁層１０３が、セルアレイ領域１０２を有する半導体基板１０１上に形成される。第１層間絶縁層１０３は、半導体基板１０１を露出させるコンタクトホールを形成するべく、セルアレイ領域１０２にパターニングされ、下側電極コンタクトプラグ１０５Ａを形成するべく、このコンタクトホールに導電材料が充填される。上記で得られた構造上に、エッチングストップ層１０７および第２層間絶縁層１０９を、順に形成する。
第２層間絶縁層１０９及びエッチングストップ層１０７が、セルアレイ領域１０２において、順にエッチングされて、下側電極コンタクトプラグ１０５Ａ、および、下側電極コンタクトプラグの周辺の第１層間絶縁層１０３を露出ささせるストレージノードホール１１１が形成される。下側電極の材料層が共形に上記で得られた構造の上に積層された後、平坦化工程が実行されて、ストレージノードホール１１１の下部および内側の側壁を覆う下側電極１１３が形成される。誘電体層１１５および上側電極層１１７を順に堆積して、半導体基板１０１上にパターニングする。金属配線１２２のビアが、誘電体層（例えば、誘電体層１０９および層間誘電体層１２０）を貫通して形成され、ビアは、上側金属配線１２２層と、セルアレイ領域１０２を有する半導体基板１０１とを接続する。
従来技術に係る、金属配線を収容するのに使用される誘電体層とは異なる誘電体層に形成されたキャパシタの断面図である。 本発明の一実施形態に係る、金属配線を収容する１つの誘電体層に形成されたキャパシタの断面図である。 本発明の一実施形態に係る、金属配線をそれぞれ収容する２つの誘電体層に形成されたキャパシタの断面図である。 本発明の一実施形態に係る、４番目の階層の金属配線を収容する１つの誘電体層に形成されたキャパシタの断面図である。 本発明の一実施形態に係る、３番目の階層および４番目の階層の金属配線を収容する２つの誘電体層に形成されたキャパシタの断面図である。 本発明の一実施形態に係る、同じ誘電体層に集積されるキャパシタおよび金属配線を有する半導体構造を製造する方法におけるオペレーションを示したフローチャートである。
以下、キャパシタおよび金属配線が同じ誘電体層に集積される半導体構造について記載する。以下の説明において、具体的な金属配線層の数および材料の形態等、本発明の実施形態を理解するために多くの詳細事項が記される。しかしながら、これら詳細事項がなくとも本発明を実施可能であることは、当業者にとって明らかである。また、本発明を不明瞭にしない目的から、集積回路設計レイアウト等の周知の特徴の詳細な説明を省略している。また、図面に示した様々な実施形態は例示に過ぎず、必ずしも実際の寸法に合わせて描かれたものではない。
金属配線層とキャパシタ構造を組み込む従来の方法では、キャパシタ層の上に、銅配線のような金属配線を導入するのが唯一の方法であった。このような配置では、金属配線層は、キャパシタ構造を収容するのに使用される誘電体層と、自身の誘電体層を共有することはない。さらに、従来の構造では、下側電極の高さを大きくする方法を、下側電極の表面積を大きくして容量を増大させる方法として利用可能であった。このような一方法では、下側電極が位置する部分の誘電体層の厚みが増大する。しかしながら、厚みが増加すると、金属コンタクトホールを形成する際のエッチング量が多くなることから、加工の負荷が増加する。さらに、金属配線が誘電体層に収容されないことから、このような方法では、金属配線層と対応するデバイス層との間の距離を大きくする必要がある。
本発明の一実施形態によれば、キャパシタ構造、例えば、混載ダイナミックランダムアクセスメモリ（ＤＲＡＭ）は、金属配線層を収容する１以上の誘電体層を共有するべく、金属配線層に組み込まれる。例えば、一実施形態では、キャパシタ構造の高さは、基本的に２つの金属配線誘電体層の高さであり、キャパシタは、２つの金属配線層に隣接して形成される。別の実施形態では、キャパシタ構造の高さは、基本的に金属配線誘電体層１つのみの高さであり、キャパシタ構造は、１つの金属配線層に隣接して形成される。しかしながら、十分な容量を提供するべく、キャパシタの高さは、誘電体層２つ以上分の高さにする必要があると考えられる。キャパシタ構造は、金属配線層を形成した後に、金属配線誘電体層内に形成されてもよい。このような方法により、ＤＲＡＭキャパシタをロジック（ＣＰＵ）プロセスに埋め込むことが可能になる。反対に、従来の方法では、ＤＲＡＭプロセスから開始して、混載ＤＲＡＭを製造するべく後でロジック機能を付加している。
本明細書で記載される混載ＤＲＡＭは、第１チップに含まれ、第２チップ上のマイクロプロセッサと共にパッケージされてもよい。これに替えて、本明細書で記載される混載ＤＲＡＭは、マイクロプロセッサと同じチップに含まれてもよく、モノリシックな製造工程としてもよい。本明細書では、キャパシタおよび金属配線構造を同じ誘電体層に組み込む半導体構造が開示される。一実施形態において、半導体構造は、基板にまたは基板上に設けられる複数の半導体デバイスを備える。１以上の誘電体層が、複数の半導体デバイスの上に設けられる。金属配線が、複数の誘電体層のそれぞれに設けられる。金属配線は、複数の半導体デバイスのうちの１以上に電気的に接続される。金属−絶縁体−金属（ＭＩＭ）キャパシタが、複数の誘電体層のうちの少なくとも１つの誘電体層に、当該少なくとも１つの誘電体層の金属配線に隣接して設けられる。ＭＩＭキャパシタは、複数の半導体デバイスの１以上に電気的に接続される。
また、本明細書には、キャパシタおよび金属配線構造が、同じ誘電体層に集積された半導体構造を製造する方法が記載される。一実施形態において、方法は、基板内にまたは基板の上に複数の半導体デバイスを形成する工程を含む。１以上の誘電体層が、複数の半導体デバイスの上に形成される。金属配線が、複数の誘電体層のそれぞれに形成される。金属配線を形成する工程は、複数の半導体デバイスのうちの１以上と金属配線とを電気的に接続する工程を有する。金属−絶縁体−金属（ＭＩＭ）キャパシタが、誘電体層のうちの少なくとも１つの誘電体層の金属配線に隣接して、当該１つの誘電体層に形成される。ＭＩＭキャパシタを形成する工程は、ＭＩＭキャパシタを、複数の半導体デバイスの１以上に電気的に接続する工程を有する。
本発明の一側面では、混載金属−絶縁体−金属（ＭＩＭ）キャパシタが、金属配線と同じ誘電体層に組み込まれる。例えば、図２Ａは、本発明の一実施形態に係る、金属配線を収容する１つの誘電体層に形成されたキャパシタの断面図である。別の例では、本発明の一実施形態に係る、金属配線をそれぞれ収容する２つの誘電体層に形成されたキャパシタの断面図である。
図２Ａ及び図２Ｂに示すように、半導体構造２００Ａまたは２００Ｂはそれぞれ、基板２０２内にまたは基板２０２上に設けられた複数の半導体デバイスを備える。１以上の誘電体層２０４が、基板内２０２内にまたは基板２０２上の複数の半導体デバイスの上に設けられる。銅金属配線のような金属配線２０６が、複数の誘電体層２０４のそれぞれに設けられる。金属配線２０６は、基板２０２内にまたは基板２０２上の複数の半導体デバイスの１以上に電気的に接続される。金属−誘電体−金属（ＭＩＭ）キャパシタ２０８Ａまたは２０８Ｂはそれぞれ、複数の誘電体層２０４のうちの少なくとも１つに設けられる。ＭＩＭキャパシタ２０８Ａまたは２０８Ｂは、複数の誘電体層２０４のうちの少なくとも１つの金属配線２０６に隣接し、基板２０２内にまたは基板２０２上の複数の半導体デバイスの１以上に電気的に接続される。
ここで、金属配線２０６とは、金属の線、例えば、配線として使用される金属の線を指す。金属配線２０６は、例えば、ビア２０７のようなビアとは区別される。ビアは、誘電体層２０４に設けられ、異なる誘電体層２０４内の金属配線２０６を接続する、または、例えば、コンタクト２１０であるその他の電気的コンタクト部と配線とを接続する。コンタクト２１０は、別のビア、別の金属配線、または、ビア２０７と半導体デバイスとの間に形成される実際のコンタクト構造として表されてもよい。ＭＩＭキャパシタ２０８Ａまたは２０８Ｂは、例えば、コンタクト２１２である幾つかの電気コンタクトを介して、基板２０２内または基板２０２上の複数の半導体デバイスの１以上と電気的に接続されてもよい。コンタクト２１２は、別のビア、別の金属配線、または、ＭＩＭキャパシタ２０８Ａまたは２０８Ｂの底部と半導体デバイスとの間に形成される実際のコンタクト構造として表されてもよい。一実施形態では、金属配線２０６の少なくとも一部分が、ロジック回路に含まれる１以上の半導体デバイスに電気的に接続され、ＭＩＭキャパシタ２０８Ａまたは２０８Ｂは、混載ダイナミックランダムアクセスメモリ（ｅＤＲＡＭ）キャパシタである。ＭＩＭキャパシタの上側電極は、ＭＩＭキャパシタ上の配線または金属配線層からのビアを介して接続される。一実施形態において、このような接続は、ｅＤＲＡＭの共通接続または接地接続を提供する。
図２Ａは、本発明の一実施形態に係る、複数の誘電体層２０４のうちの１つのみに設けられたＭＩＭキャパシタ２０８Ａの断面図である。図２Ｂは、複数の誘電体層２０４のうちの２つのみに設けられたＭＩＭキャパシタ２０８Ｂの断面図である。この実施形態では、ＭＩＭキャパシタ２０８Ｂが、２つの誘電体層２０４それぞれの金属配線２０６に隣接し、また、２つの誘電体層２０４それぞれの金属配線２０６を接続するビア２０７に隣接する。別の実施形態では、ＭＩＭキャパシタは、複数の誘電体層のうちの３つ以上に設けられ、当該３つ以上の誘電体層の全ての金属配線に隣接する。
図２Ａおよび図２Ｂに示すように、半導体構造２００Ａおよび２００Ｂはそれぞれ、窒化シリコンエッチングストップ層、酸化シリコンエッチングストップ層またはシリコン酸窒化エッチングストップ層のような、１以上のエッチングストップ層２１４を更に含む。例えば、図２Ａおよび図２Ｂに示すように、エッチングストップ層は、複数の誘電体層２０４それぞれの間、および、基板２０２に最も近い誘電体層のすぐ下に配置されてもよい。一実施形態において、ＭＩＭキャパシタ２０８Ａまたは２０８Ｂがそれぞれ、複数の誘電体層２０４のうちの少なくとも１つに設けられたトレンチ２１６Ａまたは２１６Ｂに設けられる。ＭＩＭキャパシタは、トレンチ２１６Ａまたは２１６Ｂの底部および側壁に沿って設けられたカップ形状の金属プレート２１８を含む。第２誘電体層２２０は、カップ形状金属プレート２１８と共形に接して設けられる。トレンチ充填金属プレート２２２が、第２誘電体層２２０上に設けられる。第２誘電体層２２０は、トレンチ充填金属プレート２２２と、カップ形状金属プレート２１８とを分離する。
一実施形態において、トレンチ充填金属プレート２２２の大部分が銅で形成される。一実施形態では、カップ形状金属プレート２１８は、トレンチ２１６Ａまたはトレンチ２１６Ｂの底部に近接し第２誘電体層２２０とは離れた側に設けられる銅の層、および、第２誘電体層２２０に近接しトレンチ２１６Ａまたはトレンチ２１６Ｂの底部から離れた側に設けられる窒化金属層から形成される。一実施形態において、窒化金属層は、窒化タンタル層または窒化チタン層である。一実施形態において、銅の層の１以上、または、カップ形状金属プレート２１８の窒化金属層、または、トレンチ充填金属プレート２２２の銅は、これに限定されないが、電気化学析出プロセス、無電解析出プロセス、化学気相成長プロセス、原子層成長（ＡＬＤ）プロセスまたはリフロープロセスのような技術により形成される。上記の銅の代わりに、銀、アルミニウム、または、銅、銀もしくはアルミニウムの合金を使用してもよい。また、カップ形状金属プレート２１８は、銅、銀、アルミまたはこれらの合金から形成される１層構造であってもよい。別の実施形態では、トレンチ充填金属プレート２２２は、複数層構造を含む。一実施形態では、カップ形状金属プレート２１８は、コンタクトまたは別の金属配線層であってもよい床金属層によって、下に位置する半導体デバイスと電気的に接続される。
一実施形態では、トレンチの側壁は、例えば、図２Ｂに示すトレンチ２１６Ｂの垂直形状またはほぼ垂直な形状である、垂直形状またはほぼ垂直な形状を有する。別の実施形態では、トレンチの側壁は、複数の誘電体層２０４のうちの少なくとも１つの底部から複数の誘電体層２０４のうちの少なくとも１つの上部に向かって広がるテーパ形状を有してもよく、例えば、図２Ａに示すようなトレンチ２１６Ａのようなテーパ形状を有してもよい。図示した２つの実施形態とは異なり、別の実施形態では、１つの誘電体層２０４に形成されたトレンチの垂直形状、または、２つ以上の誘電体層２０４に形成されたトレンチのテーパ形状を有してもよい。
一実施形態では、複数の誘電体層２０４のうちの少なくとも１つは、低い誘電率を有する誘電体層（二酸化シリコンの場合、４よりも小さい誘電率を有する層）である。一実施形態において、複数の誘電体層２０４のうちの少なくとも１つは、これに限定されないが、スピンオンプロセス、化学気相成長プロセス、または、ポリマーベースの化学気相成長プロセスのようなプロセスによって形成される。特定の実施形態では、複数の誘電体層２０４のうちの少なくとも１つが、シランまたはオルガノシランを前駆体ガスとして使用する化学気相成長プロセスによって形成される。一実施形態において、複数の誘電体層２０４のうちの少なくとも１つは、当該誘電体層２０４に次に形成される一連の金属配線間のリーク電流に大きく寄与しないような材料によって形成される。一実施形態において、複数の導電体層２０４のうちの少なくとも１つは、誘電率が、２．５から４未満の範囲の材料で形成される。特定の実施形態では、複数の導電体層２０４のうちの少なくとも１つは、これに限定されないが、０％から１０％の空隙率を有するシリケートまたは炭素ドープ酸化物のような材料から構成される。別の実施形態では、しかしながら、複数の誘電体層２０４のうちの少なくとも１つは、二酸化シリコンで形成される。
一実施形態において、第２誘電体層２２０は、高誘電率誘電体層（二酸化シリコンの場合、誘電率が４を超える層）から形成される。一実施形態において、第２誘電体層２２０は、原子層成長プロセスまたは化学気相プロセスによって形成され、これに限定されないが、酸窒化シリコン、酸化ハフニウム、酸化ジルコニウム、ケイ酸ハフニウム、酸窒化ハフニウム、酸化チタンまたは酸化ランタンのような材料で形成される。別の実施形態では、第２誘電体層２２０は、二酸化シリコンで形成される。
一実施形態において、基板２０２は、半導体デバイス製造に適した材料で形成される。一実施形態では、基板２０２は、これに限定されないが、シリコン、ゲルマニウム、シリコン−ゲルマニウム、または、ＩＩＩ−Ｖ化合物半導体材料を含んでもよい材料の単結晶で形成されたバルク基板である。別の実施形態では、基板２０２は、最上層にエピタキシャル層を有するバルク層を含む。特定の実施形態では、バルク層は、これに限定れないが、シリコン、ゲルマニウム、シリコン−ゲルマニウム、ＩＩＩ−Ｖ化合物半導体材料または石英を含んでもよい材料の単結晶によって構成され、最上層のエピタキシャル層は、これに限定れないが、シリコン、ゲルマニウム、シリコンゲルマニウムまたはＩＩＩ−Ｖ化合物半導体材料を含んでもよい。別の実施形態では、基板２０２は、下側バルク層の上に中間絶縁層を含み、中間絶縁層の上に最上層エピタキシャル層を含む。最上層エピタキシャル層は、これに限定されないが、シリコン（例えば、シリコン・オン・インシュレータ（ＳＯＩ）半導体基板を形成する）、ゲルマニウム、シリコン−ゲルマニウム、または、ＩＩＩ−Ｖ化合物半導体材料を含んでもよい単結晶層で構成される。絶縁層は、これに限定されないが、二酸化シリコン、窒化シリコンまたは酸窒化シリコンを含んでもよい材料から構成される。下側バルク層は、これに限定れないが、シリコン、ゲルマニウム、シリコン−ゲルマニウム、ＩＩＩ−Ｖ化合物半導体材料または石英を含んでもよい単結晶で構成される。基板２０２は更に、ドーパント不純物原子を含んでもよい。
本発明の一実施形態によれば、基板２０２は、基板にまたは基板の上に、シリコン基板に形成されたまたは誘電体層で囲まれた相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタを有する。複数の金属接続部を、トランジスタの上方および誘電体層を囲む領域に形成してもよく、金属接続部は、トランジスタを電気的に接続して集積回路を形成するのに使用される。一実施形態において、集積回路は、ＤＲＡＭに使用される。
本発明の別の側面では、上記したような混載金属−絶縁体−金属（ＭＩＭ）キャパシタが、４番目の金属配線の誘電体層に含まれる。例えば、図３には、本発明の一実施形態に係る、４番目の階層の金属配線を収容する１つの誘電体層に形成されたキャパシタの断面図である。
図３に示すように、半導体構造３００は、基板３０２内にまたは基板３０２の上方に設けられる複数の半導体デバイス３０４を含む。第１誘電体層３０６は、複数の半導体デバイス３０４の上に配置され、複数の半導体デバイス３０４を電気的に接続するコンタクト３０８が形成されている。
第１誘電体層３０６の上に設けられる第２誘電体層３１０は、第１金属配線３１４、および、第１金属配線３１４をコンタクト３０８に接続する１以上のビア３１２を有する。第２誘電体層３１０の上に設けられる第３誘電体層３１６は、第２金属配線３２０、および、第２金属配線３２０を第１金属配線３１４に接続する１以上のビア３１８を有する。第３誘電体層３１６の上に設けられる第４誘電体層３２２は、第３金属配線３２６、および、第３金属配線３２６を第２金属配線３２０に接続する１以上のビア３２４を有する。第４誘電体層３２２の上に設けられる第５誘電体層３２８は、第４金属配線３３２、および、第４金属配線３３２を第３金属配線３２６に接続する１以上のビア３３０を有する。
第５誘電体層３２８はまた、金属−絶縁体−金属（ＭＩＭ）キャパシタ３３４の少なくとも一部分を当該層内に有する。ＭＩＭキャパシタ３３４は、第４金属配線３３２に隣接している。ＭＩＭキャパシタは、例えば、金属配線の積層構造３４２およびビアおよびコンタクト３０８によって、複数の半導体デバイス３０４の１以上に電気的に接続される。第６誘電体層３３６は、第５誘電体層３２８の上に配置され、第５金属配線３４０、および、第５金属配線３４０を第４金属配線３３２に接続する１以上のビア３３８を有する。一実施形態では、図３に示すように、ＭＩＭキャパシタ３３４は、第５誘電体層３２８に設けられ、第４誘電体層３２２または第６誘電体層３３６には設けられない。また、図３に示すように、金属配線３４４を、ＭＩＭキャパシタ３３４の上に設けてもよいが、この金属配線をＭＩＭキャパシタ３３４に接続する必要はない。
別の例として、図４は、本発明の一実施形態に係る、３番目の階層および４番目の階層の金属配線を収容する２つの誘電体層に形成されたキャパシタの断面図である。
図４に示すように、半導体構造４００は、基板４０２内にまたは基板４０２の上方に設けられる複数の半導体デバイス４０４を含む。第１誘電体層４０６は、複数の半導体デバイス４０４の上に配置され、複数の半導体デバイス４０４を電気的に接続するコンタクト４０８が形成されている。
第１誘電体層４０６の上に設けられる第２誘電体層４１０は、第１金属配線４１４、および、第１金属配線４１４をコンタクト４０８に接続する１以上のビア４１２を有する。第２誘電体層４１０の上に設けられる第３誘電体層４１６は、第２金属配線４２０、および、第２金属配線４２０を第１金属配線４１４に接続する１以上のビア４１８を有する。第３誘電体層４１６の上に設けられる第４誘電体層４２２は、第３金属配線４２６、および、第３金属配線４２６を第２金属配線４２０に接続する１以上のビア４２４を有する。第４誘電体層４２２の上に設けられる第５誘電体層４２８は、第４金属配線４３２、および、第４金属配線４３２を第３金属配線４２６に接続する１以上のビア４３０を有する。
第５誘電体層４２８はまた、金属−絶縁体−金属（ＭＩＭ）キャパシタ４３４の少なくとも一部分を当該層内に有する。ＭＩＭキャパシタ４３４は、第４金属配線４３２に隣接している。ＭＩＭキャパシタは、例えば、金属配線の積層構造４４２およびビアおよびコンタクト４０８によって、複数の半導体デバイス４０４の１以上に電気的に接続される。第６誘電体層４３６は、第５誘電体層４２８の上に配置され、第５金属配線４４０、および、第５金属配線４４０を第４金属配線４３２に接続する１以上のビア４３８を有する。一実施形態において、図４に示すように、ＭＩＭキャパシタ４３４の別の部分は、第３金属配線４２６に隣接して第４誘電体層４２２に配置されるが、第３誘電体層４１６または第６誘電体層４３６には、ＭＩＭキャパシタ４３４のいずれの部分も配置されない。また、図４に示されるように、金属配線４４４をＭＩＭキャパシタ４３４の上に設けてもよいが、これをＭＩＭキャパシタ４３４に接続させる必要はない。
図３および図４に示すように、一実施形態では、第４金属配線３３２または４３２の少なくとも一部分は、ロジック回路に含まれる１以上の半導体デバイス３０８または４０８に電気的に接続され、ＭＩＭキャパシタ３３４または４３４は、混載ダイナミックランダムアクセスメモリ（ｅＤＲＡＭ）キャパシタである。一実施形態において、半導体構造３００または４００はそれぞれ、複数のエッチングストップ層３５０または４５０を更に含む。図に示すように、エッチングストップ層は、第１誘電体層（３０６または４０６）、第２誘電体層（３１０または４１０）、第３誘電体層（３１６または４１６）、第４誘電体層（３２２または４２２）、第５誘電体層（３２８または４２８）および第６誘電体層（３３６または４３６）の間に配置されてもよい。
一実施形態において、ＭＩＭキャパシタ３３４または４３４はそれぞれ、少なくとも第５誘電体層３２８または４２８に設けられるトレンチ３６０または４６０内に配置される。このような一実施形態では、ＭＩＭキャパシタ３３４または４３４は、トレンチ３６０または４６０の底部および側壁に沿って設けられるカップ形状金属プレート９９７を含む。第７誘電体層９９８が、カップ形状金属プレート９９７と共形にプレート上に設けられる。トレンチ充填金属プレート９９９が、第７誘電体層９９８上に設けられる。第７誘電体層９９８は、トレンチ充填金属プレート９９９と、カップ形状金属プレート９９７とを分離する。特定の実施形態において、トレンチの側壁は、図４のトレンチ４６０に示されるように、垂直形状またはほぼ垂直な形状である。別の特定の実施形態では、トレンチの側壁は、図３のトレンチ３６０に示すように、第５誘電体層３２８または４２８の底部から上部に向かって広がるテーパ形状を有する。
一実施形態では、第２誘電体層（３１０または４１０）、第３誘電体層（３１６または４１６）、第４誘電体層（３２２または４２２）、第５誘電体層（３２８または４２８）および第６誘電体層（３３６または４３６）は、低誘電率誘電体層であり、第７誘電体層９９８は、高誘電率誘電体層である。その他、図３及び図４に示される半導体構造３００および４００の材料または構造の特徴の詳細については、半導体構造２００Ａおよび２００Ｂで説明したものと同様であってもよい。
別の実施形態では、誘電体層および／または金属線の更なる１つの層または複数の層が、ＭＩＭキャパシタ３３４または４３４の下または上に形成されてもよい。また、別の実施形態では、誘電体層および／または金属線の更なる１つの層または複数の層を、ＭＩＭキャパシタ３３４または４３４の下または上から取り除いてもよい。別の実施形態では、ＭＩＭキャパシタ３３４または４３４が、更なる１以上の誘電体層に形成される。一実施形態では、図４（図示されていないが）を参照して、ＭＩＭキャパシタ４３４の別の部分が、第３金属配線４２６および第５金属配線４４０に隣接して、第４誘電体層４２２および第６誘電体層４３６の両方に配置される。しかしながら、このような一実施形態では、ＭＩＭキャパシタのいずれの部分も、第３誘電体層４１６には配置されない。
本発明の別の側面として、半導体デバイスの混載金属−絶縁体−金属（ＭＩＭ）キャパシタを製造する方法が提供される。図５は、本発明の一実施形態に係る、同じ誘電体層に集積されるキャパシタおよび金属配線を有する半導体構造を形成する方法におけるオペレーションを示したフローチャート５００である。
フローチャート５００のオペレーション５０２では、複数の半導体デバイスが、基板内ににまたは基板の上方に形成される。
フローチャート５００のオペレーション５０４では、１以上の誘電体層が、複数の半導体デバイスの上に形成される。
フローチャート５００のオペレーション５０６では、誘電体層のそれぞれに金属配線が形成される。一実施形態では、金属配線を形成する工程は、複数の半導体デバイスの１以上と金属配線とを電気的に接続する工程を有する。一実施形態では、複数の半導体デバイスの１以上と金属配線とを電気的に接続する工程は、ロジック回路に含まれる１以上の半導体デバイス同士を接続する工程を含む。
フローチャート５００のオペレーション５０８では、複数の誘電体層のうちの少なくとも１つの誘電体層の金属配線に隣接して、当該誘電体層に、金属−絶縁体−金属（ＭＩＭ）キャパシタが形成される。一実施形態では、ＭＩＭキャパシタを形成する工程は、複数の半導体のうちの１以上と、ＭＩＭキャパシタとを電気的に接続する工程を有する。一実施形態において、ＭＩＭキャパシタを形成する工程は、混載ダイナミックランダムアクセスメモリ（ｅＤＲＡＭ）キャパシタを形成する工程を有する。
本発明の一実施形態によれば、ＭＩＭキャパシタを形成する工程は、複数の誘電体層のうちの１つのみにＭＩＭキャパシタを形成する工程を有する。別の実施形態では、ＭＩＭキャパシタを形成する工程は、複数の誘電体層のうち２つの誘電体層の金属配線に隣接して、および、これら２つの誘電体層それぞれの金属配線を接続するビアに隣接して、当該２つの誘電体層のみにＭＩＭキャパシタを形成する工程を有する。このような一実施形態では、方法は更に、２つの誘電体層のうちの第１の層を形成する工程の後であって、２つの誘電体層のうちの第２の層およびＭＩＭキャパシタを形成する工程の前に、２つの誘電体層のうちの第１の層の上にエッチングストップ層を形成する工程を備える。エッチングストップ層はパターニングされて、次にＭＩＭキャパシタを形成するための領域開けられる。２つの誘電体層のうちの第２の層は、パターニングされたエッチングストップ層の上、および、上記領域内に形成される。別の実施形態では、ＭＩＭキャパシタを形成する工程は、複数の誘電体層のうちの３つ以上の誘電体層内に、当該３つ以上の誘電体層の全ての金属配線に隣接してＭＩＭキャパシタを形成する工程を有する。
一実施形態において、ＭＩＭキャパシタを形成する工程は、複数の誘電体層のうちの１つの誘電体層にトレンチを形成する工程と、トレンチの底部および側壁に沿ってカップ形状金属プレートを形成する工程と、カップ形状金属プレートと共形に当該プレート上に第２誘電体層を形成する工程と、トレンチ充填金属プレートを第２誘電体層上に形成する工程とを有し、第２誘電体層は、トレンチ充填金属プレートとカップ形状金属プレートとを分離する。このような一実施形態において、トレンチを形成する工程は、トレンチの側壁を、垂直形状またはほぼ垂直な形状に形成する工程を含む。このような別の実施形態では、トレンチを形成する工程は、複数の誘電体層のうちの１つの誘電体層の底部から上部に向かって広がるテーパ形状を有するトレンチ側壁を形成する工程を有する。一実施形態において、第２誘電体層を形成する工程は、高誘電率誘電体層を形成する工程を有する。
一実施形態において、同じ誘電体層に集積されるキャパシタおよび金属配線を有する半導体構造を製造する方法は、１以上のエッチングストップ層を形成する工程を備え、当該工程は、複数の誘電体層それぞれの間、および、基板に最も近い誘電体層のすぐ下に、エッチングストップ層を形成する工程を有する。一実施形態において、１以上の誘電体層を形成する工程は、低誘電率誘電体層を形成する工程を有する。その他、製造される半導体構造の材料または構造の特徴の詳細については、半導体構造２００Ａ、２００Ｂ、３００および４００で説明したものと同様であってもよい。
以上、同じ誘電体層にキャパシタ及び金属配線が集積された半導体構造について開示された。一実施形態において、半導体構造は、基板内にまたは基板上に設けられる複数の半導体デバイスを備える。半導体構造はまた、複数の半導体デバイスの上に設けられる１以上の誘電体層を備える。半導体構造はまた、複数の誘電体層のそれぞれに設けられ、複数の半導体デバイスのうちの１以上に電気的に接続される金属配線を備える。半導体構造はまた、複数の誘電体層のうちの少なくとも１つの金属配線に隣接して当該１つの誘電体層に設けられる金属−絶縁体−金属（ＭＩＭ）キャパシタを備える。このような一実施形態において、金属配線の少なくとも一部は、ロジック回路に含まれる１以上の半導体デバイスに電気的に接続され、ＭＩＭキャパシタは、混載ダイナミックランダムアクセスメモリ（ｅＤＲＡＭ）キャパシタである。
なお、本願明細書に記載の実施形態によれば、以下の構成もまた開示される。
［項目１］
基板内にまたは基板上に設けられる複数の半導体デバイスと、
前記複数の半導体デバイスの上に設けられる１以上の誘電体層と、
前記１以上の誘電体層のそれぞれに設けられ、前記複数の半導体デバイスのうちの１以上に電気的に接続される金属配線と、
前記１以上の誘電体層のうちの少なくとも１つの誘電体層の前記金属配線に隣接して、前記少なくとも１つの誘電体層内に設けられ、前記複数の半導体デバイスの１以上に電気的に接続される金属−絶縁体−金属キャパシタ（（ＭＩＭキャパシタ）とを備える半導体構造。
［項目２］
前記金属配線の少なくとも一部は、ロジック回路に含まれる１以上の半導体デバイスに電気的に接続され、
前記ＭＩＭキャパシタは、混載ダイナミックランダムアクセスメモリ（ｅＤＲＡＭ）キャパシタである項目１に記載の半導体構造。
［項目３］
前記ＭＩＭキャパシタは、前記１以上の誘電体層のうちの１つの誘電体層にのみ設けられる項目１または２に記載の半導体構造。
［項目４］
前記ＭＩＭキャパシタは、前記１以上の誘電体層のうちの２つの誘電体層それぞれの前記金属配線に隣接し、前記２つの誘電体層それぞれの前記金属配線を接続するビアに隣接して、前記２つの誘電体層にのみ設けられる項目１または２に記載の半導体構造。
［項目５］
前記ＭＩＭキャパシタは、前記１以上の誘電体層のうちの３つ以上の誘電体層内に設けられ、前記３つ以上の誘電体層の全ての前記金属配線に隣接している、項目１または２に記載の半導体構造。
［項目６］
前記１以上の誘電体層それぞれの間、および、前記基板に最も近い前記誘電体層のすぐ下に、１以上のエッチングストップ層を更に備える項目１から５の何れか一項に記載の半導体構造。
［項目７］
前記ＭＩＭキャパシタは、前記１以上の誘電体層のうちの前記少なくとも１つに設けられるトレンチ内に配置され、
前記ＭＩＭキャパシタは、
前記トレンチの底部および側壁に沿って設けられるカップ形状金属プレートと、
前記カップ形状金属プレートと共形であり、前記カップ形状金属プレート上に設けられる第２誘電体層と、
前記第２誘電体層上に設けられるトレンチ充填金属プレートとを有し、
前記第２誘電体層は、前記トレンチ充填金属プレートと前記カップ形状金属プレートとを分離する項目１に記載の半導体構造。
［項目８］
前記トレンチの前記側壁は、垂直形状またはほぼ垂直な形状を有する項目７に記載の半導体構造。
［項目９］
前記トレンチの前記側壁は、前記１以上の誘電体層のうちの前記少なくとも１つの誘電体層の底部から上部に向かって広がるテーパ形状を有する項目７に記載の半導体構造。
［項目１０］
前記１以上の誘電体層のうちの前記少なくとも１つの誘電体層は、低誘電率誘電体層であり、前記第２誘電体層は、高誘電率誘電体層である項目７から９の何れか一項に記載の半導体構造。
［項目１１］
基板内にまたは基板上に設けられる複数の半導体デバイスと、
前記複数の半導体デバイスの上に設けられ、前記複数の半導体デバイスを電気的に接続するコンタクトを有する第１誘電体層と、
前記第１誘電体層の上に設けられ、第１金属配線、および、前記第１金属配線を前記コンタクトに接続する１以上のビアを有する第２誘電体層と、
前記第２誘電体層の上に設けられ、第２金属配線、および、前記第２金属配線を前記第１金属配線に接続する１以上のビアを有する第３誘電体層と、
前記第３誘電体層の上に設けられ、第３金属配線、および、前記第３金属配線を前記第２金属配線に接続する１以上のビアを有する第４誘電体層と、
前記第４誘電体層の上に設けられ、第４金属配線、および、前記第４金属配線を前記第３金属配線に接続する１以上のビアを有する第５誘電体層と、
前記第５誘電体層の上に設けられ、第５金属配線、および、前記第５金属配線を前記第４金属配線に接続する１以上のビアを有する第６誘電体層と、を備え、
前記第５誘電体層は、前記第４金属配線に隣接する金属−絶縁体−金属キャパシタ（ＭＩＭキャパシタ）の少なくとも一部分を有し、
前記ＭＩＭキャパシタは、前記複数の半導体デバイスの１以上に電気的に接続される半導体構造。
［項目１２］
前記第４金属配線の少なくとも一部分は、ロジック回路に含まれる１以上の半導体デバイスに電気的に接続され、
前記ＭＩＭキャパシタは、混載ダイナミックランダムアクセスメモリ（ｅＤＲＡＭ）キャパシタである項目１１に記載の半導体構造。
［項目１３］
前記ＭＩＭキャパシタは、前記第５誘電体層に設けられるが、前記第４誘電体層または前記第６誘電体層には設けられない項目１１に記載の半導体構造。
［項目１４］
前記ＭＩＭキャパシタの別の部分は、前記第３金属配線に隣接して前記第４誘電体層に設けられるが、前記第３誘電体層または前記第６誘電体層には、前記ＭＩＭキャパシタのいずれの部分も配置されない項目１１に記載の半導体構造。
［項目１５］
前記ＭＩＭキャパシタの別の部分が、前記第３金属配線および前記第５金属配線に隣接して、前記第４誘電体層および前記第６誘電体層に配置されるが、前記ＭＩＭキャパシタのいずれの部分も、前記第３誘電体層には配置されない項目１１に記載の半導体構造。
［項目１６］
前記第１誘電体層、前記第２誘電体層、前記第３誘電体層、前記第４誘電体層、前記第５誘電体層および前記第６誘電体層それぞれの間に設けられる複数のエッチングストップ層を更に備える項目１１から１５の何れか一項に記載の半導体構造。
［項目１７］
前記ＭＩＭキャパシタは、少なくとも前記第５誘電体層に設けられるトレンチ内に配置され、
前記ＭＩＭキャパシタは、
前記トレンチの底部および側壁に沿って設けられるカップ形状金属プレートと、
前記カップ形状金属プレートと共形であり、前記カップ形状金属プレート上に設けられる第７誘電体層と、
前記第７誘電体層上に設けられるトレンチ充填金属プレートとを有し、
前記第７誘電体層は、前記トレンチ充填金属プレートと前記カップ形状金属プレートとを分離する項目１１に記載の半導体構造。
［項目１８］
前記トレンチの前記側壁は、垂直形状またはほぼ垂直な形状を有する項目１７に記載の半導体構造。
［項目１９］
前記トレンチの前記側壁は、前記第５誘電体層の底部から上部に向かって広がるテーパ形状を有する項目１７に記載の半導体構造。
［項目２０］
前記第２誘電体層、前記第３誘電体層、前記第４誘電体層、前記第５誘電体層および前記第６誘電体層は、低い誘電率誘電体層であり、
前記第７誘電体層は、高誘電率誘電体層である項目１７から１９の何れか一項に記載の半導体構造。
［項目２１］
半導体構造を製造する方法であって、
基板内にまたは基板の上に複数の半導体デバイスを形成する工程と、
前記複数の半導体デバイスの上に１以上の誘電体層を形成する工程と、
前記１以上の誘電体層のそれぞれに金属配線を形成する工程と、
前記１以上の誘電体層のうちの少なくとも１つの誘電体層の前記金属配線に隣接して、前記少なくとも１つの誘電体層に金属−絶縁体−金属キャパシタ（ＭＩＭキャパシタ）を形成する工程と、を備え、
前記金属配線を形成する工程は、前記複数の半導体デバイスのうちの１以上と前記金属配線とを電気的に接続する工程を有し、
前記ＭＩＭキャパシタを形成する工程は、前記ＭＩＭキャパシタを、前記複数の半導体デバイスの１以上に電気的に接続する工程を有する方法。
［項目２２］
前記複数の半導体デバイスの１以上と前記金属配線とを電気的に接続する工程は、ロジック回路に含まれる１以上の半導体デバイスを接続する工程を含み、
前記ＭＩＭキャパシタを形成する工程は、混載ダイナミックランダムアクセスメモリ（ｅＤＲＡＭ）キャパシタを形成する工程を有する項目２１に記載の方法。
［項目２３］
前記ＭＩＭキャパシタを形成する工程は、前記１以上の誘電体層のうちの１つのみに前記ＭＩＭキャパシタを形成する工程を有する項目２１に記載の方法。
［項目２４］
前記ＭＩＭキャパシタを形成する工程は、前記１以上の誘電体層のうち２つの誘電体層の前記金属配線に隣接して、および、前記２つの誘電体層それぞれの前記金属配線を接続するビアに隣接して、前記２つの誘電体層のみに前記ＭＩＭキャパシタを形成する工程を有し、
前記方法は更に、
前記２つの誘電体層のうちの第１の層を形成する工程の後であって、前記２つの誘電体層のうちの第２の層および前記ＭＩＭキャパシタを形成する工程の前に、前記２つの誘電体層のうちの前記第１の層の上にエッチングストップ層を形成する工程と、
前記ＭＩＭキャパシタを形成するための領域を開けるべく、前記エッチングストップ層をパターニングする工程と、を備え、
前記２つの誘電体層のうちの前記第２の層は、パターニングされた前記エッチングストップ層の上、および、上記領域内に形成される、項目２１に記載の方法。
［項目２５］
前記ＭＩＭキャパシタを形成する工程は、前記１以上の誘電体層の３つ以上の誘電体層に、前記３つ以上の誘電体層の全ての前記金属配線に隣接して、前記ＭＩＭキャパシタを形成する工程を有する項目２１に記載の方法。
［項目２６］
１以上のエッチングストップ層を形成する工程を更に備え、
前記１以上のエッチングストップ層を形成する工程は、前記１以上の誘電体層それぞれの間、および、前記基板に最も近い前記誘電体層のすぐ下に、エッチングストップ層を形成する工程を有する項目２１から２３の何れか一項に記載の方法。
［項目２７］
前記ＭＩＭキャパシタを形成する工程は、
前記１以上の誘電体層のうちの前記少なくとも１つの誘電体層にトレンチを形成する工程と、
前記トレンチの底部および側壁に沿ってカップ形状金属プレートを形成する工程と、
前記カップ形状金属プレートと共形に、前記カップ形状金属プレート上に第２誘電体層を形成する工程と、
前記第２誘電体層上にトレンチ充填金属プレートを形成する工程と、を有し、
前記第２誘電体層は、前記トレンチ充填金属プレートと前記カップ形状金属プレートとを分離する項目２１に記載の方法。
［項目２８］
前記トレンチを形成する工程は、前記トレンチの前記側壁を、垂直形状またはほぼ垂直な形状に形成する工程を含む項目２７に記載の方法。
［項目２９］
前記トレンチを形成する工程は、前記トレンチの前記側壁を、前記１以上の誘電体層のうちの前記少なくとも１つの誘電体層の底部から上部に向かって広がるテーパ形状に形成する工程を含む項目２７に記載の方法。
［項目３０］
前記１以上の誘電体層を形成する工程は、１以上の低い誘電率誘電体層を形成する工程を有し、
前記第２誘電体層を形成する工程は、高誘電率誘電体層を形成する工程を含む項目２７に記載の方法。

Claims (7)

  1. 半導体構造を製造する方法であって、
    基板内にまたは基板の上に複数の半導体デバイスを形成する工程と、
    前記複数の半導体デバイスの上に第１の誘電体層を形成する工程と、
    前記第１の誘電体層上に第１のエッチングストップ層を形成する工程と、
    前記第１のエッチングストップ層に開口領域を形成した後に、前記第１のエッチングストップ層上に第２の誘電体層を形成する工程と、
    前記第１の誘電体層および前記第２の誘電体層のそれぞれに金属配線を形成する工程と、
    前記第２の誘電体層を形成した後に、前記第１の誘電体層および前記第２の誘電体層の前記金属配線に隣接して、前記第１の誘電体層、前記第２の誘電体層および前記第１のエッチングストップ層に形成された前記開口領域に金属−絶縁体−金属キャパシタ（ＭＩＭキャパシタ）を形成する工程と、
    前記第２の誘電体層上に第２のエッチングストップ層を形成する工程と
    を備え、
    前記金属配線を形成する工程は、前記複数の半導体デバイスのうちの１以上と前記金属配線とを電気的に接続する工程を有し、
    前記ＭＩＭキャパシタを形成する工程は、前記ＭＩＭキャパシタを、前記複数の半導体デバイスの１以上に電気的に接続する工程を有し、
    前記第２のエッチングストップ層が、前記ＭＩＭキャパシタの最上部に直接接する
    方法。
  2. 前記複数の半導体デバイスの１以上と前記金属配線とを電気的に接続する工程は、ロジック回路に含まれる１以上の半導体デバイスを接続する工程を含み、
    前記ＭＩＭキャパシタを形成する工程は、混載ダイナミックランダムアクセスメモリ（ｅＤＲＡＭ）キャパシタを形成する工程を有する請求項１に記載の方法。
  3. 半導体構造を製造する方法であって、
    基板内にまたは基板の上に複数の半導体デバイスを形成する工程と、
    前記複数の半導体デバイスの上に１以上の誘電体層を形成する工程と、
    前記１以上の誘電体層のそれぞれに金属配線を形成する工程と、
    前記１以上の誘電体層のうちの少なくとも１つの誘電体層の前記金属配線に隣接して、前記少なくとも１つの誘電体層に金属−絶縁体−金属キャパシタ（ＭＩＭキャパシタ）を形成する工程と、を備え、
    前記金属配線を形成する工程は、前記複数の半導体デバイスのうちの１以上と前記金属配線とを電気的に接続する工程を有し、
    前記ＭＩＭキャパシタを形成する工程は、前記ＭＩＭキャパシタを、前記複数の半導体デバイスの１以上に電気的に接続する工程を有し、
    前記ＭＩＭキャパシタを形成する工程は、前記１以上の誘電体層のうち２つの誘電体層のそれぞれの前記金属配線に隣接して、および、前記２つの誘電体層それぞれの前記金属配線を接続するビアに隣接して、前記２つの誘電体層のみに前記ＭＩＭキャパシタを形成する工程を有し、
    前記方法は更に、
    前記２つの誘電体層のうちの第１の層を形成する工程の後であって、前記２つの誘電体層のうちの第２の層および前記ＭＩＭキャパシタを形成する工程の前に、前記２つの誘電体層のうちの前記第１の層の上にエッチングストップ層を形成する工程と、
    前記ＭＩＭキャパシタを形成するための領域を開けるべく、前記エッチングストップ層をパターニングする工程と、を備え、
    前記２つの誘電体層のうちの前記第２の層は、パターニングされた前記エッチングストップ層の上、および、前記領域内に形成される
    方法。
  4. 前記ＭＩＭキャパシタを形成する工程は、
    前記第１の誘電体層および前記第２の誘電体層にトレンチを形成する工程と、
    前記トレンチの底部および側壁に沿ってカップ形状金属プレートを形成する工程と、
    前記カップ形状金属プレートと共形に、前記カップ形状金属プレート上に第３誘電体層を形成する工程と、
    前記第３誘電体層上にトレンチ充填金属プレートを形成する工程と、を有し、
    前記第３誘電体層は、前記トレンチ充填金属プレートと前記カップ形状金属プレートとを分離する請求項１または２に記載の方法。
  5. 前記トレンチを形成する工程は、前記トレンチの前記側壁を、垂直形状またはほぼ垂直な形状に形成する工程を含む請求項４に記載の方法。
  6. 前記トレンチを形成する工程は、前記トレンチの前記側壁を、前記第１の誘電体層および前記第２の誘電体層の底部から上部に向かって広がるテーパ形状に形成する工程を含む請求項４に記載の方法。
  7. 前記第１の誘電体層を形成する工程および前記第２の誘電体層を形成する工程のそれぞれは、低い誘電率誘電体層を形成する工程を有し、
    前記第３誘電体層を形成する工程は、高誘電率誘電体層を形成する工程を含む請求項４から６のいずれか一項に記載の方法。
JP2015127667A 2011-03-04 2015-06-25 半導体構造を製造する方法 Active JP6182792B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/041,170 2011-03-04
US13/041,170 US20120223413A1 (en) 2011-03-04 2011-03-04 Semiconductor structure having a capacitor and metal wiring integrated in a same dielectric layer

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2013556611A Division JP5770864B2 (ja) 2011-03-04 2011-12-06 同じ誘電体層にキャパシタ及び金属配線が集積された半導体構造

Publications (2)

Publication Number Publication Date
JP2015188112A JP2015188112A (ja) 2015-10-29
JP6182792B2 true JP6182792B2 (ja) 2017-08-23

Family

ID=46752810

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2013556611A Expired - Fee Related JP5770864B2 (ja) 2011-03-04 2011-12-06 同じ誘電体層にキャパシタ及び金属配線が集積された半導体構造
JP2015127667A Active JP6182792B2 (ja) 2011-03-04 2015-06-25 半導体構造を製造する方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2013556611A Expired - Fee Related JP5770864B2 (ja) 2011-03-04 2011-12-06 同じ誘電体層にキャパシタ及び金属配線が集積された半導体構造

Country Status (7)

Country Link
US (2) US20120223413A1 (ja)
EP (1) EP2681767A4 (ja)
JP (2) JP5770864B2 (ja)
KR (2) KR20130132621A (ja)
CN (2) CN103503139A (ja)
TW (1) TW201240104A (ja)
WO (1) WO2012121766A1 (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140061855A1 (en) * 2012-09-06 2014-03-06 United Microelectronics Corporation Capacitor structure and fabricating method thereof
US9825040B2 (en) 2013-12-31 2017-11-21 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement with capacitor and method of fabricating the same
US10319908B2 (en) 2014-05-01 2019-06-11 Crossbar, Inc. Integrative resistive memory in backend metal layers
JP6359332B2 (ja) * 2014-05-09 2018-07-18 ルネサスエレクトロニクス株式会社 半導体装置
US9343529B2 (en) * 2014-09-05 2016-05-17 International Business Machines Corporation Method of formation of germanium nanowires on bulk substrates
US10050102B2 (en) * 2016-01-15 2018-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
JP6556294B2 (ja) * 2018-05-17 2019-08-07 ルネサスエレクトロニクス株式会社 半導体装置
US11139367B2 (en) 2018-10-30 2021-10-05 Taiwan Semiconductor Manufacturing Company, Ltd. High density MIM capacitor structure
TWI713980B (zh) * 2019-01-21 2020-12-21 力晶積成電子製造股份有限公司 記憶體結構及其製造方法
US11164938B2 (en) * 2019-03-26 2021-11-02 Micromaterials Llc DRAM capacitor module
JP7341811B2 (ja) * 2019-09-20 2023-09-11 株式会社東芝 半導体装置及び半導体装置の製造方法
US11282742B2 (en) 2019-10-17 2022-03-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with multi-layer etch stop structure and method for forming the same
TWI800698B (zh) * 2019-12-02 2023-05-01 聯華電子股份有限公司 半導體元件結構及其製造方法
US20210242127A1 (en) * 2020-01-31 2021-08-05 Qualcomm Incorporated Back-end-of-line (beol) sidewall metal-insulator-metal (mim) capacitor
US11688680B2 (en) 2020-11-05 2023-06-27 International Business Machines Corporation MIM capacitor structures

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3599548B2 (ja) * 1997-12-18 2004-12-08 株式会社日立製作所 半導体集積回路装置の製造方法
US6159787A (en) * 1998-05-28 2000-12-12 International Business Machines Corporation Structures and processes for reduced topography trench capacitors
US6143601A (en) * 1998-12-09 2000-11-07 United Microelectronics Corp. Method of fabricating DRAM
US6346454B1 (en) * 1999-01-12 2002-02-12 Agere Systems Guardian Corp. Method of making dual damascene interconnect structure and metal electrode capacitor
US6762087B1 (en) * 2000-06-16 2004-07-13 Agere Systems Inc. Process for manufacturing an integrated circuit including a dual-damascene structure and a capacitor
US6329234B1 (en) * 2000-07-24 2001-12-11 Taiwan Semiconductor Manufactuirng Company Copper process compatible CMOS metal-insulator-metal capacitor structure and its process flow
US6794694B2 (en) * 2000-12-21 2004-09-21 Agere Systems Inc. Inter-wiring-layer capacitors
JP2002270769A (ja) * 2001-03-08 2002-09-20 Toshiba Corp 半導体装置及びその製造方法
US6710425B2 (en) * 2001-04-26 2004-03-23 Zeevo, Inc. Structure to increase density of MIM capacitors between adjacent metal layers in an integrated circuit
KR100422597B1 (ko) * 2001-11-27 2004-03-16 주식회사 하이닉스반도체 다마신 공정에 의해 형성된 캐패시터와 금속배선을 가지는반도체소자
KR100428789B1 (ko) 2001-12-05 2004-04-28 삼성전자주식회사 금속/절연막/금속 캐퍼시터 구조를 가지는 반도체 장치 및그 형성 방법
US6593185B1 (en) * 2002-05-17 2003-07-15 United Microelectronics Corp. Method of forming embedded capacitor structure applied to logic integrated circuit
JP2004023033A (ja) 2002-06-20 2004-01-22 Renesas Technology Corp 半導体装置
US6624040B1 (en) * 2002-09-20 2003-09-23 Chartered Semiconductor Manufacturing Ltd. Self-integrated vertical MIM capacitor in the dual damascene process
US6720232B1 (en) * 2003-04-10 2004-04-13 Taiwan Semiconductor Manufacturing Company Method of fabricating an embedded DRAM for metal-insulator-metal (MIM) capacitor structure
JP2004342787A (ja) * 2003-05-15 2004-12-02 Renesas Technology Corp 半導体装置および半導体装置の製造方法
US20040251549A1 (en) * 2003-06-11 2004-12-16 Tai-Chun Huang Hybrid copper/low k dielectric interconnect integration method and device
JP2005064466A (ja) 2003-07-08 2005-03-10 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
KR100725690B1 (ko) * 2003-07-08 2007-06-07 마츠시타 덴끼 산교 가부시키가이샤 반도체장치 및 그 제조방법
JP4342854B2 (ja) * 2003-07-09 2009-10-14 株式会社東芝 半導体装置及びその製造方法
KR100532455B1 (ko) * 2003-07-29 2005-11-30 삼성전자주식회사 Ｍｉｍ 커패시터 및 배선 구조를 포함하는 반도체 장치의제조 방법
US7282757B2 (en) 2003-10-20 2007-10-16 Taiwan Semiconductor Manufacturing Company, Ltd. MIM capacitor structure and method of manufacture
US20050258512A1 (en) * 2004-05-21 2005-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. Topographically elevated microelectronic capacitor structure
JP2006019379A (ja) * 2004-06-30 2006-01-19 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP3892867B2 (ja) 2004-11-19 2007-03-14 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
KR100632938B1 (ko) 2004-12-22 2006-10-12 삼성전자주식회사 커패시터를 구비하는 디램 소자 및 그 형성 방법
JP4777127B2 (ja) * 2006-04-24 2011-09-21 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US7633112B2 (en) * 2006-08-24 2009-12-15 Samsung Electronics Co., Ltd. Metal-insulator-metal capacitor and method of manufacturing the same
KR100853092B1 (ko) * 2006-08-29 2008-08-19 동부일렉트로닉스 주식회사 반도체 소자의 캐패시터 제조 방법
JP2009141237A (ja) * 2007-12-10 2009-06-25 Panasonic Corp 半導体装置及びその製造方法
US7927959B2 (en) 2008-09-30 2011-04-19 Intel Corporation Method of patterning a metal on a vertical sidewall of an excavated feature, method of forming an embedded MIM capacitor using same, and embedded memory device produced thereby
JP5464928B2 (ja) 2009-07-02 2014-04-09 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法

Also Published As

Publication number Publication date
WO2012121766A1 (en) 2012-09-13
CN103503139A (zh) 2014-01-08
JP2015188112A (ja) 2015-10-29
EP2681767A1 (en) 2014-01-08
US20120223413A1 (en) 2012-09-06
TW201240104A (en) 2012-10-01
EP2681767A4 (en) 2014-08-20
US9577030B2 (en) 2017-02-21
US20150255533A1 (en) 2015-09-10
CN106887428A (zh) 2017-06-23
KR20150080034A (ko) 2015-07-08
JP5770864B2 (ja) 2015-08-26
JP2014510400A (ja) 2014-04-24
KR20130132621A (ko) 2013-12-04

Similar Documents

Publication Publication Date Title
JP6182792B2 (ja) 半導体構造を製造する方法
US7919803B2 (en) Semiconductor memory device having a capacitor structure with a desired capacitance and manufacturing method therefor
JP5464928B2 (ja) 半導体装置及び半導体装置の製造方法
KR101496608B1 (ko) 임베디드 동적 랜덤 액세스 메모리(ｅｄｒａｍ)를 위한 통합된 2중-벽 커패시터를 갖는 반도체 구조물 및 이를 형성하는 방법
US20190148481A1 (en) Deep trench capacitor with a filled trench and a doped region serving as a capacitor electrode
US8519510B2 (en) Semiconductor structure having an integrated quadruple-wall capacitor for embedded dynamic random access memory (eDRAM) and method to form the same
US7560795B2 (en) Semiconductor device with a capacitor
CN108028245A (zh) 半导体器件及形成其的方法
US20090087958A1 (en) Semiconductor device and manufacturing method thereof
US9041154B2 (en) Contact structure and semiconductor memory device using the same
JP2009032932A (ja) 半導体装置およびその製造方法
US7892918B2 (en) Method of fabricating a semiconductor device including formation of contact holes
KR101539554B1 (ko) Ｄｒａｍ용 요홈 플레이트부를 갖는 커패시터 및 그 제조 방법
JP2004031886A (ja) コンタクトの製造方法
KR20210086777A (ko) 반도체 소자 및 그의 제조 방법
CN116322043B (zh) 半导体结构及其制备方法
JP2009170637A (ja) 半導体記憶装置の製造方法および半導体記憶装置
CN117177553A (zh) 半导体结构及其制备方法
CN114678345A (zh) 半导体结构及其制备方法
TW201442231A (zh) 整合結構

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150727

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150727

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160804

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160809

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160908

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170110

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170127

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170530

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20170629

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170704

R150 Certificate of patent or registration of utility model

Ref document number: 6182792

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250