KR20130132621A - 동일한 유전체층에 통합된 커패시터와 금속 배선을 갖는 반도체 구조물 - Google Patents

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Abstract

동일한 유전체층에 통합된 커패시터와 금속 배선을 갖는 반도체 구조물이 설명된다. 예를 들어, 반도체 구조물은 기판 내에 또는 그 위에 배치된 복수의 반도체 디바이스를 포함한다. 하나 이상의 유전체 층이 복수의 반도체 디바이스 위에 배치된다. 금속 배선은 유전체 층들 각각에 배치된다. 금속 배선은 반도체 디바이스들 중 하나 이상에 전기적으로 결합된다. 금속-절연체-금속(MIM; metal-insulator-metal) 커패시터는, 유전체 층들 중 적어도 하나의 금속 배선에 인접하여 유전체 층들 중 하나에 배치된다. MIM 커패시터는 반도체 디바이스들 중 하나 이상에 전기적으로 결합된다.

Description

동일한 유전체층에 통합된 커패시터와 금속 배선을 갖는 반도체 구조물{SEMICONDUCTOR STRUCTURE HAVING A CAPACITOR AND METAL WIRING INTEGRATED IN A SAME DIELECTRIC LAYER}
본 발명의 실시예는, 동적 랜덤 액세스 메모리 분야에 관한 것으로, 더욱 구체적으로, 동일한 유전체층에 통합된 커패시터와 금속 배선을 갖는 반도체 구조물에 관한 것이다.
지난 수 십년 동안, 집적 회로의 피쳐(feature)의 스케일링은 지속-성장하는 반도체 산업의 원동력이 되어 왔다. 더 작은 피쳐로의 스케일링은 반도체 칩의 제한된 면적 상에서의 기능 유닛들의 증가된 밀도를 가능케 한다. 예를 들어, 트랜지스터 크기를 줄이는 것은 칩 상의 증가된 개수의 메모리 디바이스의 병합을 허용하여, 증가된 용량을 갖는 제품의 제조로 이어진다. 그러나, 훨씬 많은 용량을 향한 추진이 문제가 없는 것은 아니다. 각 디바이스의 성능을 최적화할 필요성이 갈수록 중요해지고 있다.
DRAM(Dynamic Random Access Memory)과 같은 반도체 디바이스에서, 각 셀은 하나의 트랜지스터 및 하나의 커패시터로 구성된다. DRAM에서, 셀은 주기적인 판독과 리프레싱을 요구한다. 단위 비트당 낮은 가격, 고집적화, 및 동시 판독과 기입 동작을 수행할 수 있는 능력 덕택에, DRAM은 상업용 응용에서 광범위한 사용을 향유해 왔다. 한편, 외부 요인으로 인해 커패시터에 저장된 전하의 손실에 의해 DRAM 디바이스에는 "소프트 에러"라 불리는 현상이 야기될 수 있고, 이로써 DRAM의 오동작을 야기한다. 소프트 에러의 발생을 방지하기 위해, 커패시터의 커패시턴스를 향상시키는 방법이 제안되어 왔다. 그러나, 지속적으로 증가하는 반도체 디바이스의 높은 집적도로 인해 실제적인 제조 공정을 체계화하는데에는 도전과제들이 제기되고 있다.
또한, 금속 라인들은 통상적으로 커패시터 층들과는 별개의 층들에 통합된다. 예에서, 구리 금속 층은 커패시터 그룹 위에 형성되고 커패시터와 동일한 층에서 연장되지 않는다. 도 1은, 금속 라인들의 비아가 커패시터 유전체 층을 통해 형성되어 상부 금속 라인 층들을 하부 디바이스 층들에 접속하는 이러한 예를 나타낸다. 구체적으로, 도 1은 종래 기술에 따른, 금속 배선을 수용하는데 이용되는 유전체 층과는 구분되는 유전체 층에 형성된 커패시터의 단면도이다.
도 1을 참조하면, 제1 층간 절연층(103)은 셀 어레이 영역(102)을 갖는 반도체 기판(101) 상에 형성된다. 제1 층간 절연층(103)은 패터닝되어 셀 어레이 영역(102) 상의 반도체 기판(101)을 노출시키는 컨택트 홀을 형성하고, 컨택트 홀은 도전성 재료로 채워져 하부 전극 컨택트 플러그(105A)를 형성한다. 에칭 정지층(107) 및 제2 층간 절연층(109)은 결과 구조물 상에 순차적으로 형성된다.
제2 층간 절연층(109) 및 에칭 정지층(107)은 셀 어레이 영역(102)에서 순차적으로 에칭되어 하부 전극 컨택트 플러그(105A) 및 스토리지 노드 홀(111)을 형성하여 하부 전극 컨택트 플러그 주변의 제1 층간 절연층(103)을 노출시킨다. 하부 전극을 위한 재료층이 결과 구조물 상에 컨포멀 적층된(conformally stacked) 후에, 평탄화 공정이 실행되어 하부 전극(113)을 형성하여 스토리지 노드 홀(111)의 안쪽 측벽 및 하부를 덮는다. 유전체 층(115) 및 상부 전극층(117)은 반도체 기판(101) 상에 순차적으로 적층되어 패터닝된다. 금속 라인(122)의 비아(124)가 유전체 층(예를 들어, 유전체층(109), 및 심지어 층간 유전체 층(120))을 통해 형성되어 상부 금속 라인(122) 층을 셀 어레이 영역(102)을 갖는 반도체 기판(101)에 접속한다.
도 1은 종래 기술에 따른, 금속 배선을 수용하는데 이용되는 유전체 층과는 구분되는 유전체 층에 형성된 커패시터의 단면도이다.
도 2a는 본 발명의 실시예에 따른, 금속 배선을 수용하는 단일 유전체층에 형성된 커패시터의 단면도를 나타낸다.
도 2b는 본 발명의 실시예에 따른, 각각이 금속 배선을 수용하는 2개의 유전체층에 형성된 커패시터의 단면도를 나타낸다.
도 3은 본 발명의 실시예에 따른, 제4 레벨 금속 배선을 수용하는 단일 유전체층에 형성된 커패시터의 단면도를 나타낸다.
도 4는 본 발명의 실시예에 따른, 제3 레벨 및 제4 레벨 금속 배선을 수용하는 2개의 유전체층에 형성된 커패시터의 단면도를 나타낸다.
도 5는 본 발명의 실시예에 따른, 동일한 유전체 층에 통합된 커패시터와 금속 배선을 갖는 반도체 구조물을 형성하는 방법에서의 동작들을 나타내는 플로차트이다.
동일한 유전체층에 통합된 커패시터와 금속 배선을 갖는 반도체 구조물이 설명된다. 이하의 설명에서, 본 발명의 실시예의 철저한 이해를 제공하기 위하여, 특정한 금속 배선층 수 및 재료 체계와 같은 많은 특정 세부사항이 개시된다. 본 발명의 실시예들은 이들 특정 세부사항 없이도 실시될 수 있다는 것은 당업자에게 명백할 것이다. 다른 예에서, 집적 회로 설계 레이아웃과 같은 공지된 피쳐들은 본 발명의 실시예를 불필요하게 흐리게 하지 않기 위하여 상세히 설명되지 않는다. 또한, 도면들에 도시된 다양한 실시예는 예시적인 표현이며 반드시 축척 비율대로 그려진 것은 아님을 이해해야 한다.
커패시터 구조물을 금속 배선층과 병합하는 것에 대한 종래의 접근법은, 커패시터 층 이후 및 그 위에 구리선과 같은 금속 배선을 도입하고 있을 뿐이다. 이러한 배열에서, 금속 배선층은 커패시터 구조물을 수용하는데 이용되는 유전체층들과 유전체층을 공유하지 않는다. 또한, 종래의 아키텍처에서, 하부 전극의 표면적을 증가시켜 커패시턴스를 증가시키기 위한 방법으로서 하부 전극의 높이를 증가시키기 위한 방법들이 이용가능하다. 하나의 이러한 방법에서, 하부 전극이 위치하는 유전체 층의 두께가 증가된다. 그러나, 두께가 증가되면, 금속 컨택트 홀이 형성될 때 많은 양의 에칭이 요구되므로 공정 부담도 역시 증가된다. 또한, 금속 배선은 유전체 층에 수용되지 않으므로, 이러한 접근법은 금속 배선층과 각각의 디바이스 층 사이에 훨씬 큰 간격을 생성한다.
본 발명의 실시예에 따르면, 예를 들어, 임베디드 동적 랜덤 액세스 메모리(DRAM; dynamic random access memory) 제품을 위한 커패시터 구조물은 금속 배선층과 병합되어 금속 배선층을 수용하는 하나 이상의 유전체 층을 공유한다. 예를 들어, 한 실시예에서, 커패시터 구조물의 높이는 본질적으로 2개의 금속 배선 유전체 층의 높이이고, 커패시터 구조물은 2개의 금속 배선층에 인접하게 형성된다. 또 다른 실시예에서, 커패시터 구조물의 높이는 본질적으로 단 하나의 금속 배선 유전체 층의 높이이고, 커패시터 구조물은 하나의 금속 배선층에 인접하게 형성된다. 그러나, 커패시터 높이는 충분한 커패시턴스를 공급하기 위하여 2개 이상의 유전체 층의 높이가 될 필요가 있을 수 있다. 커패시터 구조물은 금속 배선층의 포멧팅 이후에 금속 배선 유전체 층(들)에 형성될 수 있다. 이러한 접근법은 로직 (CPU) 프로세스 내로의 DRAM 커패시터의 임베딩을 허용한다. 대조적으로, 종래의 접근법은 DRAM 프로세스로 시작하고 나중에 로직 능력을 추가하여 임베디드 DRAM을 제조한다.
여기서 설명된 임베디드 DRAM은 제1 칩 상에 포함되어 제2 칩 상의 마이크로프로세서와 함께 팩키징될 수 있다. 대안으로서, 여기서 설명된 임베디드 DRAM은 마이크로프로세서와 동일한 칩 상에 포함되어 모놀리식 제조 프로세스(monolithic fabrication process)를 제공할 수 있다.
동일한 유전체층에 통합된 커패시터와 금속 배선을 갖는 반도체 구조물이 여기서 개시된다. 한 실시예에서, 반도체 구조물은 기판 내에 또는 그 위에 배치된 복수의 반도체 디바이스를 포함한다. 하나 이상의 유전체 층이 복수의 반도체 디바이스 위에 배치된다. 금속 배선은 유전체 층들 각각에 배치된다. 금속 배선은 반도체 디바이스들 중 하나 이상에 전기적으로 결합된다. 금속-절연체-금속(MIM; metal-insulator-metal) 커패시터는, 유전체 층들 중 적어도 하나의 금속 배선에 인접하게 유전체 층들 중 하나에 배치된다. MIM 커패시터는 반도체 디바이스들 중 하나 이상에 전기적으로 결합된다.
또한, 동일한 유전체층에 통합된 커패시터와 금속 배선을 갖는 반도체 구조물의 제조 방법이 여기서 개시된다. 한 실시예에서, 방법은 기판 내에 또는 기판 위에 복수의 반도체 디바이스를 형성하는 단계를 포함한다. 하나 이상의 유전체 층이 복수의 반도체 디바이스 위에 형성된다. 금속 배선은 유전체 층들 각각에 형성된다. 금속 배선을 형성하는 단계는 금속 배선을 반도체 디바이스들 중 하나 이상에 전기적으로 결합하는 단계를 포함한다. 금속-절연체-금속(MIM) 커패시터는, 유전체 층들 중 적어도 하나의 금속 배선에 인접하게 유전체 층들 중 하나에 형성된다. MIM 커패시터를 형성하는 단계는 MIM 커패시터를 반도체 디바이스들 중 하나 이상에 전기적으로 결합하는 단계를 포함한다.
본 발명의 양태에서, 임베디드 금속-절연체-금속(MIM) 커패시터는 금속 배선과 동일한 유전체 층에 포함된다. 예를 들어, 도 2a는 본 발명의 실시예에 따른, 금속 배선을 수용하는 단일 유전체층에 형성된 커패시터의 단면도를 나타낸다. 또 다른 예에서, 도 2b는 본 발명의 실시예에 따른, 각각이 금속 배선을 수용하는 2개의 유전체층에 형성된 커패시터의 단면도를 나타낸다.
도 2a 및 도 2b를 참조하면, 반도체 구조물(200A 또는 200B)은 각각 기판(202) 내에 또는 그 위에 배치된 복수의 반도체 디바이스를 포함한다. 하나 이상의 유전체 층(204)이 기판(202) 내의 또는 그 위의 복수의 반도체 디바이스 위에 배치된다. 구리 금속 배선과 같은 금속 배선(206)이 유전체 층(204)들 각각에 배치된다. 금속 배선(206)은 기판(202) 내의 또는 그 위의 반도체 디바이스들 중 하나 이상에 전기적으로 결합된다. 금속-절연체-금속(MIM) 커패시터(208A 또는 208B) 각각은 유전체 층(204)들 중 적어도 하나에 배치된다. MIM 커패시터(208A 또는 208B)는 유전체 층(204)들 중 적어도 하나의 금속 배선(206)에 인접하고, 기판(202) 내의 또는 그 위의 반도체 디바이스들 중 하나 이상에 전기적으로 결합된다.
금속 배선(206)이란, 예를 들어, 인터커넥트 라인(interconnect line)으로서 이용되는 금속 라인을 말한다는 것을 이해해야 한다. 금속 배선(206)은, 유전체 층(들)(204)에 역시 수용되어 상이한 유전체 층(204) 내의 금속 배선(206)을 결합하거나 금속 배선을 어떤 다른 전기적 컨택트, 예를 들어, 컨택트(210)와 결합하는데 이용될 수 있는 비아, 예를 들어, 비아(207)와는 구분된다. 컨택트(210)는, 또 다른 비아, 또 다른 금속 배선, 또는 비아(207)와 반도체 디바이스 사이에 형성된 실제의 컨택트 구조물을 나타낼 수 있다. MIM 커패시터(208A 또는 208B)는, 어떤 전기적 컨택트, 예를 들어, 컨택트(212)를 통해 기판(202) 내의 또는 그 위의 반도체 디바이스들 중 하나 이상에 전기적으로 결합될 수 있다. 컨택트(212)는, 또 다른 비아, 또 다른 금속 배선, 또는 MIM 커패시터(208A 또는 208B)의 하부와 반도체 디바이스 사이에 형성된 실제의 컨택트 구조물을 나타낼 수 있다. 실시예에서, 금속 배선(206)의 적어도 일부는 로직 회로에 포함된 하나 이상의 반도체 디바이스에 전기적으로 결합되고, MIM 커패시터(208A 또는 208B)는 임베디드 동적 랜덤 액세스 메모리(eDRAM; embedded dynamic random access memory) 커패시터이다. MIM 커패시터의 상부 전극은 MIM 커패시터의 위의 인터커넥트 또는 금속 배선 층으로부터 비아에 의해 접속될 수 있다. 한 실시예에서, 이러한 접속은 eDRAM의 공통 또는 접지 접속을 제공한다.
도 2a를 참조하면, 한 실시예에서, MIM 커패시터(208A)는 유전체 층(204)들 중 하나에만 배치된다. 도 2b를 참조하면, MIM 커패시터(208B)는 유전체 층(204)들 중 2개에만 배치된다. 그 실시예에서, MIM 커패시터(208B)는 2개의 유전체 층(204)들 각각의 금속 배선(206)에 인접하고, 또한 2개의 유전체층(204)들 각각의 금속 배선(206)을 결합하는 비아(207)에도 인접한다. 다른 실시예에서, MIM 커패시터는 2개보다 많은 유전체 층에 배치되고 2개보다 많은 유전체 층들 모두의 금속 배선에 인접한다.
다시 도 2a 및 도 2b를 참조하면, 반도체 구조물(200A 및 200B)은, 각각, 실리콘 질화물, 실리콘 산화물 또는 실리콘 산질화물 에칭 정지층과 같은, 하나 이상의 에칭 정지층(214)을 더 포함한다. 예를 들어, 에칭 정지층은, 도 2a 및 도 2b에 도시된 바와 같이, 유전체 층(204)들 각각 사이에 배치되거나, 기판(202)에 가장 가까운 유전체 층 바로 아래에 배치될 수 있다. 실시예에서, MIM 커패시터(208A 또는 208B)는 유전체 층(204)들 중 적어도 하나에 배치된 트렌치(216A 또는 216B)에 각각 배치된다. MIM 커패시터는, 트렌치(216A 또는 216B)의 하부 및 측벽을 따라 배치된 컵-형상의 금속판(218)을 포함한다. 제2 유전체 층(220)은 컵-형상의 금속판(218) 상에 컨포멀 배치된다. 트렌치-충전 금속판(trench-fill metal plate)(222)은 제2 유전체 층(220) 상에 배치된다. 제2 유전체 층(220)은 트렌치-충전 금속판(222)을 컵-형상의 금속판(218)으로부터 격리시킨다.
실시예에서, 트렌치-충전 금속판(222)은 대부분 구리로 구성된다. 실시예에서, 컵-형상의 금속판(218)은, 트렌치(216A 또는 216B)의 하부에 근접하고 제2 유전체 층(220)으로부터 먼 구리층으로 구성되고, 또한 제2 유전체 층(220)에 근접하고 트렌치(216A 또는 216B)의 하부로부터 먼 금속 질화물층으로 구성된다. 한 실시예에서, 금속 질화물층은 탄탈 질화물층 또는 티타늄 질화물층이다. 실시예에서, 컵-형상의 금속판(218)의 구리층 또는 금속 질화물층 또는 트렌치-충전 금속판(222)의 구리 중 하나 이상은, 전기-화학 피착 프로세스, 무전해 피착 프로세스, 화학적 기상 피착 프로세스, 원자 층 피착(ALD; atomic layer deposition) 프로세스 또는 리플로우 프로세스와 같은 기술에 의해 형성되지만, 이것으로 제한되는 것은 아니다. 은, 알루미늄, 또는 구리, 은 또는 알루미늄의 합금이 상기 설명된 구리 대신에 이용될 수 있다는 점을 이해하여야 한다. 또한, 컵-형상의 금속판(218)은 구리, 은, 알루미늄 또는 그 합금으로부터 형성된 단일층 피쳐일 수도 있다. 대안적 실시예에서, 트렌치-충전 금속판(222)은 복수의 층 구조물을 포함한다. 실시예에서, 컵-형상의 금속판(218)은, 컨택트 또는 추가의 금속 배선층일 수 있는 바닥 금속층(floor metal layer)에 의해 기저 반도체 디바이스에 전기적으로 결합된다.
실시예에서, 트렌치의 측벽은 수직 또는 준-수직(near-vertical) 프로파일, 예를 들어, 도 2b에 도시된 트렌치(216B)의 수직 또는 준-수직 프로파일을 포함한다. 또 다른 실시예에서, 트렌치의 측벽은 유전체 층(204)들 중 적어도 하나의 하부로부터 유전체 층(204)들 중 적어도 하나의 상부까지 바깥쪽으로 점점 가늘어진다(taper), 예를 들어, 도 2a에 도시된 트렌치(216A)의 테이퍼링된 프로파일. 도시된 2개의 실시예와는 대조적으로, 다른 실시예는 단일 유전체 층(204)에 형성된 트렌치에 대한 수직 프로파일, 또는 2개 이상의 유전체 층(204)에 형성된 트렌치에 대해 테이퍼링된 프로파일을 포함한다.
실시예에서, 유전체 층(204)들 중 적어도 하나는 로우-K 유전체 층(실리콘 이산화물(silicon dioxide)의 경우 4보다 작은 유전 상수를 갖는 층)이다. 한 실시예에서, 유전체 층(204)들 중 적어도 하나는, 스핀-온(spin-on) 프로세스, 화학적 기상 피착 프로세스, 또는 폴리머-기반의 화학적 기상 피착 프로세스와 같은 프로세스에 의해 형성되지만, 이것으로 제한되는 것은 아니다. 특정 실시예에서, 유전체 층(204)들 중 적어도 하나는 전구체 가스(precursor gas)로서 실란(silane) 또는 유기-실란을 포함하는 화학적 기상 피착 프로세스에 의해 형성된다. 실시예에서, 유전체 층(204)들 중 적어도 하나는, 유전체 층(204)들 중 적어도 하나에 또는 그 상에 후속해서 형성된 일련의 금속 인터커넥트 사이의 누설 전류에 상당히 기여하지 않는 재료로 구성된다. 한 실시예에서, 유전체 층(204)들 중 적어도 하나는 2.5 내지 4 미만의 범위의 재료로 구성된다. 특정한 실시예에서, 유전체 층(204)들 중 적어도 하나는, 0-10% 공극률(porosity)을 갖는 탄소-도핑된 산화물 또는 실리케이트와 같은 재료로 구성되지만, 이것으로 제한되는 것은 아니다. 그러나, 또 다른 실시예에서, 유전체 층(204)들 중 적어도 하나는 실리콘 이산화물로 구성된다.
실시예에서, 제2 유전체 층(220)은 하이-K 유전체 층(실리콘 이산화물의 경우 4보다 큰 유전 상수를 갖는 층)으로 구성된다. 한 실시예에서, 제2 유전체 층(220)은, 원자 기상 피착 프로세스 또는 화학적 기상 피착 프로세스에 의해 형성되고, 실리콘 산질화물, 하프늄 산화물, 지르코늄 산화물, 하프늄 실리케이트, 하프늄 산질화물, 티타늄 산화물, 또는 란탄 산화물과 같은 재료로 구성되지만, 이것으로 제한되는 것은 아니다. 그러나, 또 다른 실시예에서, 제2 유전체 층(220)은 실리콘 이산화물로 구성된다.
실시예에서, 기판(202)은 반도체 디바이스 제조에 적합한 재료로 구성된다. 한 실시예에서, 기판(202)은, 실리콘, 게르마늄, 실리콘-게르마늄 또는 III-V 화합물 반도체 재료를 포함할 수 있지만 이것으로 제한되지 않는 재료로 된 단결정(single crystal)으로 구성된 벌크 기판이다. 또 다른 실시예에서, 기판(202)은 상부 에피텍셜(epitaxial layer) 층을 갖는 벌크층을 포함한다. 특정 실시예에서, 벌크층은 실리콘, 게르마늄, 실리콘-게르마늄, III-V 화합물 반도체 재료 또는 석영을 포함할 수 있지만 이것으로 제한되지 않는 재료로 된 단결정으로 구성되는 반면, 상부 에피텍셜층은 실리콘, 게르마늄, 실리콘-게르마늄 또는 III-V 화합물 반도체 재료를 포함할 수 있지만 이것으로 제한되지 않는 단결정층으로 구성된다. 또 다른 실시예에서, 기판(202)은 하부 벌크층 위에 있는 중간 절연층 상에 상부 에피텍셜층을 포함한다. 상부 에피텍셜층은, (예를 들어, 실리콘-온-절연체(SOI) 반도체 기판을 형성하기 위해) 실리콘, 게르마늄, 실리콘-게르마늄 또는 III-V 화합물 반도체 재료를 포함할 수 있지만 이것으로 제한되지 않는 단결정층으로 구성된다. 절연층은, 실리콘 이산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있지만 이것으로 제한되지 않는 재료로 구성된다. 하부 벌크층은, 실리콘, 게르마늄, 실리콘-게르마늄, III-V 화합물 반도체 재료 또는 석영을 포함할 수 있지만 이것으로 제한되지 않는 단결정으로 구성된다. 기판(202)은 도펀트 불순물 원자들을 더 포함할 수 있다.
본 발명의 실시예에 따르면, 기판(202)은 그 상에 또는 그 내부에, 실리콘 기판에 제작되고 유전체층으로 감싼 상보형 금속-산화물-반도체(CMOS) 트랜지스터들의 어레이를 가진다. 복수의 금속 인터커넥트가 트랜지스터들 위에 및 주변 유전체층 상에 형성될 수 있고, 트랜지스터들을 전기적으로 접속하여 집적 회로를 형성하는데 이용된다. 한 실시예에서, DRAM에 대해 집적 회로가 이용된다.
본 발명의 또 다른 양태에 따르면, 전술된 커패시터와 같은 임베디드 금속-절연체-금속(MIM) 커패시터가 제4 금속 배선의 유전체 층에 포함된다. 예를 들어, 도 3은, 본 발명의 실시예에 따른, 제4 레벨 금속 배선을 수용하는 단일 유전체층에 형성된 커패시터의 단면도를 나타낸다.
도 3을 참조하면, 반도체 구조물(300)은 기판(302) 내에 또는 그 위에 배치된 복수의 반도체 디바이스(304)를 포함한다. 제1 유전체 층(306)은 복수의 반도체 디바이스(304) 위에 배치되고, 복수의 반도체 디바이스(304)에 전기적으로 결합된 컨택트(308)를 그 내부에 배치하고 있다.
제2 유전체 층(310)은 제1 유전체 층(306) 위에 배치되고 그 내부에 제1 금속 배선(314) 및 제1 금속 배선(314)을 컨택트(308)에 결합하는 하나 이상의 비아(312)를 배치하고 있다. 제3 유전체 층(316)은 제2 유전체 층(310) 위에 배치되고 그 내부에 제2 금속 배선(320) 및 제2 금속 배선(320)을 제1 금속 배선(314)에 결합하는 하나 이상의 비아(318)를 배치하고 있다. 제4 유전체 층(322)은 제3 유전체 층(316) 위에 배치되고 그 내부에 제3 금속 배선(326) 및 제3 금속 배선(326)을 제2 금속 배선(320)에 결합하는 하나 이상의 비아(324)를 배치하고 있다. 제5 유전체 층(328)은 제4 유전체 층(322) 위에 배치되고 그 내부에 제4 금속 배선(332) 및 제4 금속 배선(332)을 제3 금속 배선(326)에 결합하는 하나 이상의 비아(330)를 배치하고 있다.
제5 유전체 층(328)은 또한 그 내부에 금속-절연체-금속(MIM) 커패시터(334)의 적어도 일부를 배치하고 있다. MIM 커패시터(334)는 제4 금속 배선(332)에 인접한다. MIM 커패시터는, 예를 들어, 금속 배선 및 비아의 스택(342)에 의해 및 컨택트(308)를 통해 반도체 디바이스(304)들 중 하나 이상에 전기적으로 결합된다. 제6 유전체 층(336)은 제5 유전체 층(328) 위에 배치되고 그 내부에 제5 금속 배선(340) 및 제5 금속 배선(340)을 제4 금속 배선(332)에 결합하는 하나 이상의 비아(338)를 배치하고 있다. 실시예에서, MIM 커패시터(334)는, 도 3에 도시된 바와 같이, 제5 유전체 층(328)에 배치되지만, 각각 제4 또는 제6 유전체 층(322 또는 336)에는 배치되지 않는다. 역시 도 3에 도시된 바와 같이, 금속 배선(344)은 MIM 커패시터(334) 위에 배치될 수 있지만, MIM 커패시터(334)와 결합될 필요는 없다.
또 다른 예에서, 도 4는 본 발명의 실시예에 따른, 제3 레벨 및 제4 레벨 금속 배선을 수용하는 2개의 유전체층에 형성된 커패시터의 단면도를 나타낸다.
도 4를 참조하면, 반도체 구조물(400)은 기판(402) 내에 또는 그 위에 배치된 복수의 반도체 디바이스(404)를 포함한다. 제1 유전체 층(406)은 복수의 반도체 디바이스(404) 위에 배치되고, 복수의 반도체 디바이스(404)에 전기적으로 결합된 컨택트(408)를 그 내부에 배치하고 있다.
제2 유전체 층(410)은 제1 유전체 층(406) 위에 배치되고 그 내부에 제1 금속 배선(414) 및 제1 금속 배선(414)을 컨택트(408)에 결합하는 하나 이상의 비아(412)를 배치하고 있다. 제3 유전체 층(416)은 제2 유전체 층(410) 위에 배치되고 그 내부에 제2 금속 배선(420) 및 제2 금속 배선(420)을 제1 금속 배선(414)에 결합하는 하나 이상의 비아(418)를 배치하고 있다. 제4 유전체 층(422)은 제3 유전체 층(416) 위에 배치되고 그 내부에 제3 금속 배선(426) 및 제3 금속 배선(426)을 제2 금속 배선(420)에 결합하는 하나 이상의 비아(424)를 배치하고 있다. 제5 유전체 층(428)은 제4 유전체 층(422) 위에 배치되고 그 내부에 제4 금속 배선(432) 및 제4 금속 배선(432)을 제3 금속 배선(426)에 결합하는 하나 이상의 비아(430)를 배치하고 있다.
제5 유전체 층(428)은 또한 그 내부에 금속-절연체-금속(MIM) 커패시터(434)의 적어도 일부를 배치하고 있다. MIM 커패시터(434)는 제4 금속 배선(432)에 인접한다. MIM 커패시터는, 예를 들어, 금속 배선 및 비아의 스택(442)에 의해 및 컨택트(408)를 통해 반도체 디바이스(404)들 중 하나 이상에 전기적으로 결합된다. 제6 유전체 층(436)은 제5 유전체 층(428) 위에 배치되고 그 내부에 제5 금속 배선(440) 및 제5 금속 배선(440)을 제4 금속 배선(432)에 결합하는 하나 이상의 비아(438)를 배치하고 있다. 실시예에서, 도 4에 도시된 바와 같이, MIM 커패시터(434)의 또 다른 일부는 제3 금속 배선(426)에 인접한 제4 유전체 층(422)에 배치되지만, MIM 커패시터(434)의 어떠한 부분도 각각 제3 또는 제6 유전체 층(416 또는 436)에 배치되지 않는다. 역시 도 4에 도시된 바와 같이, 금속 배선(444)은 MIM 커패시터(434) 위에 배치될 수 있지만, MIM 커패시터(434)와 결합될 필요는 없다.
도 3 및 도 4 양쪽 모두를 참조하면, 실시예에서, 제4 금속 배선(332 또는 432)의 적어도 일부는 로직 회로에 포함된 하나 이상의 반도체 디바이스(308 또는 408)에 전기적으로 결합되고, MIM 커패시터(334 또는 434)는 임베디드 동적 랜덤 액세스 메모리(eDRAM) 커패시터이다. 실시예에서, 반도체 구조물(300 또는 400)은 복수의 에칭 정지층(350 또는 450)을 각각 더 포함한다. 도시된 바와 같이, 에칭 정지층은 제1(306 또는 406), 제2(310 또는 410), 제3(316 또는 416), 제4(322 또는 422), 제5(328 또는 428), 및 제6(336 또는 436) 유전체 층들 각각 사이에 배치될 수 있다.
실시예에서, MIM 커패시터(334 또는 434)는 적어도 제5 유전체 층(328 또는 428)에 배치된 트렌치(360 또는 460)에 각각 배치된다. 하나의 이러한 실시예에서, MIM 커패시터(334 또는 434)는, 트렌치(360 또는 460)의 하부 및 측벽을 따라 배치된 컵-형상의 금속판(997)을 포함한다. 제7 유전체 층(998)은 컵-형상의 금속판(997) 상에 컨포멀 배치된다. 트렌치-충전 금속판(999)은 제7 유전체 층(998) 상에 배치된다. 제7 유전체 층(998)은 트렌치-충전 금속판(999)을 컵-형상의 금속판(997)으로부터 격리시킨다. 특정 실시예에서, 트렌치의 측벽은, 도 4의 트렌치(460)에 대해 도시된 바와 같이, 수직 또는 준-수직 프로파일을 가진다. 또 다른 특정 실시예에서, 도 3의 트렌치(360)에 대해 도시된 바와 같이, 트렌치의 측벽은 제5 유전체 층(328 또는 428)의 하부로부터 상부까지 바깥쪽으로 점점 가늘어진다.
실시예에서, 제2(310 또는 410), 제3(316 또는 416), 제4(322 또는 422), 제5(328 또는 428) 및 제6(336 또는 436) 유전체 층은 로우-K 유전체 층이고, 제7 유전체 층(998)은 하이-K 유전체 층이다. 도 3 및 도 4의 반도체 구조물(300 및 400)의 피쳐들에 대한 다른 재료 또는 구조적 세부사항은, 각각, 반도체 구조물(200A 및 200B)에 대해 전술된 바와 같을 수 있다.
다른 실시예에서, MIM 커패시터(334 또는 434)의 아래 또는 위에는, 추가의 단일 또는 복수 층의 유전체 층 및/또는 금속 라인들이 형성될 수도 있다는 것을 이해하여야 한다. 또한, 다른 실시예에서, MIM 커패시터(334 또는 434)의 아래 또는 위로부터, 단일 또는 복수 층의 유전체 층 및/또는 금속 라인들이 제거될 수도 있다. 다른 실시예에서, MIM 커패시터(334 또는 434)는 추가의 하나 이상의 층들의 유전체 층에 형성된다. 한 예시적인 실시예에서, 도 4를 참조하면 (비록 도시되지는 않았지만), MIM 커패시터(434)의 또 다른 부분이, 제3(426) 및 제5(440) 금속 배선에 인접하게, 제4(422) 및 제6(436) 유전체 층 양쪽 모두에 배치된다. 그러나, 하나의 이러한 실시예에서, MIM 커패시터의 어떠한 부분도 제3 유전체 층(416)에 배치되지 않는다.
본 발명의 또 다른 양태에서, 반도체 디바이스를 위한 임베디드 금속-절연체-금속(MIM) 커패시터를 제조하는 방법이 제공된다. 도 5는 본 발명의 실시예에 따른, 동일한 유전체 층에 통합된 커패시터와 금속 배선을 갖는 반도체 구조물을 형성하는 방법에서의 동작들을 나타내는 플로차트(500)이다.
플로차트(500)의 동작(502)을 참조하면, 복수의 반도체 디바이스가 기판 내에 또는 그 위에 형성된다.
플로차트(500)의 동작(504)을 참조하면, 하나 이상의 유전체 층이 복수의 반도체 디바이스 위에 형성된다.
플로차트(500)의 동작(506)을 참조하면, 금속 배선이 유전체 층들 각각에 형성된다. 실시예에서, 금속 배선을 형성하는 단계는 금속 배선을 반도체 디바이스들 중 하나 이상에 전기적으로 결합하는 단계를 포함한다. 한 실시예에서, 금속 배선을 반도체 디바이스들 중 하나 이상에 전기적으로 결합하는 단계는 로직 회로에 포함된 하나 이상의 반도체 디바이스에 결합하는 단계를 포함한다.
플로차트(500)의 동작(508)을 참조하면, 금속-절연체-금속(MIM) 커패시터는, 유전체 층들 중 적어도 하나의 금속 배선에 인접하게 상기 유전체 층들 중 적어도 하나에 형성된다. 실시예에서, MIM 커패시터를 형성하는 단계는 MIM 커패시터를 반도체 디바이스들 중 하나 이상에 전기적으로 결합하는 단계를 포함한다. 한 실시예에서, MIM 커패시터를 형성하는 단계는 임베디드 동적 랜덤 액세스 메모리(eDRAM) 커패시터를 형성하는 단계를 포함한다.
본 발명의 실시예에 따르면, MIM 커패시터를 형성하는 단계는 유전체 층들 중 하나에만 MIM 커패시터를 형성하는 단계를 포함한다. 또 다른 실시예에서, MIM 커패시터를 형성하는 단계는, 2개의 유전체 층들 각각의 금속 배선에 인접하게, 또한 2개의 유전체 층들 각각의 금속 배선을 결합하는 비아에 인접하게, 상기 2개의 유전체 층들에만 MIM 커패시터를 형성하는 단계를 포함한다. 하나의 이러한 실시예에서, 이 방법은 2개의 유전체 층들 중 첫 번째를 형성하는 단계에 후속하여 그리고 2개의 유전체 층들 중 두 번째와 MIM 커패시터의 형성 이전에, 2개의 유전체 층들 중 첫 번째 상에 에칭 정지층을 형성하는 단계를 더 포함한다. 그 다음, 에칭 정지층은 패터닝되어 후속하여 MIM 커패시터를 형성하기 위한 영역을 개방한다. 2개의 유전체 층들 중 두 번째는 패터닝된 에칭 정지층 상에 및 상기 영역에 형성된다. 역시 또 다른 실시예에서, MIM 커패시터를 형성하는 단계는, 2개보다 많은 유전체 층 모두의 금속 배선에 인접하게, 2개보다 많은 유전체 층에 MIM 커패시터를 형성하는 단계를 포함한다.
실시예에서, MIM 커패시터를 형성하는 단계는, 유전체 층들 중 하나에 트렌치를 형성하는 단계, 트렌치의 하부와 측벽을 따라 컵-형상의 금속판을 형성하는 단계, 컵-형상의 금속판 상에 제2 유전체 층을 컨포멀 형성하는 단계, 및 제2 유전체 층 상에 트렌치-충전 금속판을 형성하는 단계를 포함하고, 상기 제2 유전체 층은 트렌치-충전 금속판을 컵-형상의 금속판으로부터 격리시킨다. 하나의 이러한 실시예에서, 트렌치를 형성하는 단계는 수직 또는 준-수직 프로파일을 갖도록 트렌치의 측벽을 형성하는 단계를 포함한다. 또 다른 이러한 실시예에서, 트렌치를 형성하는 단계는, 유전체 층들 중 적어도 하나의 하부로부터 유전체 층들 중 적어도 하나의 상부까지 바깥쪽으로 점점 가늘어지도록 트렌치의 측벽을 형성하는 단계를 포함한다. 실시예에서, 제2 유전체 층을 형성하는 단계는 하이-K 유전체 층을 형성하는 단계를 포함한다.
실시예에서, 동일한 유전체 층에 통합된 커패시터와 금속 배선을 갖는 반도체 구조물을 제조하는 방법은, 유전체 층들 각각의 사이에, 및 기판에 가장 가까운 유전체 층 바로 아래에 에칭-정지층을 형성하는 단계를 포함한, 하나 이상의 에칭-정지층을 형성하는 단계를 더 포함한다. 실시예에서, 하나 이상의 유전체 층을 형성하는 단계는 하나 이상의 로우-K 유전체 층을 형성하는 단계를 포함한다. 제조된 반도체 구조물의 피쳐들에 대한 다른 재료 및 구조적 세부사항은, 반도체 구조물(200A, 200B, 300 및 400)에 대해 전술된 것과 같을 수 있다.
이와 같이, 동일한 유전체층에 통합된 커패시터와 금속 배선을 갖는 반도체 구조물이 설명되었다. 실시예에서, 반도체 구조물은 기판 내에 또는 그 위에 배치된 복수의 반도체 디바이스를 포함한다. 반도체 구조물은 또한, 복수의 반도체 디바이스 위에 배치된 하나 이상의 유전체 층을 포함한다. 반도체 구조물은 또한, 유전체 층들 각각에 배치되고 반도체 디바이스들 중 하나 이상에 전기적으로 결합된 금속 배선을 포함한다. 반도체 구조물은 또한, 유전체 층들 중 적어도 하나의 금속 배선에 인접하게, 및 반도체 디바이스들 중 하나 이상에 전기적으로 결합되어, 유전체 층들 중 하나에 배치된 금속-절연체-금속(MIM) 커패시터를 포함한다. 하나의 이러한 실시예에서, 금속 배선의 적어도 일부는 로직 회로에 포함된 하나 이상의 반도체 디바이스에 전기적으로 결합되고, MIM 커패시터는 임베디드 동적 랜덤 액세스 메모리(eDRAM) 커패시터이다.

Claims (30)

  1. 반도체 구조물로서,
    기판에 또는 그 위에 배치된 복수의 반도체 디바이스;
    상기 복수의 반도체 디바이스 위에 배치된 하나 이상의 유전체 층;
    상기 유전체 층들 각각에 배치되고 상기 반도체 디바이스들 중 하나 이상에 전기적으로 결합된 금속 배선; 및
    상기 유전체 층들 중 적어도 하나에 배치되고, 상기 유전체 층들 중 상기 적어도 하나의 금속 배선에 인접하게, 및 상기 반도체 디바이스들 중 하나 이상에 전기적으로 결합되는 금속-절연체-금속(MIM; metal-insulator-metal) 커패시터
    를 포함하는 반도체 구조물.
  2. 제1항에 있어서, 상기 금속 배선의 적어도 일부는 로직 회로에 포함된 하나 이상의 반도체 디바이스에 전기적으로 결합되고, 상기 MIM 커패시터는 임베디드 동적 랜덤 액세스 메모리(eDRAM; embedded dynamic random access memory) 커패시터인, 반도체 구조물.
  3. 제1항에 있어서, 상기 MIM 커패시터는 상기 유전체 층들 중 하나에만 배치되는, 반도체 구조물.
  4. 제1항에 있어서, 상기 MIM 커패시터는 상기 유전체 층들 중 2개의 유전체 층에만 배치되고, 상기 2개의 유전체 층 각각의 금속 배선에 인접하게, 또한 상기 2개의 유전체 층 각각의 금속 배선을 결합하는 비아에 인접하게 배치되는, 반도체 구조물.
  5. 제1항에 있어서, 상기 MIM 커패시터는 상기 유전체 층들 중 2개보다 많은 유전체 층에 배치되고, 상기 2개보다 많은 유전체 층 모두의 금속 배선에 인접하게 배치되는, 반도체 구조물.
  6. 제1항에 있어서, 에칭 정지층이 상기 유전체 층들 각각의 사이에, 및 상기 기판에 가장 가까운 유전체 층 바로 아래에 배치되는, 하나 이상의 에칭 정지층을 더 포함하는, 반도체 구조물.
  7. 제1항에 있어서, 상기 MIM 커패시터는 상기 유전체 층들 중 상기 적어도 하나에 배치된 트렌치에 배치되고, 상기 MIM 커패시터는,
    상기 트렌치의 하부 및 측벽들을 따라 배치된 컵-형상의 금속판;
    상기 컵-형상의 금속판 상에 컨포멀 배치되는(disposed on and conformal with) 제2 유전체 층; 및
    상기 제2 유전체 층 상에 배치되는 트렌치-충전 금속판(trench-fill metal plate)
    을 포함하고, 상기 제2 유전체 층은 상기 트렌치-충전 금속판을 상기 컵-형상의 금속판으로부터 격리시키는, 반도체 구조물.
  8. 제7항에 있어서, 상기 트렌치의 측벽들은 수직 또는 준-수직(near-vertical) 프로파일을 포함하는, 반도체 구조물.
  9. 제7항에 있어서, 상기 트렌치의 측벽들은, 상기 유전체 층들 중 상기 적어도 하나의 하부로부터 상기 유전체 층들 중 상기 적어도 하나의 상부까지 바깥쪽으로 점점 가늘어지는(taper), 반도체 구조물.
  10. 제7항에 있어서, 상기 유전체 층들 중 상기 적어도 하나는 로우-K 유전체 층이고, 상기 제2 유전체 층은 하이-K 유전체 층인, 반도체 구조물.
  11. 반도체 구조물로서,
    기판에 또는 그 위에 배치된 복수의 반도체 디바이스;
    상기 복수의 반도체 디바이스 위에 배치되고, 그 내부에 상기 복수의 반도체 디바이스에 전기적으로 결합된 컨택트들(contacts)을 배치한 제1 유전체 층;
    상기 제1 유전체 층 위에 배치되고 그 내부에 제1 금속 배선 및 상기 제1 금속 배선을 상기 컨택트들에 결합하는 하나 이상의 비아를 배치한 제2 유전체 층;
    상기 제2 유전체 층 위에 배치되고 그 내부에 제2 금속 배선 및 상기 제2 금속 배선을 상기 제1 금속 배선에 결합하는 하나 이상의 비아를 배치한 제3 유전체 층;
    상기 제3 유전체 층 위에 배치되고 그 내부에 제3 금속 배선 및 상기 제3 금속 배선을 상기 제2 금속 배선에 결합하는 하나 이상의 비아를 배치한 제4 유전체 층;
    상기 제4 유전체 층 위에 배치되고 그 내부에 제4 금속 배선 및 상기 제4 금속 배선을 상기 제3 금속 배선에 결합하는 하나 이상의 비아를 배치하고, 또한 그 내부에 금속-절연체-금속(MIM) 커패시터의 적어도 일부를 갖는, 제5 유전체 층 ―상기 MIM 커패시터는 상기 제4 금속 배선에 인접하고, 상기 반도체 디바이스들 중 하나 이상에 전기적으로 결합됨― ; 및
    상기 제5 유전체 층 위에 배치되고 그 내부에 제5 금속 배선 및 상기 제5 금속 배선을 상기 제4 금속 배선에 결합하는 하나 이상의 비아를 배치한 제6 유전체 층
    을 포함하는 반도체 구조물.
  12. 제11항에 있어서, 상기 제4 금속 배선의 적어도 일부는 로직 회로에 포함된 하나 이상의 반도체 디바이스에 전기적으로 결합되고, 상기 MIM 커패시터는 임베디드 동적 랜덤 액세스 메모리(eDRAM) 커패시터인, 반도체 구조물.
  13. 제11항에 있어서, 상기 MIM 커패시터는 상기 제5 유전체 층에 배치되지만, 상기 제4 또는 제6 유전체 층에는 배치되지 않는, 반도체 구조물.
  14. 제11항에 있어서, 상기 MIM 커패시터의 또 다른 부분은 상기 제4 유전체 층에, 상기 제3 금속 배선에 인접하게 배치되지만, 상기 MIM 커패시터의 어떤 부분도 상기 제3 또는 제6 유전체 층에 배치되지 않는, 반도체 구조물.
  15. 제11항에 있어서, 상기 MIM 커패시터의 또 다른 부분은 상기 제4 및 제6 유전체 층들에, 상기 제3 및 제5 금속 배선에 인접하게 배치되지만, 상기 MIM 커패시터의 어떤 부분도 상기 제3 유전체 층에 배치되지 않는, 반도체 구조물.
  16. 제11항에 있어서, 에칭 정지층이, 상기 제1, 제2, 제3, 제4, 제5 및 제6 유전체 층들 각각의 사이에 배치되는, 복수의 에칭 정지층을 더 포함하는, 반도체 구조물.
  17. 제11항에 있어서, 상기 MIM 커패시터는 적어도 상기 제5 유전체 층에 배치된 트렌치에 배치되고, 상기 MIM 커패시터는,
    상기 트렌치의 하부 및 측벽들을 따라 배치된 컵-형상의 금속판;
    상기 컵-형상의 금속판 상에 컨포멀 배치되는 제7 유전체 층; 및
    상기 제7 유전체 층 상에 배치되는 트렌치-충전 금속판
    을 포함하고, 상기 제7 유전체 층은 상기 트렌치-충전 금속판을 상기 컵-형상의 금속판으로부터 격리시키는, 반도체 구조물.
  18. 제17항에 있어서, 상기 트렌치의 측벽들은 수직 또는 준-수직 프로파일을 포함하는, 반도체 구조물.
  19. 제17항에 있어서, 상기 트렌치의 측벽들은 상기 제5 유전체 층의 하부로부터 상부까지 바깥쪽으로 점점 가늘어지는, 반도체 구조물.
  20. 제17항에 있어서, 상기 제2, 제3, 제4, 제5, 및 제6 유전체 층들은 로우-K 유전체 층들이고, 상기 제7 유전체 층은 하이-K 유전체 층인, 반도체 구조물.
  21. 반도체 구조물 제조 방법으로서,
    기판에 또는 그 위에 복수의 반도체 디바이스를 형성하는 단계;
    상기 복수의 반도체 디바이스 위에 하나 이상의 유전체 층을 형성하는 단계;
    상기 유전체 층들 각각에 금속 배선을 형성하는 단계 ―상기 형성은 상기 금속 배선을 상기 반도체 디바이스들 중 하나 이상에 전기적으로 결합하는 것을 포함함― ; 및
    상기 유전체 층들 중 적어도 하나의 금속 배선에 인접하게 상기 유전체 층들 중 상기 적어도 하나에 금속-절연체-금속(MIM; metal-insulator-metal) 커패시터를 형성하는 단계 ―상기 형성은 상기 MIM 커패시터를 상기 반도체 디바이스들 중 하나 이상에 전기적으로 결합하는 것을 포함함―
    를 포함하는, 반도체 구조물 제조 방법.
  22. 제21항에 있어서, 상기 금속 배선을 상기 반도체 디바이스들 중 하나 이상에 전기적으로 결합하는 것은, 로직 회로에 포함된 하나 이상의 반도체 디바이스에 결합하는 것을 포함하고, 상기 MIM 커패시터를 형성하는 단계는 임베디드 동적 랜덤 액세스 메모리(eDRAM) 커패시터를 형성하는 단계를 포함하는, 반도체 구조물 제조 방법.
  23. 제21항에 있어서, 상기 MIM 커패시터를 형성하는 단계는 상기 유전체 층들 중 하나에만 상기 MIM 커패시터를 형성하는 단계를 포함하는, 반도체 구조물 제조 방법.
  24. 제21항에 있어서, 상기 MIM 커패시터를 형성하는 단계는, 상기 유전체 층들 중 2개의 유전체 층에만 상기 MIM 커패시터를 형성하고, 상기 2개의 유전체 층 각각의 금속 배선에 인접하게, 또한 상기 2개의 유전체 층 각각의 금속 배선을 결합하는 비아에 인접하게 형성하는 단계를 포함하고, 상기 방법은,
    상기 2개의 유전체 층들 중 첫 번째를 형성한 이후에, 그리고, 상기 2개의 유전체 층들 중 두 번째와 상기 MIM 커패시터를 형성하기 이전에, 상기 2개의 유전체 층들 중 첫 번째 상에 에칭 정지층을 형성하는 단계; 및
    상기 에칭 정지층을 패터닝하여 후속하여 상기 MIM 커패시터를 형성하기 위한 영역을 개방하는 단계
    를 더 포함하고, 상기 2개의 유전체 층들 중 두번째는 상기 패터닝된 에칭 정지층 상에 및 상기 영역에 형성되는, 반도체 구조물 제조 방법.
  25. 제21항에 있어서, 상기 MIM 커패시터를 형성하는 단계는, 상기 유전체 층들 중 2개보다 많은 유전체 층에 상기 MIM 커패시터를 형성하고, 상기 2개보다 많은 유전체 층 모두의 금속 배선에 인접하게 형성하는 단계를 포함하는, 반도체 구조물 제조 방법.
  26. 제21항에 있어서, 상기 유전체 층들 각각의 사이에, 및 상기 기판에 가장 가까운 유전체 층 바로 아래에 에칭 정지층을 형성하는 단계를 포함한, 하나 이상의 에칭 정지층을 형성하는 단계를 더 포함하는, 반도체 구조물 제조 방법.
  27. 제21항에 있어서, 상기 MIM 커패시터를 형성하는 단계는,
    상기 유전체 층들 중 상기 적어도 하나에 트렌치를 형성하는 단계;
    상기 트렌치의 하부 및 측벽들을 따라 컵-형상의 금속판을 형성하는 단계;
    상기 컵-형상의 금속판 상에 제2 유전체 층을 컨포멀 형성하는 단계; 및
    상기 제2 유전체 층 상에 트렌치-충전 금속판을 형성하는 단계
    를 포함하고, 상기 제2 유전체 층은 상기 트렌치-충전 금속판을 상기 컵-형상의 금속판으로부터 격리시키는, 반도체 구조물 제조 방법.
  28. 제27항에 있어서, 상기 트렌치를 형성하는 단계는 수직 또는 준-수직 프로파일을 갖도록 상기 트렌치의 측벽들을 형성하는 단계를 포함하는, 반도체 구조물 제조 방법.
  29. 제27항에 있어서, 상기 트렌치를 형성하는 단계는, 상기 유전체 층들 중 상기 적어도 하나의 하부로부터 상기 유전체 층들 중 상기 적어도 하나의 상부까지 바깥쪽으로 점점 가늘어지도록 상기 트렌치의 측벽들을 형성하는 단계를 포함하는, 반도체 구조물 제조 방법.
  30. 제27항에 있어서, 상기 하나 이상의 유전체층을 형성하는 단계는 하나 이상의 로우-K 유전체 층을 형성하는 단계를 포함하고, 상기 제2 유전체 층을 형성하는 단계는 하이-K 유전체 층을 형성하는 단계를 포함하는, 반도체 구조물 제조 방법.
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