CN106887428A - 具有集成在同一电介质层中的电容器和金属布线的半导体结构 - Google Patents

具有集成在同一电介质层中的电容器和金属布线的半导体结构 Download PDF

Info

Publication number
CN106887428A
CN106887428A CN201710123039.6A CN201710123039A CN106887428A CN 106887428 A CN106887428 A CN 106887428A CN 201710123039 A CN201710123039 A CN 201710123039A CN 106887428 A CN106887428 A CN 106887428A
Authority
CN
China
Prior art keywords
dielectric layer
layer
metal line
metal
capacitor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201710123039.6A
Other languages
English (en)
Inventor
N·林德特
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN106887428A publication Critical patent/CN106887428A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

描述了具有集成在同一电介质层中的电容器和金属布线的半导体结构。例如，半导体结构包括设置在衬底之中或之上的多个半导体器件。在多个半导体器件上设置有一个或多个电介质层。每个电介质层中设置有金属布线。金属布线电耦合至一个或多个半导体器件。金属‑绝缘体‑金属(MIM)电容器设置在电介质层中的一个中，并邻近所述至少一个电介质层的金属布线。MIM电容器电耦合至一个或多个半导体器件。

Description

具有集成在同一电介质层中的电容器和金属布线的半导体 结构
本申请为分案申请，其原申请是2013年10月31日进入中国国家阶段、国际申请日为2011年12月6日的国际专利申请PCT/US2011/063413，该原申请的中国国家申请号是201180070565.1，发明名称为“具有集成在同一电介质层中的电容器和金属布线的半导体结构”。
技术领域
本发明的实施例属于动态随机存取存储器领域，特别是具有集成在同一电介质层中的电容器和金属布线的半导体结构。
背景技术
过去几十年来，集成电路中特征的缩放已经成为不断发展的半导体产业背后的推动力。缩放到越来越小的特征能够增加半导体芯片有限的基板面上的功能单元的密度。例如，缩小晶体管尺寸能够在芯片上引入更多数量的存储器件，从而能制造具有更大容量的产品。然而，为了更大容量的驱动不是没有问题。优化每个器件的性能的必要性变得日益重要。
在例如DRAM(动态随机存取存储器)的半导体器件中，每个单元由一个晶体管和一个电容器构成。在DRAM中，单元需要周期性地读取和刷新。鉴于每单位比特的低价格、高集成度、以及能够同时执行读和写操作的优势，DRAM在商业应用中获得广泛应用。同时，因外部因素导致存储于电容器中的电荷的损失会在DRAM器件中导致被称为“软错误”的现象，从而导致DRAM的故障。为了防止软错误的发生，提出了增强电容器的电容的方法。然而，由于半导体器件集成度的不断提高，在制定实际的制造工艺时面临挑战。
此外，金属布线通常集成到与电容器层分离的层中。在示例中，铜金属层形成于电容器组之上，而且不与电容器处于相同的层中。在图1表示的示例中，金属布线的过孔穿过电容器电介质层而形成，从而使上方的金属层与下方的器件层相连。具体而言，图1是根据现有技术的形成于电介质层中的电容器的截面图，该电介质层不同于用于容纳金属布线的电介质层。
参考图1，第一层间绝缘层103形成在具有单元阵列区102的半导体衬底101上。对第一层间绝缘层103进行构图以形成暴露出单元阵列区102上的半导体衬底101的接触孔，并且用导电材料填充接触孔以形成下电极接触插塞105A。在所得到的结构上依次形成蚀刻停止层107和第二层间绝缘层109。
在单元阵列区102中依次蚀刻第二层间绝缘层109和蚀刻停止层107以形成下电极接触插塞105A和存储节点孔111，该存储节点孔111暴露下电极接触插塞周围的第一层间绝缘层103。在所得到的结构上共形地叠置用于下电极的材料层之后，进行平坦化工艺以形成覆盖存储节点孔111的底部和内部侧壁的下电极113。在半导体衬底101上对电介质层115和上电极层117进行依次叠置并进行构图。穿过电容器电介质层(例如，电介质层109，甚至层间电介质层120)形成金属布线122的过孔124，以便将上金属布线122层连接到具有单元阵列区102的半导体衬底101。
附图说明
图1是根据现有技术的在电介质层中形成的电容器的截面图，该电介质层不同于用于容纳金属布线的电介质层。
图2A例示了根据本发明实施例的在容纳了金属布线的单个电介质层中形成的电容器的截面图。
图2B例示了根据本发明实施例的在两个各自容纳金属布线的电介质层中形成的电容器的截面图。
图3例示了根据本发明实施例的在容纳了第四级金属布线的单个电介质层中形成的电容器的截面图。
图4例示了根据本发明实施例的在容纳了第三级和第四级金属布线的两个电介质层中形成的电容器的截面图。
图5是根据本发明实施例的流程图，其给出了用以形成具有集成在同一电介质层中的电容器和金属布线的半导体结构的方法中的操作。
具体实施方式
描述了具有集成在同一电介质层中的电容器和金属布线的半导体结构。在下面的描述中列举了很多具体细节，例如具体的金属布线层计数和材料体系，用以提供对本发明实施例的全面理解。对于本领域技术人员来说显而易见的是，可以在没有这些具体细节的情况下实施本发明的实施例。在其他情况下，没有对公知的特征(例如集成电路设计布局)进行详细描述，以便不必要地使本发明的实施例难以理解。此外，应当理解，附图中所示的各种实施例是示例性表示而未必是按比例描绘的。
使电容器结构结合金属布线层的传统方法仅仅在电容器层之后和之上引入金属布线，例如铜线。在这样的布置中，金属布线层不与用来容纳电容器结构的电介质层共用电介质层。此外，在传统架构中，具有用来增大下电极高度的方法，作为用于增大下电极的表面积以增大电容量的方法。在一个这样的方法中，增大了下电极所处的电介质层的厚度。然而，如果该厚度增大，也会增加工艺负担，因为当形成金属接触孔时，需要大量的蚀刻。此外，由于金属布线并未容纳在电介质层中，这种方法造成金属布线层和相应的器件层之间甚至更大的距离。
根据本发明的实施例，电容器结构，例如用于嵌入式动态随机存取存储器(DRAM)产品的电容器结构，结合有金属布线层以共用容纳金属布线层的一个或多个电介质层。例如，在一个实施例中，电容器结构的高度基本上是两个金属布线电介质层的高度，并且电容器结构邻近两个金属布线层而形成。在另一个实施例中，电容器结构的高度基本上是仅一个金属布线电介质层的高度，并且电容器结构邻近该一个金属布线层而形成。然而，电容器高度可能需要是两个或更多个电介质层的高度，以便提供足够的电容量。电容器结构可以在形成金属布线层之后形成在金属布线电介质层中。这样的方法允许将DRAM电容器嵌入到逻辑(CPU)工艺中。与此相比，传统方法从DRAM工艺开始并在随后添加逻辑能力以制造嵌入式DRAM。
本文中所描述的嵌入式DRAM可以包含在第一芯片上并用第二芯片上的微处理器封装。或者，本文中所描述的嵌入式DRAM可以包含在与微处理器相同的芯片上以提供单片制造工艺。
本文中公开了具有集成在同一电介质层中的电容器和金属布线的半导体结构。在一个实施例中，半导体结构包括设置在衬底中或衬底之上的多个半导体器件。在多个半导体器件之上设置有一个或多个电介质层。在每个电介质层中设置有金属布线。金属布线电耦合至一个或多个半导体器件。金属-绝缘体-金属(MIM)电容器设置在电介质层中的一个中，并邻近至少一个电介质层的金属布线。MIM电容器电耦合至一个或多个半导体器件。
本文中还公开了制造具有集成在同一电介质层中的电容器和金属布线的半导体结构的方法。在一个实施例中，方法包括在衬底中或衬底之上形成多个半导体器件。在所述多个半导体器件之上形成一个或多个电介质层。在每个电介质层中形成金属布线。形成金属布线包括将金属布线电耦合至一个或多个半导体器件。金属-绝缘体-金属(MIM)电容器形成在一个电介质层中并邻近至少一个电介质层的金属布线。形成MIM电容器包括将MIM电容器电耦合至一个或多个半导体器件。
在本发明的一方面，嵌入式金属-绝缘体-金属(MIM)电容器包含在与金属布线相同的电介质层中。例如，图2A示例了根据本发明实施例的在容纳了金属布线的单个电介质层中形成的电容器的截面图。在另一个示例中，图2B示例了根据本发明实施例的在各自容纳了金属布线的两个电介质层中形成的电容器的截面图。
参考图2A和2B，半导体结构200A或200B分别包括多个设置在衬底202之中或之上的半导体器件。一个或多个电介质层204设置在位于衬底202之中或之上的多个半导体器件之上。金属布线206，例如铜金属布线，设置在每个电介质层204中。金属布线206电耦合至在衬底202之中或之上的一个或多个半导体器件。金属-绝缘体-金属(MIM)电容器208A或208B分别设置在至少一个电介质层204中。MIM电容器208A或208B邻近至少一个电介质层204的金属布线206，并电耦合至在衬底202之中或之上的一个或多个半导体器件。
应当理解，金属布线206是指例如用作互连线的金属线。金属布线206将不同于过孔，例如过孔207，其还可以容纳在电介质层204中，并用于耦合不同电介质层204中的金属布线206或者用于将金属布线与某些其他电接触部(例如接触部210)耦合。接触部210可代表另一个过孔，另一个金属布线，或形成在过孔207和半导体器件之间的实际接触结构。MIM电容器208A或208B可以通过某些电接触部(例如接触部212)电耦合至在衬底202之中或之上的一个或多个半导体器件。接触部212可代表另一个过孔，另一个金属布线，或在MIM电容器208A或208B底部和半导体器件之间形成的实际接触结构。在实施例中，金属布线206的至少一部分电耦合至包含在逻辑电路中的一个或多个半导体器件，MIM电容器208A或208B是嵌入式动态随机存取存储器(eDRAM)电容器。可以用过孔从MIM电容器之上的互连或金属布线层来连接MIM电容器的顶部电极。在一个实施例中，这样的连接提供了eDRAM的公共连接或接地连接。
参考图2A，在一个实施例中，MIM电容器208A仅设置在一个电介质层204中。参考图2B，MIM电容器208B仅设置在两个电介质层204中。在该实施例中，MIM电容器208B邻近两个电介质层204中每个的金属布线206，还邻近将两个电介质层204中的每个电介质层204的金属布线206耦合的过孔207。在其他实施例中，MIM电容器设置在多于两个的电介质层中并且邻近所有这多于两个的电介质层的金属布线。
再次参考图2A和2B，半导体结构200A和200B分别进一步包括一个或多个蚀刻停止层214，例如氮化硅、氧化硅或氮氧化硅蚀刻停止层。例如，蚀刻停止层可以设置在各电介质层204之间，以及直接设置在最接近衬底202的电介质层的下方，如图2A和2B所示。在实施例中，MIM电容器208A或208B分别设置在沟槽216A或216B中，沟槽216A或216B设置在至少一个电介质层204中。MIM电容器包括沿着沟槽216A或216B的底部和侧壁设置的杯状金属板218。第二电介质层220设置在杯状的金属板218上并与其共形。沟槽填充金属板222设置在第二电介质层220上。第二电介质层220将沟槽填充金属板222与杯状金属板218隔离。
在实施例中，沟槽填充金属板222主要由铜构成。在实施例中，杯状金属板218由紧靠沟槽216A或216B的底部并且远离第二电介质层220的铜层所构成，并且进一步由紧靠第二电介质层220并且远离沟槽216A或216B底部的金属氮化物层所构成。在一个实施例中，金属氮化物层是氮化钽层或氮化钛层。在实施例中，杯状金属板218的一个或多个铜层或金属氮化物层、或者沟槽填充金属板222的铜由例如但不限于下面的技术形成：电化学沉积工艺、无电沉积工艺、化学气相沉积工艺、原子层沉积(ALD)工艺或回流工艺。应当理解，上面描述的铜可以用银，铝，或铜、银或铝的合金替代。同时，杯状金属板218可以是由铜、银、铝或它们的合金形成的单层特征。在替代实施例中，沟槽填充金属板222包括一多层结构。在实施例中，杯状金属板218由底层金属层电耦合至下面的半导体器件，底层金属层可以是接触部或附加的金属布线层。
在实施例中，沟槽的侧壁包括垂直的或接近垂直的轮廓，例如图2B所示的沟槽216B的垂直的或接近垂直的轮廓。在另一个实施例中，沟槽的侧壁从至少一个电介质层204的底部到所述至少一个电介质层204的顶部向外倾斜，例如图2A所示的沟槽216A的倾斜轮廓。与所示的两个实施例相对，其他实施例包括形成在单个电介质层204中的沟槽的垂直轮廓或形成在两个或更多电介质层204中的沟槽的倾斜轮廓。
在实施例中，所述至少一个电介质层204是低K电介质层(介电常数小于二氧化硅的介电常数4的层)。在一个实施例中，所述至少一个电介质层204由例如但不限于如下工艺形成：旋涂工艺、化学气相沉积工艺或基于聚合物的化学气相沉积工艺。在一具体实施例中，所述至少一个电介质层204由包括将硅烷或有机硅烷作为前驱气体的化学气相沉积工艺形成。在实施例中，所述至少一个电介质层204由这样一种材料构成，其不会显著地引起随后形成在所述至少一个电介质层204中或上的一系列金属互连之间的漏电流。在一个实施例中，所述至少一个电介质层204由在2.5到小于4范围内的材料构成。在一特定实施例中，所述至少一个电介质层204由例如但不限于下面的材料构成：具有0-10％孔隙率的碳掺杂氧化物或硅酸盐。然而，在另一个实施例中，所述至少一个电介质层204由二氧化硅构成。
在实施例中，第二电介质层220由高K电介质层(介电常数大于二氧化硅的介电常数4的层)构成。在一个实施例中，第二电介质层220由原子气相沉积工艺或化学气相沉积工艺形成，并且由例如但不限于下面的材料构成：氮氧化硅、氧化铪、氧化锆、硅酸铪、氮氧化铪、氧化钛或氧化镧。然而，在另一个实施例中，第二电介质层220由二氧化硅构成。
在实施例中，衬底202由适合于半导体器件制造的材料构成。在一个实施例中，衬底202是体衬底，其由包括但不限于下面材料的单晶构成：硅、锗、硅-锗或III-V族化合物半导体材料。在另一个实施例中，衬底202包括具有顶部外延层的体层。在具体实施例中，体层由包括但不限于下面材料的单晶构成：硅、锗、硅-锗、III-V族化合物半导体材料或石英，而顶部外延层由包括但不限于下面材料的单晶层构成：硅、锗、硅-锗或III-V族化合物半导体材料。在另一个实施例中，衬底202包括在中间绝缘体层上的顶部外延层，该中间绝缘体层在下体层之上。顶部外延层由可以包括但不限于下面材料的单晶层构成：硅(例如用以形成绝缘体上硅(SOI)半导体衬底)、锗、硅-锗或III-V族化合物半导体材料。该绝缘体层由包括但不限于下面的材料构成：二氧化硅、氮化硅或氮氧化硅。下体层由包括但不限于下面材料的单晶构成：硅、锗、硅-锗、III-V族化合物半导体材料或石英。衬底202可以进一步包括掺杂剂杂质原子。
根据本发明的实施例，衬底202在其上或其中具有互补金属氧化物半导体(CMOS)晶体管的阵列，该CMOS晶体管制造在硅衬底中并封装在电介质层中。多个金属互连可以形成在晶体管之上，并在周围的电介质层上，并用来电连接晶体管以形成集成电路。在一个实施例中，该集成电路用于DRAM。
在本发明的另一方面中，嵌入式金属-绝缘体-金属(MIM)电容器，例如如上所述的电容器，被包含在第四金属布线的电介质层中。例如，图3示例了根据本发明实施例的在容纳了第四级金属布线的单个电介质层中形成的电容器的截面图。
参考图3，半导体结构300包括设置在衬底302之中或之上的多个半导体器件304。第一电介质层306设置在多个半导体器件304之上，并且其内设置有电耦合至所述多个半导体器件304的接触部308。
第二电介质层310设置在第一电介质层306之上，并且其内设置有第一金属布线314和一个或多个将第一金属布线314耦合至接触部308的过孔312。第三电介质层316设置在第二电介质层310之上，并且其内设置有第二金属布线320和一个或多个将第二金属布线320耦合至第一金属布线314的过孔318。第四电介质层322设置在第三电介质层316之上，并且其内设置有第三金属布线326和一个或多个将第三金属布线326耦合至第二金属布线320的过孔324。第五电介质层328设置在第四电介质层322之上，并且其内设置有第四金属布线332和一个或多个将第四金属布线332耦合至第三金属布线326的过孔330。
第五电介质层328中还设置有至少一部分金属-绝缘体-金属(MIM)电容器334。MIM电容器334邻近第四金属布线332。MIM电容器电耦合至一个或多个半导体器件304，例如，通过金属布线和过孔的叠置体342直到接触部308。第六电介质层336设置在第五电介质层328之上，并且其内设置有第五金属布线340和一个或多个将第五金属布线340耦合至第四金属布线332的过孔338。在实施例中，MIM电容器334设置在第五电介质层328中而不是分别在第四电介质层322或第六电介质层336中，如图3所示。同样如图3所示，金属布线344可以设置在MIM电容器334之上，但不必与MIM电容器334耦合。
在另一个示例中，图4示例了根据本发明实施例的在容纳了第三级和第四级金属布线的两个电介质层中形成的电容器的截面图。
参考图4，半导体结构400包括设置在衬底402之中或之上的多个半导体器件404。第一电介质层406设置在多个半导体器件404之上，并且其内设置有电耦合至所述多个半导体器件404的接触部408。
第二电介质层410设置在第一电介质层406之上，并且其内设置有第一金属布线414和一个或多个将第一金属布线414耦合至接触部408的过孔412。第三电介质层416设置在第二电介质层410之上，并且其内设置有第二金属布线420和一个或多个将第二金属布线420耦合至第一金属布线414的过孔418。第四电介质层422设置在第三电介质层416之上，并且其内设置有第三金属布线426和一个或多个将第三金属布线426耦合至第二金属布线420的过孔424。第五电介质层428设置在第四电介质层422之上，并且其内设置有第四金属布线432和一个或多个将第四金属布线432耦合至第三金属布线426的过孔430。
第五电介质层428中还设置有至少一部分金属-绝缘体-金属(MIM)电容器434。MIM电容器434邻近第四金属布线432。MIM电容器电耦合至一个或多个半导体器件404，例如，通过金属布线和过孔的叠置体442直到接触部408。第六电介质层436设置在第五电介质层428之上，并且其内设置有第五金属布线440和一个或多个将第五金属布线440耦合至第四金属布线432的过孔438。在实施例中，MIM电容器434的另一部分设置在第四电介质层422中，并邻近第三金属布线426，但是MIM电容器434任何部分都没有分别设置在第三电介质层416或第六电介质层436中，如图4所示。同样如图4所示，金属布线444可以设置在MIM电容器434上方，但不必与MIM电容器434耦合。
参考图3和图4两者，在实施例中，至少一部分第四金属布线332或432电耦合至包含在逻辑电路中的一个或多个半导体器件308或408，并且MIM电容器334或434是嵌入式动态随机存取存储器(eDRAM)电容器。在实施例中，半导体结构300或400进一步分别包括多个蚀刻停止层350或450。如图所示，蚀刻停止层可以设置在第一电介质层(306或406)、第二电介质层(310或410)、第三电介质层(316或416)、第四电介质层(322或422)、第五电介质层(328或428)和第六电介质层(336或436)中的每个电介质层之间。
在实施例中，MIM电容器334或434分别设置在沟槽360或460中，沟槽360或460分别至少设置在第五电介质层328或428中。在一个这样的实施例中，MIM电容器334或434包括沿沟槽360或460的底部和侧壁设置的杯状金属板997。第七电介质层998设置在杯状金属板997上并与其共形。沟槽填充金属板999设置在第七电介质层998上。第七电介质层998将沟槽填充金属板999与杯状金属板997隔离。在一具体实施例中，沟槽的侧壁具有垂直的或接近垂直的轮廓，如图4所示的沟槽460那样。在另一个具体实施例中，沟槽的侧壁从第五电介质层328或428的底部到顶部向外倾斜，如图3所示的沟槽360那样。
在实施例中，第二电介质层(310或410)，第三电介质层(316或416)，第四电介质层(322或422)，第五电介质层(328或428)和第六电介质层(336或436)是低K电介质层，而第七电介质层998是高K电介质层。用于图3和图4的半导体结构300和400的特征的其他材料或结构细节分别可以是例如上面所描述的用于半导体结构200A和200B的特征的材料或结构细节。
应当理解，在其他实施例中，附加的电介质层和/或金属线的单个或多个层可以形成在MIM电容器334或434之下或之上。同时，在其他实施例中，电介质层和/或金属线的单个或多个层可以从MIM电容器334或434之下或之上去除。在其他实施例中，MIM电容器334或434形成在附加的电介质层的一个或多个层中。在一个示例性的实施例中，参考图4(尽管未示出)，MIM电容器434的另一部分设置在第四电介质层422和第六电介质层436两者中，并邻近第三金属布线426和第五金属布线440。然而，在一个这样的实施例中，MIM电容器的任何部分都没有设置在第三电介质层416中。
在本发明的另一方面中，提供了一种制造用于半导体器件的嵌入式金属-绝缘体-金属(MIM)电容器的方法。图5是根据本发明实施例的流程图500，其给出了用以形成具有集成到同一电介质层中的电容器和金属布线的半导体结构的方法中的操作。
参考流程图500的操作502，将多个半导体器件形成于衬底之中或之上。
参考流程图500的操作504，将一个或多个电介质层形成于多个半导体器件之上。
参考流程图500的操作506，将金属布线形成在每个电介质层中。在实施例中，形成金属布线包括将金属布线电耦合至一个或多个半导体器件。在一个实施例中，将金属布线电耦合至一个或多个半导体器件包括耦合至包含在逻辑电路中的一个或多个半导体器件。
参考流程图500的操作508，在至少一个电介质层中并邻近所述至少一个电介质层的金属布线形成金属-绝缘体-金属(MIM)电容器。在实施例中，形成MIM电容器包括将MIM电容器电耦合至一个或多个半导体器件。在一个实施例中，形成MIM电容器包括形成嵌入式动态随机存取存储器(eDRAM)电容器。
根据本发明的实施例，形成MIM电容器包括仅在一个电介质层中形成MIM电容器。在另一个实施例中，形成MIM电容器包括仅在两个电介质层中、邻近两个电介质层中的每个电介质层的金属布线且邻近将两个电介质层中的每个电介质层的金属布线耦合的过孔形成MIM电容器。在一个这样的实施例中，该方法进一步包括，在形成两个电介质层中的第一个之后且在形成两个电介质层中的第二个和MIM电容器之前，在两个电介质层中的第一个上形成蚀刻停止层。然后对蚀刻停止层进行构图以打开用于随后形成MIM电容器的区域。两个电介质层中的第二个形成在已构图的蚀刻停止层上、该区域中。在又一个实施例中，形成MIM电容器包括在多于两个电介质层中并邻近所有的这些多于两个的电介质层的金属布线形成MIM电容器。
在实施例中，形成MIM电容器包括：在一个电介质层中形成沟槽，沿着该沟槽的底部和侧壁形成杯状金属板，在杯状金属板上形成与杯状金属板共形的第二电介质层，以及在第二电介质层上形成沟槽填充金属板，第二电介质层将沟槽填充金属板与杯状金属板相隔离。在一个这样的实施例中，形成沟槽包括形成具有垂直的或接近垂直的轮廓的沟槽侧壁。在另一个这样的实施例中，形成沟槽包括形成这样的沟槽侧壁，其从至少一个电介质层的底部到所述至少一个电介质层的顶部向外倾斜。在实施例中，形成第二电介质层包括形成高K电介质层。
在实施例中，制造具有集成到同一电介质层中的电容器和金属布线的半导体结构的方法进一步包括形成一个或多个蚀刻停止层，包括在各电介质层之间和直接在最接近衬底的电介质层的下方形成蚀刻停止层。在实施例中，形成一个或多个电介质层包括形成一个或多个高K电介质层。用于所制造的半导体结构的特征的其他材料和结构细节可以是例如上面所描述的用于半导体结构200A、200B、300和400的特征的材料或结构细节。
如此，公开了具有集成在同一电介质层中的电容器和金属布线的半导体结构。在实施例中，半导体结构包括设置在衬底之中或之上的多个半导体器件。半导体结构还包括设置在多个半导体器件之上的一个或多个电介质层。半导体结构还包括设置在每个电介质层中并且电耦合至一个或多个半导体器件的金属布线。半导体结构还包括设置在一个电介质层中的金属-绝缘体-金属(MIM)电容器，其邻近所述至少一个电介质层的金属布线，并且电耦合至一个或多个所述半导体器件。在一个这样的实施例中，金属布线的至少一部分电耦合至包括在逻辑电路中的一个或多个半导体器件，并且MIM电容器是嵌入式动态随机存取存储器(eDRAM)电容器。

Claims (22)

1.一种集成电路结构，包括：
设置在衬底之中或之上的多个半导体器件；
设置在所述多个半导体器件之上的第一绝缘蚀刻停止层；
设置在所述第一绝缘蚀刻停止层上的第一电介质层；
完全设置在所述第一电介质层和所述第一绝缘蚀刻停止层中的开口内的第一金属化结构，所述第一金属化结构电耦合至所述多个半导体器件中的第一半导体器件并且包括设置在第一金属过孔之上并耦合至所述第一金属过孔的第一金属布线；
设置在所述第一电介质层上的第二绝缘蚀刻停止层；
设置在所述第二绝缘蚀刻停止层上的第二电介质层；
完全设置在所述第二电介质层和所述第二绝缘蚀刻停止层中的开口内的第二金属化结构，所述第二金属化结构电耦合至所述第一金属化结构并且包括设置在第二金属过孔之上并耦合至所述第二金属过孔的第二金属布线；以及
完全设置在所述第一绝缘蚀刻停止层和所述第二绝缘蚀刻停止层以及所述第一电介质层和所述第二电介质层中的开口内的金属-绝缘体-金属(MIM)电容器，所述MIM电容器在横向上邻近所述第一金属化结构的所述第一金属布线和所述第一过孔，且在横向上邻近所述第二金属化结构的所述第二金属布线和所述第二过孔，并电耦合至所述多个半导体器件中的第二半导体器件。
2.如权利要求1所述的集成电路结构，其中所述第一半导体器件包含在逻辑电路中，并且其中所述MIM电容器是嵌入式动态随机存取存储器(eDRAM)电容器。
3.如权利要求1所述的集成电路结构，其中，所述MIM电容器包括：
沿着所述第一绝缘蚀刻停止层和所述第二绝缘蚀刻停止层以及所述第一电介质层和所述第二电介质层中的所述开口的底部和侧壁设置的杯状金属板；
设置在所述杯状金属板上并与所述杯状金属板共形的绝缘体层；以及
设置在所述第二电介质层上的沟槽填充金属板，所述第二电介质层将所述沟槽填充金属板与所述杯状金属板隔离。
4.如权利要求3所述的集成电路结构，其中，所述开口的侧壁包含垂直的或接近垂直的轮廓。
5.如权利要求3所述的集成电路结构，其中，所述开口的侧壁从所述第一电介质层的底部到所述第二电介质层的顶部向外倾斜。
6.如权利要求3所述的集成电路结构，其中，所述第一电介质层和所述第二电介质层是低K电介质层，并且所述绝缘体层是高K电介质层。
7.一种集成电路结构，包括：
设置在衬底之中或之上的多个半导体器件；
设置在所述多个半导体器件之上的第一电介质层，其内设置有电耦合至所述多个半导体器件的接触部；
设置在所述第一电介质层之上的第二电介质层，其内设置有第一金属布线和将所述第一金属布线耦合至所述接触部的一个或多个过孔；
设置在所述第二电介质层之上的第三电介质层，其内设置有第二金属布线和将所述第二金属布线耦合至所述第一金属布线的一个或多个过孔；
设置在所述第三电介质层之上的第四电介质层，其内设置有第三金属布线和将所述第三金属布线耦合至所述第二金属布线的一个或多个过孔；
设置在所述第四电介质层之上的第五电介质层，其内设置有第四金属布线和将所述第四金属布线耦合至所述第三金属布线的一个或多个过孔，并且其内还具有金属-绝缘体-金属(MIM)电容器的至少一部分，所述MIM电容器邻近所述第四金属布线并且电耦合至一个或多个所述半导体器件；以及
设置在所述第五电介质层之上的第六电介质层，其内设置有第五金属布线和将所述第五金属布线耦合至所述第四金属布线的一个或多个过孔。
8.如权利要求7所述的集成电路结构，其中，所述第四金属布线的至少一部分电耦合至一个或多个半导体器件，所述一个或多个半导体器件包含在逻辑电路中，并且其中，所述MIM电容器是嵌入式动态随机存取存储器(eDRAM)电容器。
9.如权利要求7所述的集成电路结构，其中，所述MIM电容器设置在所述第五电介质层中，而不在所述第四电介质层或所述第六电介质层中。
10.如权利要求7所述的集成电路结构，其中，所述MIM电容器的另一部分设置在所述第四电介质层中，并且邻近所述第三金属布线，但所述MIM电容器的任何部分都没有设置在所述第三电介质层或所述第六电介质层中。
11.如权利要求7所述的集成电路结构，其中，所述MIM电容器的另一部分设置在所述第四电介质层和所述第六电介质层中，并且邻近所述第三金属布线和所述第五金属布线，但所述MIM电容器的任何部分都没有设置在所述第三电介质层中。
12.如权利要求7所述的集成电路结构，进一步包括：
设置在所述第一电介质层与所述第二电介质层之间的第一蚀刻停止层、设置在所述第二电介质层与所述第三电介质层之间的第二蚀刻停止层、设置在所述第三电介质层与所述第四电介质层之间的第三蚀刻停止层、设置在所述第四电介质层与所述第五电介质层之间的第四蚀刻停止层、以及设置在所述第五电介质层与所述第六电介质层之间的第五蚀刻停止层。
13.如权利要求7所述的集成电路结构，其中，所述MIM电容器设置在沟槽中，所述沟槽至少设置在所述第五电介质层中，并且其中，所述MIM电容器包括：
沿着所述沟槽的底部和侧壁设置的杯状金属板；
设置在所述杯状金属板上并与所述杯状金属板共形的绝缘体层；以及
设置在所述绝缘体层上的沟槽填充金属板，所述绝缘体层将所述沟槽填充金属板与所述杯状金属板隔离。
14.如权利要求13所述的集成电路结构，其中，所述沟槽的侧壁包含垂直的或接近垂直的轮廓。
15.如权利要求13所述的集成电路结构，其中，所述沟槽的侧壁从所述第五电介质层的底部到顶部向外倾斜。
16.如权利要求13所述的集成电路结构，其中，所述第二电介质层、所述第三电介质层、所述第四电介质层、所述第五电介质层和所述第六电介质层是低K电介质层，所述绝缘体层是高K电介质层。
17.一种制造集成电路结构的方法，所述方法包括：
在衬底之中或之上形成多个半导体器件；
在所述多个半导体器件之上形成第一电介质层；
在所述第一电介质层上形成蚀刻停止层；
对所述蚀刻停止层进行构图以在所述蚀刻停止层中形成开口区域；
在对所述蚀刻停止层进行构图之后，在所述蚀刻停止层上形成第二电介质层；
在所述第一电介质层和所述第二电介质层中的每一层中形成金属布线，所述形成包括将所述金属布线电耦合至一个或多个所述半导体器件；以及
在形成所述第二电介质层之后，在所述第一电介质层和所述第二电介质层中邻近所述金属布线形成金属-绝缘体-金属(MIM)电容器，所述MIM电容器形成在形成于所述蚀刻停止层中的所述开口区域中，所述形成包括将所述MIM电容器电耦合至一个或多个所述半导体器件。
18.如权利要求17所述的方法，其中，将所述金属布线电耦合至一个或多个所述半导体器件包括耦合至包含在逻辑电路中的一个或多个半导体器件，并且其中，形成所述MIM电容器包括形成嵌入式动态随机存取存储器(eDRAM)电容器。
19.如权利要求17所述的方法，其中，形成所述MIM电容器包括：
在所述第一电介质层和所述第二电介质层中形成沟槽；
沿着所述沟槽的底部和侧壁形成杯状金属板；
在所述杯状金属板上形成与所述杯状金属板共形的第二电介质层；以及
在所述第二电介质层上形成沟槽填充金属板，所述第二电介质层将所述沟槽填充金属板与所述杯状金属板隔离。
20.如权利要求19所述的方法，其中，形成所述沟槽包括形成具有垂直的或接近垂直的轮廓的沟槽侧壁。
21.如权利要求19所述的方法，其中，形成所述沟槽包括形成具有倾斜侧壁的沟槽。
22.如权利要求19所述的方法，其中，形成所述一个或多个电介质层包括形成一个或多个低K电介质层，形成所述第二电介质层包括形成高K电介质层。
CN201710123039.6A 2011-03-04 2011-12-06 具有集成在同一电介质层中的电容器和金属布线的半导体结构 Pending CN106887428A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/041,170 US20120223413A1 (en) 2011-03-04 2011-03-04 Semiconductor structure having a capacitor and metal wiring integrated in a same dielectric layer
US13/041,170 2011-03-04
CN201180070565.1A CN103503139A (zh) 2011-03-04 2011-12-06 具有集成在同一电介质层中的电容器和金属布线的半导体结构

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201180070565.1A Division CN103503139A (zh) 2011-03-04 2011-12-06 具有集成在同一电介质层中的电容器和金属布线的半导体结构

Publications (1)

Publication Number Publication Date
CN106887428A true CN106887428A (zh) 2017-06-23

Family

ID=46752810

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201180070565.1A Pending CN103503139A (zh) 2011-03-04 2011-12-06 具有集成在同一电介质层中的电容器和金属布线的半导体结构
CN201710123039.6A Pending CN106887428A (zh) 2011-03-04 2011-12-06 具有集成在同一电介质层中的电容器和金属布线的半导体结构

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201180070565.1A Pending CN103503139A (zh) 2011-03-04 2011-12-06 具有集成在同一电介质层中的电容器和金属布线的半导体结构

Country Status (7)

Country Link
US (2) US20120223413A1 (zh)
EP (1) EP2681767A4 (zh)
JP (2) JP5770864B2 (zh)
KR (2) KR20150080034A (zh)
CN (2) CN103503139A (zh)
TW (1) TW201240104A (zh)
WO (1) WO2012121766A1 (zh)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140061855A1 (en) * 2012-09-06 2014-03-06 United Microelectronics Corporation Capacitor structure and fabricating method thereof
US9825040B2 (en) 2013-12-31 2017-11-21 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement with capacitor and method of fabricating the same
US10319908B2 (en) 2014-05-01 2019-06-11 Crossbar, Inc. Integrative resistive memory in backend metal layers
JP6359332B2 (ja) * 2014-05-09 2018-07-18 ルネサスエレクトロニクス株式会社 半導体装置
US9343529B2 (en) * 2014-09-05 2016-05-17 International Business Machines Corporation Method of formation of germanium nanowires on bulk substrates
US10050102B2 (en) * 2016-01-15 2018-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
JP6556294B2 (ja) * 2018-05-17 2019-08-07 ルネサスエレクトロニクス株式会社 半導体装置
US11139367B2 (en) 2018-10-30 2021-10-05 Taiwan Semiconductor Manufacturing Company, Ltd. High density MIM capacitor structure
TWI713980B (zh) * 2019-01-21 2020-12-21 力晶積成電子製造股份有限公司 記憶體結構及其製造方法
US11164938B2 (en) * 2019-03-26 2021-11-02 Micromaterials Llc DRAM capacitor module
JP7341811B2 (ja) * 2019-09-20 2023-09-11 株式会社東芝 半導体装置及び半導体装置の製造方法
US11282742B2 (en) 2019-10-17 2022-03-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with multi-layer etch stop structure and method for forming the same
TWI800698B (zh) * 2019-12-02 2023-05-01 聯華電子股份有限公司 半導體元件結構及其製造方法
US20210242127A1 (en) * 2020-01-31 2021-08-05 Qualcomm Incorporated Back-end-of-line (beol) sidewall metal-insulator-metal (mim) capacitor
US11688680B2 (en) 2020-11-05 2023-06-27 International Business Machines Corporation MIM capacitor structures
CN114429942A (zh) * 2022-01-13 2022-05-03 上海华虹宏力半导体制造有限公司 一种半导体器件及其制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW455990B (en) * 1999-01-12 2001-09-21 Lucent Technologies Inc Integrated circuit device having dual damascene interconnect structure and metal electrode capacitor and associated method for making
US20020079522A1 (en) * 2000-12-21 2002-06-27 Diodato Philip W. Inter-wiring-layer capacitors
US20040251549A1 (en) * 2003-06-11 2004-12-16 Tai-Chun Huang Hybrid copper/low k dielectric interconnect integration method and device
CN1577867A (zh) * 2003-07-08 2005-02-09 松下电器产业株式会社 半导体器件及其制造方法
US20080050874A1 (en) * 2006-08-24 2008-02-28 Won Seok-Jun Metal-insulator-metal capacitor and method of manufacturing the same

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3599548B2 (ja) * 1997-12-18 2004-12-08 株式会社日立製作所 半導体集積回路装置の製造方法
US6159787A (en) * 1998-05-28 2000-12-12 International Business Machines Corporation Structures and processes for reduced topography trench capacitors
US6143601A (en) * 1998-12-09 2000-11-07 United Microelectronics Corp. Method of fabricating DRAM
US6762087B1 (en) * 2000-06-16 2004-07-13 Agere Systems Inc. Process for manufacturing an integrated circuit including a dual-damascene structure and a capacitor
US6329234B1 (en) * 2000-07-24 2001-12-11 Taiwan Semiconductor Manufactuirng Company Copper process compatible CMOS metal-insulator-metal capacitor structure and its process flow
JP2002270769A (ja) * 2001-03-08 2002-09-20 Toshiba Corp 半導体装置及びその製造方法
US6710425B2 (en) * 2001-04-26 2004-03-23 Zeevo, Inc. Structure to increase density of MIM capacitors between adjacent metal layers in an integrated circuit
KR100422597B1 (ko) * 2001-11-27 2004-03-16 주식회사 하이닉스반도체 다마신 공정에 의해 형성된 캐패시터와 금속배선을 가지는반도체소자
KR100428789B1 (ko) 2001-12-05 2004-04-28 삼성전자주식회사 금속/절연막/금속 캐퍼시터 구조를 가지는 반도체 장치 및그 형성 방법
US6593185B1 (en) * 2002-05-17 2003-07-15 United Microelectronics Corp. Method of forming embedded capacitor structure applied to logic integrated circuit
JP2004023033A (ja) 2002-06-20 2004-01-22 Renesas Technology Corp 半導体装置
US6624040B1 (en) * 2002-09-20 2003-09-23 Chartered Semiconductor Manufacturing Ltd. Self-integrated vertical MIM capacitor in the dual damascene process
US6720232B1 (en) * 2003-04-10 2004-04-13 Taiwan Semiconductor Manufacturing Company Method of fabricating an embedded DRAM for metal-insulator-metal (MIM) capacitor structure
JP2004342787A (ja) * 2003-05-15 2004-12-02 Renesas Technology Corp 半導体装置および半導体装置の製造方法
JP2005064466A (ja) 2003-07-08 2005-03-10 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP4342854B2 (ja) * 2003-07-09 2009-10-14 株式会社東芝 半導体装置及びその製造方法
KR100532455B1 (ko) * 2003-07-29 2005-11-30 삼성전자주식회사 Ｍｉｍ 커패시터 및 배선 구조를 포함하는 반도체 장치의제조 방법
US7282757B2 (en) 2003-10-20 2007-10-16 Taiwan Semiconductor Manufacturing Company, Ltd. MIM capacitor structure and method of manufacture
US20050258512A1 (en) * 2004-05-21 2005-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. Topographically elevated microelectronic capacitor structure
JP2006019379A (ja) * 2004-06-30 2006-01-19 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP3892867B2 (ja) 2004-11-19 2007-03-14 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
KR100632938B1 (ko) 2004-12-22 2006-10-12 삼성전자주식회사 커패시터를 구비하는 디램 소자 및 그 형성 방법
JP4777127B2 (ja) * 2006-04-24 2011-09-21 富士通セミコンダクター株式会社 半導体装置及びその製造方法
KR100853092B1 (ko) * 2006-08-29 2008-08-19 동부일렉트로닉스 주식회사 반도체 소자의 캐패시터 제조 방법
JP2009141237A (ja) * 2007-12-10 2009-06-25 Panasonic Corp 半導体装置及びその製造方法
US7927959B2 (en) 2008-09-30 2011-04-19 Intel Corporation Method of patterning a metal on a vertical sidewall of an excavated feature, method of forming an embedded MIM capacitor using same, and embedded memory device produced thereby
JP5464928B2 (ja) 2009-07-02 2014-04-09 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW455990B (en) * 1999-01-12 2001-09-21 Lucent Technologies Inc Integrated circuit device having dual damascene interconnect structure and metal electrode capacitor and associated method for making
US20020079522A1 (en) * 2000-12-21 2002-06-27 Diodato Philip W. Inter-wiring-layer capacitors
US20040251549A1 (en) * 2003-06-11 2004-12-16 Tai-Chun Huang Hybrid copper/low k dielectric interconnect integration method and device
CN1577867A (zh) * 2003-07-08 2005-02-09 松下电器产业株式会社 半导体器件及其制造方法
US20080050874A1 (en) * 2006-08-24 2008-02-28 Won Seok-Jun Metal-insulator-metal capacitor and method of manufacturing the same

Also Published As

Publication number Publication date
TW201240104A (en) 2012-10-01
JP2015188112A (ja) 2015-10-29
US9577030B2 (en) 2017-02-21
KR20130132621A (ko) 2013-12-04
EP2681767A1 (en) 2014-01-08
JP6182792B2 (ja) 2017-08-23
WO2012121766A1 (en) 2012-09-13
JP2014510400A (ja) 2014-04-24
US20150255533A1 (en) 2015-09-10
KR20150080034A (ko) 2015-07-08
JP5770864B2 (ja) 2015-08-26
EP2681767A4 (en) 2014-08-20
CN103503139A (zh) 2014-01-08
US20120223413A1 (en) 2012-09-06

Similar Documents

Publication Publication Date Title
CN106887428A (zh) 具有集成在同一电介质层中的电容器和金属布线的半导体结构
US7919803B2 (en) Semiconductor memory device having a capacitor structure with a desired capacitance and manufacturing method therefor
US8519510B2 (en) Semiconductor structure having an integrated quadruple-wall capacitor for embedded dynamic random access memory (eDRAM) and method to form the same
CN100559579C (zh) 具有自对准接触的半导体器件及其制造方法
CN108028245A (zh) 半导体器件及形成其的方法
CN103915384B (zh) 半导体结构及其形成方法
TWI565002B (zh) 具有用於嵌入式動態隨機存取記憶體之積成雙壁電容器的半導體結構及其形成方法
US8957467B2 (en) Method of fabricating a semiconductor device
CN103270593A (zh) 用于动态随机存取存储器（dram）的矩形电容器及形成其的双重光刻方法
CN102074588A (zh) Mim电容器及其制造方法、集成电路的制造方法
CN102751172B (zh) 集成无源器件及其制作方法
KR20210086777A (ko) 반도체 소자 및 그의 제조 방법
EP4319528A1 (en) Semiconductor structure as well as manufacturing method therefor, storage chip, and electronic device
US20230389288A1 (en) Semiconductor structure and method for forming same
CN107871742A (zh) 动态随机存取存储器元件
TW202401754A (zh) 具有多層電容器介電結構的記憶體元件
CN109979915A (zh) 一种mim电容结构及其制备方法
CN114823653A (zh) 半导体结构的制备方法及半导体结构
CN103367109A (zh) 沟渠电容的制作方法
TW201442231A (zh) 整合結構

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20170623