CN114823653A - 半导体结构的制备方法及半导体结构 - Google Patents

半导体结构的制备方法及半导体结构 Download PDF

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CN114823653A CN202210273050.1A CN202210273050A CN114823653A CN 114823653 A CN114823653 A CN 114823653A CN 202210273050 A CN202210273050 A CN 202210273050A CN 114823653 A CN114823653 A CN 114823653A
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Abstract

本公开实施例涉及一种半导体结构的制备方法及半导体结构，半导体结构的制备方法包括：提供第一衬底，在第一衬底形成阵列区，阵列区形成有第一晶体管以及存储电容，且在第一衬底中形成第一电连接结构，第一电连接结构与阵列区电连接，且还在形成阵列区的工艺中，进行氢处理工艺；提供第二衬底，在第二衬底形成外围电路区，外围电路区形成有第二晶体管，且还在第二衬底形成第二电连接结构，第二电连接结构与外围电路区电连接；形成半导体单元，半导体单元由至少一个第一衬底与第二衬底堆叠形成，第一电连接结构与第二电连接结构电连接。本公开实施例有利于提供DRAM存储器的可靠性。

Description

半导体结构的制备方法及半导体结构
技术领域
本公开实施例涉及半导体制造技术领域，特别涉及一种半导体结构的制备方法及半导体结构。
背景技术
DRAM(Dynamic Random Access Memory，动态随机存储器)存储器是一种常见的半导体存储器，通常由核心的阵列区以及外围电路区两个部分组成。其中，阵列区的晶体管用于解决漏电等问题，外围电路区的晶体管用于解决速度与可靠性。
然而，采用目前的工艺制备DRAM存储器的阵列区以及外围电路区时，可能存在制备得到的DRAM存储器可靠性较低的问题。
发明内容
本公开实施例提供一种半导体结构的制备方法及半导体结构，至少有利于改善DRAM存储器可靠性较低的问题。
本公开实施例提供一种半导体结构的制备方法，包括：提供第一衬底，在第一衬底形成阵列区，阵列区形成有第一晶体管以及存储电容，且在第一衬底中形成第一电连接结构，第一电连接结构与阵列区电连接，且还在形成阵列区的工艺中，进行氢处理工艺；提供第二衬底，在第二衬底形成外围电路区，外围电路区形成有第二晶体管，且还在第二衬底形成第二电连接结构，第二电连接结构与外围电路区电连接；形成半导体单元，半导体单元由至少一个第一衬底与第二衬底堆叠形成，第一电连接结构与第二电连接结构电连接。
在一些实施例中，形成的第一电连接结构以及第二电连接结构为硅通孔互联结构。
在一些实施例中，形成第一电连接结构以及第二电连接结构的方法包括：分别在第一衬底以及第二衬底形成通孔，通孔分别贯穿于第一衬底以及第二衬底；在通孔侧壁形成阻挡层，阻挡层位于通孔侧壁；在阻挡层远离通孔侧壁的表面形成籽晶层；在通孔中形成导电主体部，导电主体部与籽晶层远离阻挡层的表面相接触。
在一些实施例中，形成半导体单元中，第一衬底与第二衬底交替堆叠设置，第一电连接结构与第二电连接结构的数量相同。
在一些实施例中，形成的半导体单元中，第一衬底的数量为多个，形成半导体单元的方法包括：提供多个第一衬底，将多个第一衬底依次堆叠；提供第二衬底，每一第一衬底的第一电连接结构与第二衬底的第二电连接结构形成电连接。
在一些实施例中，还包括：形成导电柱，导电柱贯穿指定第一衬底与第二衬底之间的第一衬底，指定第一衬底的第一电连接结构与第二电连接结构通过导电柱形成电连接，且第二衬底中的第二电连接结构的数量等于每一第一衬底中的第一电连接结构的数量的总和。
在一些实施例中，第一电连接结构以及第二电连接结构为硅通孔互联结构，且电连接的第一衬底的第一电连接结构与第二衬底的第二电连接结构对应设置。
在一些实施例中，还包括：在第一衬底中形成第一电连接层，第一电连接层与第一晶体管以及存储电容电连接，且第一电连接层还与第一电连接结构电连接；在第二衬底中形成第二电连接层，第二电连接层与第二晶体管电连接，且第二电连接层还与第二电连接结构电连接。
在一些实施例中，形成第一电连接结构与第二电连接结构电连接的方法包括：在第一衬底远离阵列区的一侧形成第一电连接层，作为第一电连接结构；在第二衬底远离外围电路区的一侧形成第二电连接层，作为第二电连接结构；形成第一电连接结构与第二电连接结构的电连接。
相应地，本公开实施例还提供一种半导体结构，包括：第一衬底，第一衬底具有阵列区，阵列区包括第一晶体管以及存储电容，第一衬底还包括第一电连接结构，第一电连接结构与阵列区电连接；第二衬底，第二衬底具有外围电路区，外围电路区包括第二晶体管，第二衬底还包括第二电连接结构，第二电连接结构与外围电路区电连接，其中，至少一个第一衬底与第二衬底堆叠形成半导体单元，且第一电连接结构与第二电连接结构电连接。
在一些实施例中，第一电连接结构以及第二电连接结构为硅通孔互联结构。
在一些实施例中，第一衬底与第二衬底交替堆叠，且第一电连接结构的数量与第二电连接结构的数量相同。
在一些实施例中，第一衬底的数量为多个，多个第一衬底依次堆叠，且每一第一衬底的第一电连接结构与第二衬底的第二电连接结构电连接。
在一些实施例中，还包括：导电柱，导电柱贯穿指定第一衬底与第二衬底之间的第一衬底，指定第一衬底的第一电连接结构与第二电连接结构通过导电柱形成电连接，且第二衬底中的第二电连接结构的数量等于每一第一衬底中的第一电连接结构的数量的总和。
在一些实施例中，第一电连接结构以及第二电连接结构为硅通孔互联结构，且电连接的第一衬底的第一电连接结构与第二衬底的第二电连接结构对应设置。
本公开实施例提供的技术方案至少具有以下优点：
本公开实施例提供的半导体结构的制备方法的技术方案中，半导体结构的制备方法包括：提供第一衬底，在第一衬底形成阵列区，阵列区形成有第一晶体管以及存储电容，且在第一衬底中形成第一电连接结构，第一电连接结构与所述阵列区电连接；提供第二衬底，在第二衬底形成外围电路区，外围电路区形成有第二晶体管，且还在第二衬底形成第二电连接结构，第二电连接结构与所述外围电路区电连接，且还在形成所述阵列区的工艺中，进行氢处理工艺，也就是说，分别在2个衬底上各自形成阵列区以及外围电路区，如此，使得可以在优化阵列区的衬底时，不会对外围电路区的衬底产生影响。形成半导体单元，半导体单元由至少一个第一衬底与第二衬底堆叠形成，且第一电连接结构与第二电连接结构电连接。通过第一电连接结构与第二电连接结构将阵列区的衬底与外围电路区的衬底进行电连接，从而可以实现外围电路区对阵列区的控制，形成完整的半导体单元，且通过将第一衬底与第二衬底堆叠设置，可以缩小半导体结构的尺寸。由于将阵列区以及外围电路区分别形成在2个衬底上，使得形成阵列区的工艺不会对形成外围电路区产生影响，因此，当阵列区以及外围电路区形成电连接后，可以提高半导体结构的可靠性，进而提高DRAM存储器的可靠性。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领缺普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1至图11为本公开一实施例提供的一种半导体结构的制备方法中形成第一电连接层的步骤对应的结构示意图；
图12至图15为本公开一实施例提供的一种半导体结构的制备方法中形成第一电连接结构的步骤对应的结构示意图；
图16至图26为本公开一实施例提供的一种半导体结构的制备方法中形成第二电连接层的步骤对应的结构示意图；
图27至图30为本公开一实施例提供的一种半导体结构的制备方法中形成第二电连接结构的步骤对应的结构示意图；
图31为本公开一实施例提供的一种半导体结构的制备方法中形成半导体单元的连接示意图；
图32为本公开一实施例提供的另一种半导体结构的制备方法中形成半导体单元的连接示意图。
具体实施方式
由背景技术可知，采用目前的工艺制备DRAM存储器的阵列区以及外围电路区时，可能存在制备得到的DRAM存储器可靠性较低的问题。
分析发现，导致DRAM存储器可靠性较低的原因之一在于，在制备DRAM存储器的阵列区时，为了缓解阵列区晶体管的漏电问题，得到更持久的保持时间，在制备阵列区时，会用到较多氢相关的材料和工艺，用于修复阵列区晶体管中的硅悬挂键，从而降低界面态和局部电场，缓解漏电问题。但是氢相关的材料和工艺会影响外围电路区的晶体管的可靠性，例如可能会发生NBTI(Negative Bias Temperature Instability，负偏压温度不稳定性)效应，即Si-H键在一定的温度和电压条件下发生断键，形成电荷捕获中心，最终导致器件的退化，从而使得DRAM存储器的可靠性较低。
本公开实施例提供一半导体结构的制备方法，分别在2个衬底上各自形成阵列区以及外围电路区，如此，使得可以在优化阵列区的衬底时，不会对外围电路区的衬底产生影响，从而提高半导体结构的可靠性。并且，将至少一个第一衬底与第二衬底堆叠形成半导体单元，且第一衬底中的第一电连接结构与第二衬底中的第二电连接结构电连接。通过第一电连接结构与第二电连接结构将阵列区的衬底与外围电路区的衬底进行电连接，从而可以实现外围电路区对阵列区的控制，形成完整的半导体单元，且通过将第一衬底与第二衬底堆叠设置，可以缩小半导体结构的尺寸。
下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。
图1为本公开一实施例提供的半导体结构的制备方法中形成阵列区的步骤对应的结构示意图。
参考图1，提供第一衬底100，在第一衬底100形成阵列区，阵列区形成有第一晶体管以及存储电容。
在一些实施例中，第一衬底100的材料为半导体材料。在一些实施例中，第一衬底100的材料为硅。在另一些实施例中，第一衬底100也可以为锗基底、锗硅基底、碳化硅基底或者绝缘体上的硅基底。
第一晶体管包括：第一栅极以及位于第一栅极两侧的第一源极和第一漏极。具体地，在一些实施例中，形成第一晶体管的方法包括：在第一衬底100内形成第一字线101以及第一掺杂区102，第一掺杂区102位于第一字线101两侧，其中，第一字线101作为第一晶体管的第一栅极，位于第一字线101两侧的第一掺杂区102作为第一晶体管的第一源极或者第一漏极中的任一者。在一些实施例中，还包括：在第一衬底100内形成第一阱层103，第一阱层103位于第一掺杂区102底部，且第一阱层103与第一掺杂区102掺杂有不同类型的掺杂离子。例如，在一些实施例中，第一阱层103掺杂有P型掺杂离子，第一掺杂区102掺杂有N型掺杂离子，从而形成N沟道晶体管。在另一些实施例中，第一阱层103也可以掺杂N型掺杂离子，第一掺杂区102掺杂P型掺杂离子，从而形成P沟道晶体管。
在一些实施例中，形成第一字线101的材料可以是：金属或者金属氮化物中的至少一种，金属或金属合金可包括含有铝、钛、钽的金属合金，或这些金属的氮化物，包括含钛化合物等；或者，第一字线101的材料也可以为多晶硅和多晶硅锗合金中的至少一种。在一些实施例中，还包括：在第一字线101与衬底之间形成栅介质层，栅介质层用于隔离第一字线101与衬底。
可以理解的是，为了改善第一衬底100的阵列区中第一晶体管的性能，例如改善第一晶体管的漏电问题，得到更持久的保持时间，还在形成阵列区的工艺中，进行氢处理工艺。其中，氢处理工艺主要是用于修复阵列区中，栅介质层与第一衬底100界面之间的硅悬挂键，从而降低界面态和局部电场，缓解漏电问题。具体地，在一些实施例中，氢处理工艺可以为：在形成第一晶体管时，进行氢退火工艺，并在氢退火中，向界面提供氢，通过氢使悬空键终结，从而能够降低界面能级，改善漏电问题，提高半导体结构的稳定性。
形成第一晶体管之后，在第一衬底100内形成存储电容104，且存储电容104与第一字线101两侧的任一第一掺杂区102形成电连接。在一些实施例中，还可以在衬底内形成电容接触结构105，电容接触结构105与第一字线101两侧的任一第一掺杂区102表面相接触，且存储电容104与电容接触结构105远离第一掺杂区102的表面相接触，即通过电容接触结构105，以使存储电容104与第一掺杂区102形成电连接。在一些实施例中，存储电容104包括：下电极11、上电极13以及位于上电极13与下电极11之间的介质层12。具体地，在一些实施例中，形成存储电容104的方法可以包括：在第一衬底100中形成电容孔，电容孔的底部露出电容接触结构105的顶面，采用沉积工艺在电容孔中形成下电极11，下电极11的材料可以包括氮化钛、氮化钽、铜或钨等金属材料中的任一种或任意组合；采用沉积工艺在下电极11表面形成介质层12，介质层12的材料可以包括：ZrO，AlO，ZrNbO，ZrHfO，ZrAlO中的任一种或其任一组合；在介质层12表面形成上电极13，在一些实施例中，上电极13还可以填充满整个电容孔，上电极13的材料包括金属氮化物及金属硅化物中的一种或两种所形成的化合物，如氮化钛、硅化钛、硅化镍、硅氮化钛或者其他导电材料，或者，上电极13的材料也可以为导电的半导体材料，如多晶硅，锗硅等。
在一些实施例中，第一衬底100还可以包括：位线106，位线106与第一字线101远离存储电容104一侧的第一掺杂区102形成电连接。在一些实施例中，还可以包括：位线接触结构107，位线接触结构107与第一字线101远离存储电容104一侧的第一掺杂区102顶面接触，且位线106与位线接触结构107远离第一掺杂区102的一侧表面相接触，以使位线106可以通过位线接触结构107与第一掺杂区102形成电连接。
参考图1至图15，在第一衬底100中形成第一电连接结构109，第一电连接结构109与阵列区电连接。第一电连接结构109后续与第二衬底中的外围电路区的第二电连接结构形成电连接，从而使得外围电路区可以对阵列区进行控制，以形成完整的半导体单元。由于形成了第一电连接结构109以及第二电连接结构，使得阵列区以及外围电路区可以分别在不同的衬底中形成，从而使得在形成阵列区时，使用的氢处理工艺不会对形成外围电路区产生不良的影响，从而提高整个半导体结构的性能。
具体地，在一些实施例中，形成的第一电连接结构109以及第二电连接结构为硅通孔互联结构。硅通孔结构的形成方法简单，且由于硅通孔结构贯穿第一衬底100以及第二衬底，不仅使得第一衬底100以及第二衬底可以形成堆叠结构，且使得第一衬底100以及第二衬底以较高的密度互联在一起，从而使得半导体结构的尺寸较小。
在一些实施例中，第一电连接结构109为硅通孔互联结构时，在形成第一电连接结构109之前，还包括：在第一衬底100中形成第一电连接层108，第一电连接层108与第一晶体管以及存储电容104电连接，且第一电连接层108还与第一电连接结构109电连接。在一些实施例中，第一电连接层108可以为金属互联结构，分别与存储电容104以及第一电连接结构109相连，从而使得第一电连接结构109与阵列区的第一晶体管以及存储电容104形成电连接。第一电连接层108的制备工艺简单，且第一电连接层108作为金属互联结构，具有较小的尺寸，使得半导体结构整体的尺寸较小，从而可以增加半导体器件的集成度。
参考图1至图11，在一些实施例中，形成的第一电连接层108可以包括：第一子电连接层14、第二子电连接层15以及第三子电连接层16。
具体地，在一些实施例中，形成第一电连接层108的方法可以包括：
参考图1至图6，在存储电容104上方形成第一子电连接层14，其中，第一子电连接层14与存储电容104的上电极13相接触，第一子电连接层14可以包括依次堆叠的第一接触层31以及第一导电层32。
形成第一子电连接层14的方法包括：
参考图1，采用沉积工艺在存储电容104上方形成第一层间介质层1。
参考图2，采用刻蚀工艺在部分第一层间介质层1中形成第一接触孔20，在一些实施例中，刻蚀工艺可以是干法刻蚀工艺或者湿法刻蚀工艺中的任一种。
参考图3，在第一接触孔20中形成第一接触层31，具体可以采用电镀工艺形成第一接触层31，第一接触层31的材料可以为Ti或者TiN中的至少一种。
参考图4，采用沉积工艺在第一层间介质层1表面形成第二层间介质层2。
参考图5，在第二层间介质层2中形成第一孔洞21，第一孔洞21与第一接触孔20正对且相连通。
参考图6，在第一孔洞21中形成第一导电层32，第一导电层32覆盖第一接触层31表面，第一导电层32的材料可以为W、Ti或者TiN中的至少一种。
参考图7至图9，在第一子电连接层14上方形成第二子电连接层15，其中，第二子电连接层15与第一导电层32相接触，第二子电连接层15可以包括依次堆叠的第二接触层33以及第二导电层34。
形成第二子电连接层15的方法包括：
参考图7，采用沉积工艺在第二层间介质层2表面形成第三层间介质层3。
参考图8，采用刻蚀工艺，在第三层间介质层3中依次形成正对且相连通的第二接触孔22以及第二孔洞23；
参考图9，采用沉积工艺在第二接触孔22中形成第二接触层33，在第二孔洞23中形成第二导电层34。在一些实施例中，第二接触层33的材料以及第二导电层34的材料相同，因此，可以在同一工艺步骤中同时形成第二接触层33以及第二导电层34。在一些实施例中，第二接触层33的材料可以为Ti或者TiN中的至少一种，第二导电层34的材料可以为W、Ti或者TiN中的至少一种。
参考图9至图12，在第二子电连接层15上方形成第三子电连接层16，其中，第三子电连接层16与第二导电层34相接触，第三子电连接层16可以包括依次堆叠的第三接触层35以及第三导电层36。
形成第三子电连接层16的方法包括：
参考图9，采用沉积工艺在第三层间介质层3表面形成第四层间介质层4。
参考图10，采用刻蚀工艺，在第四层间介质层4中形成第三接触孔24；在第三接触孔24中形成第三接触层35，其中，第三接触层35的材料可以为Ti或者TiN中的至少一种。
参考图11，采用沉积工艺在第四层间介质层4表面形成第三导电层36，第三导电层36覆盖第三接触层35，第三导电层36的材料可以为Cu、Al或者W的至少一种。
在一些实施例中，在形成第三导电层36后，还包括，参考图12，刻蚀第三导电层36的两端，以露出第四层间介质层4的表面；参考图13，在第四层间介质层4表面、第三导电层36侧壁以及第三导电层36表面形成第一盖层110，可以对第三导电层36起到保护作用。在一些实施例中，第一盖层110可以由氧化层以及氮化物层依次堆叠而成。具体地，氧化层的材料可以是氧化硅，氮化物层的材料可以是氮化硅。
在形成第一电连接层108之后，形成第一电连接结构109。在一些实施例中，第一电连接结构109以及第二电连接结构均为硅通孔互联结构，具体地，第一电连接结构109以及第二电连接结构可以包括：导电主体部、位于导电主体部侧壁的籽晶层以及位于籽晶层侧壁的阻挡层，其中，阻挡层位于第一衬底以及第二衬底中的通孔侧壁。因此，形成第一电连接结构109的方法以及第二电连接的方法可以相同。在一些实施例中，可以令第一电连接结构109中的阻挡层、籽晶层以及导电主体部分别为：第一阻挡层、第一籽晶层以及第一导电主体部；令第二电连接结构中的阻挡层、籽晶层以及导电主体部分别为：第二阻挡层、第二籽晶层以及第二导电主体部。具体地，在一些实施例中，形成第一电连接结构109的方法可以包括：
参考图14，在第一衬底100内形成第一通孔25，第一通孔25贯穿第一衬底100。形成第一通孔25的工艺步骤可以包括：在第一盖层110表面形成图形化的掩膜层；采用刻蚀工艺刻蚀第一盖层110直至露出第一衬底100表面；继续刻蚀第一衬底100直至贯穿第一衬底100；去除图形化的掩膜层。
在一些实施例中，在形成第一通孔25的同时，还包括：形成第二通孔26，第二通孔26位于第一通孔25上方，且第二通孔26与第一通孔25连通，第二通孔26露出部分第三导电层36的表面，用于与后续形成的第一导电主体部形成电连接。
参考图15，在第一通孔25侧壁形成第一阻挡层37，第一阻挡层37位于第一通孔25侧壁。第一阻挡层37可以防止后续形成的第一导电主体部中的元素扩散到衬底中而损坏元件，在一些实施例中，第一阻挡层37的材料可以为为导电材料，例如可以为Ta、Ti、TaN或者TiN中的至少一种。在一些实施例中，第一阻挡层37还覆盖第二通孔26中的第三导电层36表面。
在第一阻挡层37远离第一通孔25侧壁的表面形成第一籽晶层38。第一籽晶层38作为电镀种子层，用于后续形成第一导电主体部，籽晶层的材料可以与后续形成的第一导电主体部的材料相同。
在第一通孔25中形成第一导电主体部39，第一导电主体部39与第一籽晶层38远离第一阻挡层37的表面相接触。第一导电主体部39起到电性连接的作用，在一些实施例中，可以采用电镀工艺形成第一导电主体部39，第一籽晶层38作为电镀工艺的电镀种子层。具体地，在一些实施例中，第一导电主体部39的材料可以为：Cu、Al或者W。
在一些实施例中，第一导电主体部39还填充满第二通孔26，并与部分第三导电层36形成电连接，从而使得第一导电主体部39通过第一电连接层108与阵列区形成电连接。具体地，在一些实施例中，可以在形成第一导电主体部39之前，对位于第三导电层36上方的部分第一阻挡层37以及部分第一籽晶层38进行刻蚀，以露出部分第三导电层36表面，使得后续形成的第一导电主体部39可以与第一电连接层108直接接触以形成电性连接。
参考图16，提供第二衬底200，在第二衬底200形成外围电路区，外围电路区形成有第二晶体管。在一些实施例中，第二衬底200的材料为半导体材料。在一些实施例中，第二衬底200的材料为硅。在另一些实施例中，第二衬底200也可以为锗基底、锗硅基底、碳化硅基底或者绝缘体上的硅基底。
第二晶体管包括：第二栅极201以及位于第二栅极201两侧的第二源极和第二漏极。具体地，在一些实施例中，形成第二晶体管的方法包括：在第二栅极201两侧形成第二掺杂区202，位于第二栅极201两侧的第二掺杂区202作为第二晶体管的第二源极或者第二漏极中的任一者。在一些实施例中，还包括：在第二衬底200内形成第二阱层203，第二阱层203位于第二掺杂区202底部，且第二阱层203与第二掺杂区202掺杂有不同类型的掺杂离子。例如，在一些实施例中，第二阱层203掺杂有P型掺杂离子，第二掺杂区202掺杂有N型掺杂离子，从而形成N型沟道晶体管。在另一些实施例中，第二阱层203也可以掺杂N型掺杂离子，第二掺杂区202掺杂P型掺杂离子，从而形成P型沟道晶体管。可以理解的是，在一些实施例中，第二衬底200中可以同时形成有N型沟道晶体管以及P型沟道晶体管。
在一些实施例中，还包括：在第二掺杂区202上方形成电接触结构204，如此，可以通过电接触结构204将第二晶体管产生的电信号引出。具体地，形成电接触结构204的方法可以包括：采用刻蚀工艺对第二掺杂区202上方的第二衬底200进行刻蚀，直至露出第二掺杂区202的衬底表面，形成电接触孔；采用沉积工艺在电接触孔中形成电接触结构204。在一些实施例中，电接触结构204的材料可以为W、Ti或者TiN中的至少一种。
参考图16至图27，在第二衬底200形成第二电连接结构207，第二电连接结构207与外围电路区电连接。
在一些实施例中，第一电连接结构109以及第二电连接结构207可以均为硅通孔互联结构，第一衬底100以及第二衬底200通过硅通孔互联结构形成电连接。硅通孔互联结构的形成方法简单，且使得第一衬底100以及第二衬底200可以形成密度较高的堆叠结构，缩小半导体结构的尺寸。
在一些实施例中，当第二电连接结构207为硅通孔互联结构时，在形成第二电连接结构207之前，还包括：在第二衬底200中形成第二电连接层205，第二电连接层205与第二晶体管电连接，且第二电连接层205还与第二电连接结构207电连接。第二电连接层205可以为金属互联结构，分别与第二晶体管以及第二电连接结构207相连，从而使得第二电连接结构207与外围电路区的第二晶体管形成电连接。
在一些实施例中，形成的第二电连接层205可以包括：第四子电连接层17、第五子电连接层18以及第六子电连接层19。
具体地，在一些实施例中，形成第二电连接层205的方法可以与形成第一电连接层108的方法相同，且第二电连接层205的材料与第一电连接层108的材料也可以相同，包括：
参考图16至图20，在电接触结构204上方形成第四子电连接层17，第四子电连接层17可以包括依次堆叠的第四接触层51以及第四导电层52。
参考图16，采用沉积工艺在电接触结构204表面形成第五层间介质层5。
参考图17，采用刻蚀工艺在部分第五层间介质层5中形成第四接触孔(未示出)；在第四接触孔(未示出)中形成第四接触层51。
参考图18，采用沉积工艺在第五层间介质层5表面形成第六层间介质层6。
参考图19，在第六层间介质层6中形成第四孔洞42，第四孔洞42与第四接触孔(未示出)正对且相连通。
参考图20，在第四孔洞42中形成第四导电层52，第四导电层52覆盖第四接触层51表面。
参考图21至图23，在第四子电连接层17上方形成第五子电连接层18，第五子电连接层18可以包括依次堆叠的第五接触层53以及第五导电层54。
形成第五子电连接层18的方法包括：
参考图21，采用沉积工艺在第六层间介质层6表面形成第七层间介质层7。
参考图22，采用刻蚀工艺，在第七层间介质层7中依次形成正对且相连通的第五接触孔43以及第五孔洞44；
参考图23，采用沉积工艺在第五接触孔43(参考图22)中形成第五接触层53，在第五孔洞44(参考图22)中形成第五导电层54。在一些实施例中，第五接触层53的材料以及第五导电层54的材料相同，因此，可以在同一工艺步骤中同时形成第五接触层53以及第五导电层54。
参考图24至图26，在第五子电连接层18上方形成第六子电连接层19，第六子电连接层19可以包括依次堆叠的第六接触层55以及第六导电层56。
形成第六子电连接层19的方法包括：
参考图24，采用沉积工艺在第七层间介质层7表面形成第八层间介质层8；采用刻蚀工艺，在第八层间介质层8中形成第六接触孔45。
参考图25在第六接触孔45中形成第六接触层55。
参考图26，采用沉积工艺在第八层间介质层8表面形成第六导电层56，第六导电层56覆盖第六接触层55。
在一些实施例中，在形成第六导电层56后，还包括，参考图27，刻蚀第六导电层56的两端，以露出第八层间介质层8的表面；参考图28，在第八层间介质层8表面、第六导电层56侧壁以及第六导电层56表面形成第二盖层。在一些实施例中，第二盖层的结构以及材料可以与第一盖层110相同。
在形成第二电连接层205之后，形成第二电连接结构207，具体地，在一些实施例中，形成第二电连接结构207的方法可以与形成第一电连接结构109的方法相同，具体工艺方法可参考形成第一电连接结构109所使用的工艺方法，以下对形成第二电连接结构207的主要步骤进行简要说明，包括：
参考图29，在第二衬底200内形成第三通孔46，第三通孔46贯穿第二衬底200。
在一些实施例中，在形成第三通孔46的同时，还包括：形成第四通孔47，第四通孔47位于第三通孔46上方，且第四通孔47与第三通孔46连通，第四通孔47露出部分第六导电层56的表面，用于与后续形成的第二导电主体部形成电连接。
参考图30，在第三通孔46侧壁形成第二阻挡层57，第二阻挡层57位于第三通孔46侧壁。第二阻挡层57可以防止后续形成的第二导电主体部中的元素扩散到衬底中而损坏元件，在一些实施例中，第二阻挡层57的材料可以为Ta、Ti、TaN或者TiN中的至少一种。在一些实施例中，第二阻挡层57还覆盖第四通孔47中的第六导电层56表面。
在第二阻挡层57远离第三通孔46侧壁的表面形成第二籽晶层58。
在第三通孔46中形成第二导电主体部59，第二导电主体部59与第二籽晶层58远离第二阻挡层57的表面相接触。第二导电主体部59起到电性连接的作用。具体地，在一些实施例中，第二导电主体部59的材料可以为：Cu、Al或者W。
在一些实施例中，第二导电主体部59还填充满第四通孔47，并与部分第六导电层56形成电连接。从而使得第二导电主体部59通过第六导电层56与外围电路区的第二晶体管形成电连接。
参考图31以及图32，形成半导体单元，半导体单元由至少一个第一衬底100与第二衬底200堆叠形成，第一电连接结构109与第二电连接结构207电连接。也就是说，通过第一电连接结构109与第二电连接结构207将阵列区的衬底与外围电路区的衬底进行电连接，从而可以实现外围电路区对阵列区的控制，形成完整的半导体单元，且通过将第一衬底100与第二衬底200堆叠设置，可以缩小半导体结构的尺寸。
在一些实施例中，第一电连接结构109与第二电连接结构207为硅通孔互联结构时，形成半导体单元的方法可以包括：采用微凸点(Micro Bump)工艺对第一电连接结构109以及第二电连接结构207进行键合，从而实现第一电连接结构109以及第二电连接结构207的电连接。微凸点10的尺寸较小，不仅可以满足微型化的半导体结构的需求，还可以使半导体结构中，半导体单元的组装密度进一步提高。具体地，采用微凸点10工艺电连接第一电连接结构109以及第二电连接结构207的工艺方法包括：在第一导电主体部39顶面沉积焊料，在一些实施例中，可以采用电镀、蒸镀、化学镀或者印刷等方式中的任一种工艺方法在第一导电主体部39顶面沉积焊料；对焊料进行回流工艺，形成微凸点10；将第二导电主体部59底面与第一导电主体部39顶面正对，使第二导电主体部59与微凸点10键合，以使第二导电主体部59以及第一导电主体部39通过微凸点10形成电连接。
参考图31，在一些实施例中，形成的半导体单元中，第一衬底100与第二衬底200交替堆叠设置，第一电连接结构109与第二电连接结构207的数量相同。第一衬底100中的第一电连接结构109与第二衬底200中的第二电连接结构207一一对应，以使每一第一电连接结构109与第二电连接结构207形成电连接，从而使一个外围电路区控制一个阵列区，如此，可以实现在单独制备第一衬底100以及第二衬底200的情况下，也能形成完整的半导体单元，保证半导体结构的正常运行，提高形成半导体结构的可靠性。在一些实施例中，当第一电连接结构109以及第二电连接结构207为硅通孔互联结构时，电连接的第一衬底100的第一电连接结构109与第二衬底200的第二电连接结构207对应设置。因此，在制备第一衬底100以及第二衬底200时，需要将第一衬底100中的第一电连接结构109的位置与第二衬底200中第二电连接结构207的位置一一对应起来，使得在形成第一电连接结构109以及第二电连接结构207的电连接时，第一电连接结构109可以与第二电连接结构207对齐，从而保证半导体结构的正常运行，并缩短工艺制程。可以理解的是，当第一衬底100中的第一电连接结构109的位置与第二衬底200中第二电连接结构207的位置一一对应时，设置第一衬底100与第二衬底200交替堆叠设置，使得在实际形成半导体单元的工艺过程中，仅需将第一电连接结构109与第二电连接结构207对齐即可，从而使制备半导体单元的方法较为简单。
参考图32，在另一些实施例中，形成的半导体单元中，第一衬底100的数量也可以为多个，形成半导体单元的方法可以包括：提供多个第一衬底100，将多个第一衬底100依次堆叠；提供第二衬底200，每一第一衬底100的第一电连接结构109与第二衬底200的第二电连接结构207形成电连接。也就是说，将多个第一衬底100中的阵列区与一个第二衬底200中的外围电路区形成电连接，使得一个外围电路区可以控制多个阵列区。如此，可以在减少第二衬底200的数量的同时，增加半导体单元的数量，使得半导体单元的组装密度进一步增加。此外，由于多个第一衬底100堆叠设置，使得形成的半导体结构的尺寸较小，有利于半导体结构的微型化。
具体地，为了使每一第一衬底100的一个第一电连接结构109与同一第二衬底200中的一个第二电连接结构207形成电连接，还包括：形成导电柱60，导电柱60贯穿指定第一衬底100与第二衬底200之间的第一衬底100，指定第一衬底100的第一电连接结构109与第二电连接结构207通过导电柱60形成电连接，且第二衬底200中的第二电连接结构207的数量等于每一第一衬底100中的第一电连接结构109的数量的总和。其中，指定第一衬底100指的是需要与第二衬底200形成电连接的第一衬底100，且指定第一衬底100为不与第二衬底200直接相邻的第一衬底100，这是因为，与第二衬底200直接相邻的第一衬底100可以直接通过第一电连接结构109与第二电连接结构207形成电连接，而无需通过导电柱60形成电连接。由于第二衬底200中的一个外围电路区对多个第一衬底100中的阵列区进行一一控制，因此，需要多个堆叠设置的第一衬底100中的阵列区之间不形成电连接，基于此，在指定第一衬底100与第二衬底200之间形成导电柱60，且指定第一衬底100中的第一电连接结构109通过导电柱60与第二电连接结构207形成电连接，从而堆叠设置的第一衬底100中的第一电连接结构109之间不形成接触，进而不会形成电连接，避免发生不同第一衬底100之间由于产生电连接而相互干扰的问题。由于第一衬底100中的第一电连接结构109与第二衬底200中的第二电连接结构207一一形成电连接，因此，需要设置第二衬底200中的第二电连接结构207的数量总和为多个第一衬底100中的第一电连接结构109的数量的总和，从而实现第二衬底200的外围电路区控制多个第一衬底100中的阵列区。
具体地，在一些实施例中，形成导电柱60的方法可以包括：采用刻蚀工艺在第一衬底100中形成导电通孔，导电通孔贯穿第一衬底100；在导电通孔中填充导电材料，形成导电柱60，导电柱60的材料可以为Cu、Al或者W中的任一种。值得注意的是，若指定第一衬底100与第二衬底200之间具有多个第一衬底100，则连接指定第一衬底100与第二衬底200的导电柱60贯穿多个第一衬底100。
可以理解的是，当第一电连接结构109以及第二电连接结构207为硅通孔互联结构时，同样需要电连接的每一第一衬底100的第一电连接结构109与第二衬底200的第二电连接结构207对应设置，如此，使得在实际形成半导体单元的工艺过程中，仅需将第一电连接结构109与第二电连接结构207对齐即可。
在另一些实施例中，第一电连接结构109与第二电连接结构207也可以不为硅通孔互联结构，形成第一电连接结构109与第二电连接结构207电连接的方法也可以包括：在第一衬底100远离阵列区的一侧形成第一电连接层108，作为第一电连接结构109；在第二衬底200远离外围电路区的一侧形成第二电连接层205，作为第二电连接结构207；形成第一电连接结构109与第二电连接结构207的电连接。也就是说，将第一衬底100中的第一电连接层108与第二衬底200中的第二电连接层205直接进行电连接，省去制备硅通孔互联结构的步骤，节省工艺流程。值得注意的是，由于第一电连接层108以及第二电连接层205未贯穿第一衬底100以及第二衬底200，因此，在第一电连接层108与第二电连接层205形成电连接时，需要将第一衬底100中露出第一电连接层108表面的一侧与第二衬底200中露出第二电连接层205表面的一侧正对，以使第一衬底100与第二衬底200形成电连接。
上述公开实施例提供的半导体结构的制备方法的技术方案中，在第一衬底100中形成阵列区，在第二衬底200中形成外围电路区，并且，在形成阵列区的工艺过程中进行氢处理工艺，也就是说，分别在2个衬底上各自形成阵列区以及外围电路区，如此，使得可以在对阵列区进行氢处理工艺时，不会对外围电路区的衬底产生影响。接着将至少一个第一衬底100与第二衬底200堆叠形成，且第一电连接结构109与第二电连接结构207电连接，以形成半导体单元，通过第一电连接结构109与第二电连接结构207将阵列区的衬底与外围电路区的衬底进行电连接，从而可以实现外围电路区对阵列区的控制，形成完整的半导体单元，提高半导体结构的可靠性。
相应地，本公开实施例还提供一种半导体结构，该半导体结构可由上述实施例提供的半导体结构的制备方法制备而成，以下将结合附图对本公开一实施例提供的半导体结构进行详细说明。
参考图15、图30、图31以及图32，半导体结构包括：第一衬底100，第一衬底100具有阵列区，阵列区包括第一晶体管以及存储电容104，第一衬底100还包括第一电连接结构109，第一电连接结构109与阵列区电连接；第二衬底200，第二衬底200具有外围电路区，外围电路区包括第二晶体管，第二衬底200还包括第二电连接结构207，第二电连接结构207与外围电路区电连接，其中，至少一个第一衬底100与第二衬底200堆叠形成半导体单元，且第一电连接结构109与第二电连接结构207电连接。
半导体结构中，第一衬底100与第二衬底200堆叠设置，且第一衬底100中设置阵列区，第二衬底200中设置外围电路区，且第一电连接结构109与第二电连接结构207电连接，从而可以实现外围电路区对阵列区的控制，形成完整的半导体单元，且通过将第一衬底100与第二衬底200堆叠设置，可以缩小半导体结构的尺寸。此外，由于将阵列区以及外围电路区分别设置在第一衬底100以及第二衬底200中，使得在实际制备阵列区以及外围电路区的工艺过程中，可以分别对阵列区的制备工艺以及外围电路区的制备工艺进行优化，且各自的优化工艺不会相互影响，从而当优化后的第一衬底100以及第二衬底200构成半导体结构时，可以提高半导体结构的可靠性。
在一些实施例中，第一衬底100以及第二衬底200的材料为半导体材料。在一些实施例中，第一衬底100以及第二衬底200的材料可以为硅。在另一些实施例中，第一衬底100以及第二衬底200也可以为锗基底、锗硅基底、碳化硅基底或者绝缘体上的硅基底。
有关第一衬底100中第一晶体管存储电容104的具体描述以及第二衬底200中第二晶体管的具体描述，可参考上一公开实施例，以下将不做赘述。
在一些实施例中，第一电连接结构109以及第二电连接结构207为硅通孔互联结构。硅通孔互联结构的尺寸较小，可以实现第一衬底100以及第二衬底200之间的高密度连接，从而使得半导体结构的尺寸较小。
参考图15以及图30，具体地，在一些实施例中，硅通孔互联结构包括：阻挡层、籽晶层以及导电主体部，其中，阻挡层位于硅通孔侧壁，防止导电主体部中的元素扩散到衬底中而损坏元件，阻挡层的材料可以为为导电材料，例如可以为Ta、Ti、TaN或者TiN中的至少一种；籽晶层覆盖阻挡层远离硅通孔侧壁的表面，阻挡层作为电镀种子层，用于形成导电主体部，籽晶层的材料可以与后续形成的第一导电主体部39的材料相同；导电主体部填充满硅通孔，起到电性连接的作用，导电主体部的材料可以为：Cu、Al或者W。
在一些实施例中，第一衬底100还可以包括：第一电连接层108，第一电连接层108与第一晶体管以及存储电容104电连接，且第一电连接层108还与第一电连接结构109电连接。第二衬底200还可以包括：第二电连接层205，第二电连接层205与第二晶体管电连接，且第二电连接层205还与第二电连接结构207电连接。也就是说，第一电连接结构109通过第一电连接层108与阵列区电连接，第二电连接结构207通过第二电连接层205与外围电路区电连接，从而在第一电连接结构109与第二电连接结构207电连接后，实现阵列区与外围电路区的电连接。有关第一电连接层108以及第二电连接层205的具体结构可参考上一公开实施例，以下将不作赘述。
参考图31，在一些实施例中，第一衬底100与第二衬底200交替堆叠，且第一电连接结构109的数量与第二电连接结构207的数量相同。第一衬底100中的第一电连接结构109与第二衬底200中的第二电连接结构207一一对应，以使每一第一电连接结构109与第二电连接结构207形成电连接，从而使一个外围电路区控制一个阵列区，如此，可以实现在单独制备第一衬底100以及第二衬底200的情况下，也能形成完整的半导体单元，保证半导体结构的正常运行，提高形成半导体结构的可靠性。
参考图32在另一些实施例中，第一衬底100的数量为多个，多个第一衬底100依次堆叠，且每一第一衬底100的一第一电连接结构109与第二衬底200的一第二电连接结构207电连接。也就是说，设置多个第一衬底100中的阵列区与一个第二衬底200中的外围电路区形成电连接，使得一个外围电路区可以控制多个阵列区。如此，可以在减少第二衬底200的数量的同时，增加半导体单元的数量，使得半导体单元的组装密度进一步增加。此外，由于多个第一衬底100堆叠设置，使得形成的半导体结构的尺寸较小，有利于半导体结构的微型化。
在一些实施例中，还包括：导电柱60，导电柱60贯穿指定第一衬底100与第二衬底200之间的第一衬底100，指定第一衬底100的第一电连接结构109与第二电连接结构207通过导电柱60形成电连接，且第二衬底200中的第二电连接结构207的数量等于每一第一衬底100中的第一电连接结构109的数量的总和。通过在指定第一衬底100与第二衬底200之间形成导电柱60，且指定第一衬底100中的第一电连接结构109通过导电柱60与第二电连接结构207形成电连接，从而堆叠设置的第一衬底100中的第一电连接结构109之间不形成接触，进而不会形成电连接，避免发生不同第一衬底100之间由于产生电连接而相互干扰的问题，实现第二衬底200中的一个外围电路区对多个第一衬底100中的阵列区进行一一控制。由于第一衬底100中的第一电连接结构109与第二衬底200中的第二电连接结构207一一形成电连接，因此，需要设置第二衬底200中的第二电连接结构207的数量总和为多个第一衬底100中的第一电连接结构109的数量的总和，从而实现第二衬底200的外围电路区控制多个第一衬底100中的阵列区。
可以理解的是，在一些实施例中，无论是第一衬底100与第二衬底200交替堆叠设置，还是多个第一衬底100依次堆叠，且每一第一衬底100的一第一电连接结构109与第二衬底200的一第二电连接结构207电连接，当第一电连接结构109以及第二电连接结构207为硅通孔互联结构时，电连接的第一衬底100的第一电连接结构109与第二衬底200的第二电连接结构207对应设置。如此，使得在实际形成半导体单元的工艺过程中，仅需将第一电连接结构109与第二电连接结构207对齐即可，从而使制备半导体单元的方法较为简单。
上述实施例提供的半导体结构中，设置第一衬底100与第二衬底200堆叠设置，且第一衬底100中设置阵列区，第二衬底200中设置外围电路区，且第一电连接结构109与第二电连接结构207电连接，从而可以实现外围电路区对阵列区的控制，形成完整的半导体单元，且通过将第一衬底100与第二衬底200堆叠设置，可以缩小半导体结构的尺寸。此外，由于将阵列区以及外围电路区分别设置在第一衬底100以及第二衬底200中，使得在实际制备阵列区以及外围电路区的工艺过程中，可以分别对阵列区的制备工艺以及外围电路区的制备工艺进行优化，且各自的优化工艺不会相互影响，从而当优化后的第一衬底100以及第二衬底200构成半导体结构时，可以提高半导体结构的可靠性。
本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。任何本领域技术人员，在不脱离本公开的精神和范围内，均可作各自更动与修改，因此本公开的保护范围应当以权利要求限定的范围为准。

Claims (15)

1.一种半导体结构的制备方法，其特征在于，包括：
提供第一衬底，在所述第一衬底形成阵列区，所述阵列区形成有第一晶体管以及存储电容，且在所述第一衬底中形成第一电连接结构，所述第一电连接结构与所述阵列区电连接，且还在形成所述阵列区的工艺中，进行氢处理工艺；
提供第二衬底，在所述第二衬底形成外围电路区，所述外围电路区形成有第二晶体管，且还在所述第二衬底形成第二电连接结构，所述第二电连接结构与所述外围电路区电连接；形成半导体单元，所述半导体单元由至少一个所述第一衬底与所述第二衬底堆叠形成，所述第一电连接结构与所述第二电连接结构电连接。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，形成的所述第一电连接结构以及所述第二电连接结构为硅通孔互联结构。
3.根据权利要求1或2所述的半导体结构的制备方法，其特征在于，形成所述第一电连接结构以及所述第二电连接结构的方法包括：
分别在所述第一衬底以及所述第二衬底形成通孔，所述通孔分别贯穿于所述第一衬底以及所述第二衬底；
在所述通孔侧壁形成阻挡层，所述阻挡层位于所述通孔侧壁；
在所述阻挡层远离所述通孔侧壁的表面形成籽晶层；
在所述通孔中形成导电主体部，所述导电主体部与所述籽晶层远离所述阻挡层的表面相接触。
4.根据权利要求1所述的半导体结构的制备方法，其特征在于，形成的所述半导体单元中，所述第一衬底与所述第二衬底交替堆叠设置，所述第一电连接结构与所述第二电连接结构的数量相同。
5.根据权利要求1所述的半导体结构的制备方法，其特征在于，形成的所述半导体单元中，所述第一衬底的数量为多个，形成所述半导体单元的方法包括：
提供多个所述第一衬底，将多个所述第一衬底依次堆叠；
提供第二衬底，每一所述第一衬底的第一电连接结构与所述第二衬底的所述第二电连接结构形成电连接。
6.根据权利要求5所述的半导体结构的制备方法，其特征在于，还包括：形成导电柱，所述导电柱贯穿指定第一衬底与所述第二衬底之间的第一衬底，所述指定第一衬底的所述第一电连接结构与所述第二电连接结构通过所述导电柱形成电连接，且所述第二衬底中的所述第二电连接结构的数量等于每一所述第一衬底中的第一电连接结构的数量的总和。
7.根据权利要求4或6所述的半导体结构的制备方法，其特征在于，所述第一电连接结构以及所述第二电连接结构为硅通孔互联结构，且电连接的所述第一衬底的第一电连接结构与所述第二衬底的第二电连接结构对应设置。
8.根据权利要求1所述的半导体结构的制备方法，其特征在于，还包括：
在所述第一衬底中形成第一电连接层，所述第一电连接层与所述第一晶体管以及所述存储电容电连接，且所述第一电连接层还与所述第一电连接结构电连接；
在所述第二衬底中形成第二电连接层，所述第二电连接层与所述第二晶体管电连接，且所述第二电连接层还与所述第二电连接结构电连接。
9.根据权利要求1所述的半导体结构的制备方法，其特征在于，形成所述第一电连接结构与所述第二电连接结构电连接的方法包括：
在所述第一衬底远离所述阵列区的一侧形成第一电连接层，作为所述第一电连接结构；
在所述第二衬底远离所述外围电路区的一侧形成第二电连接层，作为所述第二电连接结构；
形成所述第一电连接结构与所述第二电连接结构的电连接。
10.一种半导体结构，其特征在于，包括：
第一衬底，所述第一衬底具有阵列区，所述阵列区包括第一晶体管以及存储电容，且所述
第一衬底还包括第一电连接结构，所述第一电连接结构与所述阵列区电连接；
第二衬底，所述第二衬底具有外围电路区，所述外围电路区包括第二晶体管，且所述第二衬底还包括第二电连接结构，所述第二电连接结构与所述外围电路区电连接，其中，至少一个所述第一衬底与所述第二衬底堆叠形成半导体单元，且所述第一电连接结构与所述第二电连接结构电连接。
11.根据权利要求10所述的半导体结构，其特征在于，所述第一电连接结构以及所述第二电连接结构为硅通孔互联结构。
12.根据权利要求10所述的半导体结构，其特征在于，所述第一衬底与所述第二衬底交替堆叠，且所述第一电连接结构的数量与所述第二电连接结构的数量相同。
13.根据权利要求10所述的半导体结构，其特征在于，所述第一衬底的数量为多个，多个所述第一衬底依次堆叠，且每一所述第一衬底的第一电连接结构与所述第二衬底的所述第二电连接结构电连接。
14.根据权利要求13所述的半导体结构，其特征在于，还包括：导电柱，所述导电柱贯穿指定第一衬底与所述第二衬底之间的第一衬底，所述指定第一衬底的所述第一电连接结构与所述第二电连接结构通过所述导电柱形成电连接，且所述第二衬底中的所述第二电连接结构的数量等于每一所述第一衬底中的第一电连接结构的数量的总和。
15.根据权利要求12或14所述的半导体结构，其特征在于，所述第一电连接结构以及所述第二电连接结构为硅通孔互联结构，且电连接的所述第一衬底的第一电连接结构与所述第二衬底的第二电连接结构对应设置。
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