JP7297923B2 - ３次元メモリデバイス及び方法 - Google Patents

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Description

［関連出願の相互参照］
本出願は、２０２０年５月２７日に出願された「３次元メモリデバイス」と題する国際出願第ＰＣＴ／ＣＮ２０２０／０９２４９９号、２０２０年５月２７日に出願された「３次元メモリデバイスを形成するための方法」と題する国際出願第ＰＣＴ／ＣＮ２０２０／０９２５０１号、２０２０年５月２７日に出願された「３次元メモリデバイス」と題する国際出願第ＰＣＴ／ＣＮ２０２０／０９２５０４号、２０２０年５月２７日に出願された「３次元メモリデバイスを形成するための方法」と題する国際出願第ＰＣＴ／ＣＮ２０２０／０９２５０６号、２０２０年５月２７日に出願された「３次元メモリデバイス」と題する国際出願第ＰＣＴ／ＣＮ２０２０／０９２５１２号、および、２０２０年５月２７日に出願された「３次元メモリデバイスを形成するための方法」と題する国際出願第ＰＣＴ／ＣＮ２０２０／０９２５１３号、の優先権の利益を主張し、その全体が参照により本明細書に組み込まれる。
本開示の実施形態は、３次元（３Ｄ）メモリデバイスおよびその製造方法に関する。
平面メモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、および製造プロセスを改善することによって、より小さいサイズに縮小される。しかしながら、メモリセルの特徴サイズが下限に近づくにつれて、平面プロセスおよび製造技術は困難になり、費用がかかるようになる。その結果、平面メモリセルのメモリ密度は、上限に近づく。
３Ｄメモリ構造は、平面メモリセルにおける密度限界に対処できる。３Ｄメモリ構造は、メモリアレイへの信号、およびメモリアレイからの信号を制御する周辺デバイスを含む。
３Ｄメモリデバイスおよびそれを形成するための方法の実施形態が本明細書に開示される。
一例では、３Ｄメモリデバイスは、基板と、基板上の周辺回路と、周辺回路の上方にある交互配置された導電層および誘電体層を含むメモリスタックと、メモリスタック上方にあるＰ型ドープ半導体層と、Ｐ型ドープ半導体層内のＮウェルと、各々がメモリスタックを貫通してＰ型ドープ半導体層内に垂直に延在する複数のチャネル構造と、複数のチャネル構造の上端に接触しその少なくとも一部がＰ型ドープ半導体層上にある導電層と、メモリスタック上方にありＰ型ドープ半導体層に接触する第１のソースコンタクトと、メモリスタック上方にありＮウェルに接触する第２のソースコンタクトと、を含む。
別の例では、３Ｄメモリデバイスは、基板と、基板の上方にある交互配置された導電層および誘電体層を含むメモリスタックと、メモリスタック上のＰ型ドープ半導体層と、Ｐ型ドープ半導体層内のＮウェルと、各々がメモリスタックを貫通してＰ型ドープ半導体層内に垂直に延在する複数のチャネル構造と、を含む。複数のチャネル構造のそれぞれは、メモリ膜と半導体チャネルとを含む。メモリ膜の上端は、半導体チャネルの上端よりも下方にある。３Ｄメモリデバイスは、複数のチャネル構造の半導体チャネルに接触する導電層をさらに含む。導電層の少なくとも一部は、Ｐ型ドープ半導体層上にある。
さらに別の例では、３Ｄメモリデバイスは、第１の半導体構造と、第２の半導体構造と、第１の半導体構造と第２の半導体構造との間の接合インターフェイスと、を含む。第１半導体構造は、周辺回路を含む。第２の半導体構造は、交互配置された導電層および誘電体層を含むメモリスタックと、Ｐ型ドープ半導体層と、Ｐ型ドープ半導体層内のＮウェルと、各々がメモリスタックを貫通してＰ型ドープ半導体層内に垂直に延在し、周辺回路に電気的に接続された複数のチャネル構造と、金属シリサイド層および複数のチャネル構造を電気的に接続する金属層を含む導電層と、を含む。
本明細書に組み込まれ、本明細書の一部を形成する添付図面は、本開示の実施形態を示し、本開示の原理を説明し、説明と共に、当業者が本開示の作成し使用できるために、さらに役立つ。
本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスの断面の側面図である。 本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスの断面の側面図である。 本開示のいくつかの実施形態による、さらに別の例示的な３Ｄメモリデバイスの断面の側面図である。 本開示のいくつかの実施形態による、さらに別の例示的な３Ｄメモリデバイスの断面の側面図である。 本開示のいくつかの実施形態による、さらに別の例示的な３Ｄメモリデバイスの断面の側面図である。 本開示のいくつかの実施形態による、さらに別の例示的な３Ｄメモリデバイスの断面の側面図である。 本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。 本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。 本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。 本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。 本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。 本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。 本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。 本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。 本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。 本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。 本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。 本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。 本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。 本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。 本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。 本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。 本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。 本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。 本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。 本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。 本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。 本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。 本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。 本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。 本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。 本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。 本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。 本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。 本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。 本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。 本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。 本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。 本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。 本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための方法のフローチャートである。 本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための別の方法のフローチャートである。 本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための方法のフローチャートである。 本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための別の方法のフローチャートである。
本開示の実施形態は、添付の図面を参照して説明される。
特定の構成および配置について説明するが、これは例示のみを目的として行われることを理解されたい。当業者は、本開示の要旨および範囲から逸脱することなく、他の構成および配置を使用できることを認識されよう。本開示が他の様々な用途にも使用できることも、当業者には明らかであろう。
本明細書における「一実施形態（ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」、「実施形態（ａｎ ｅｍｂｏｄｉｍｅｎｔ）」、「例示的な実施形態（ａｎ ｅｘａｍｐｌｅ ｅｍｂｏｄｉｍｅｎｔ）」、「いくつかの実施形態（ｓｏｍｅ ｅｍｂｏｄｉｍｅｎｔｓ）」などへの言及は、記載された実施形態が特定の特徴、構造、または特性を含み得るが、必ずしも全ての実施形態が、この特定の特徴、構造、または特性を含むとは限らないことに留意されたい。さらに、そのような語句は、必ずしも同じ実施形態を指すとは限らない。さらに、特定の特徴、構造、または特性が実施形態に関連して記載されている場合、それは、明示的に記載されているか否かにかかわらず、他の実施形態に関連してそのような特徴、構造、または特性を達成することは、当業者の知識の範囲内である。
一般に、専門用語は、文脈における使用から少なくとも部分的に理解され得る。例えば、本明細書で使用される「１つまたは複数の」という用語は、文脈に少なくとも部分的に応じて、単数形の意味で、任意の特徴、構造、または特性を説明するために使用されてもよく、あるいは、複数形の意味で特徴、構造、または特性の組み合わせを説明するために使用され得る。同様に、「１つの（ａ）」、「１つの（ａｎ）」、または「その（ｔｈｅ）」などの用語は、やはり、文脈に少なくとも部分的に応じて、単数用法または複数用法を伝えると理解され得る。さらに、「に基づく」という用語は、必ずしも排他的な要因のセットを伝えることを意図していないと理解されてもよく、代わりに、文脈に少なくとも部分的に応じて、必ずしも明示的に説明されていない追加の要因の存在を可能にし得る。
本開示における「の上に（ｏｎ）」、「の上方に（ａｂｏｖｅ）」、および「より上に（ｏｖｅｒ）」の意味は、最も広い形で解釈されるべきであり、それにより、「の上に（ｏｎ）」は、何か「の直接上に（ｄｉｒｅｃｔｌｙ ｏｎ）」を意味するだけでなく、それらの間にある中間の特徴または層と共に何かの「の上に（ｏｎ）」の意味も含み、「の上方に（ａｂｏｖｅ）」または「より上に（ｏｖｅｒ）」は、何か「の上方に（ａｂｏｖｅ）」または「より上に（ｏｖｅｒ）」の意味を意味するだけでなく、それらの間にある中間の特徴または層なしに何かの「の上方に（ａｂｏｖｅ）」または「より上に（ｏｖｅｒ）」（すなわち、何かの直接上に）あるという意味もみ得ることが、容易に理解できるはずである。
さらに、「の真下に（ｂｅｎｅａｔｈ）」、「の下方に（ｂｅｌｏｗ）」、「の下側に（ｌｏｗｅｒ）」、「の上方に（ａｂｏｖｅ）」、「の上側に（ｕｐｐｅｒ）」などの空間的に相対的な用語は、本明細書では、図に示すように、１つの要素または特徴と別の要素または特徴との相対関係を説明するのを容易にするために使用され得る。この空間的に相対的な用語は、図に示す向きに加えて、使用中または動作中のデバイスの異なる向きを包含することを意図している。装置は、他の方向（９０度回転されて、または他の向きに）に向けられてもよく、本明細書で使用される空間的に相対的な記述語は、それに応じて同様に解釈され得る。
本明細書で使用される場合、「基板」という用語は、後続の材料層がその上に追加される材料を指す。基板自体は、パターニングされ得る。基板の上部に加えられる材料は、パターニングされてもよく、またはパターニングされないままであってもよい。さらに、基板は、シリコン、ゲルマニウム、ヒ化ガリウム、リン化インジウム等などの広範囲の半導体材料を含み得る。あるいは、基板は、ガラス、プラスチック、またはサファイアウェハなどの非導電性材料から作製され得る。
本明細書で使用される場合、「層」という用語は、厚さを有する領域を含む材料部分を指す。層は、下部構造または上部構造の全体にわたって延在し得、あるいは、下部構造または上部構造の範囲よりも小さい範囲を有し得る。さらに、層は、均一な連続構造、または、この連続構造の厚さよりも薄い厚さを有する不均一な連続構造の領域であり得る。例えば、層は、連続構造の間、連続構造の天面および底面において、任意の一対の水平平面に位置し得る。層は、水平方向、垂直方向、および／またはテーパ面に沿って延びることができる。基板は、１層であってもよく、その中に１つまたは複数の層を含むことができ、および／または、１つまたは複数の層を、その上、その上方、および／または、その下方に有することができる。層は複数の層を含み得る。例えば、相互接続層は、（相互接続線、および／または、垂直相互接続アクセス（ビア）コンタクトが形成される）１つまたは複数の導体およびコンタクト層と、１つまたは複数の誘電体層を含み得る。
本明細書で使用される場合、「公称／公称で」という用語は、製品またはプロセスの設計段階中に設定される、構成要素またはプロセス動作の特性またはパラメータの所望のまたは目標の値を、所望の値の上方および／または下方の値の範囲と共に指す。値の範囲は、製造プロセスまたは公差のわずかな変動に起因し得る。本明細書で使用される場合、「約」という用語は、対象の半導体デバイスに関連する特定の技術ノードに基づいて変化し得る所与の量の値を示す。特定の技術ノードに基づいて、「約」という用語は、例えば、値の１０～３０％（例えば、値の±１０％、±２０％、または±３０％）の範囲内で変化する所与の量の値を示し得る。
本明細書で使用される場合、用語「３Ｄメモリデバイス」は、メモリストリングが基板に対して垂直方向に延在するように、横方向に向けられた基板上のメモリ・セル・トランジスタの垂直に向けられたストリング（ＮＡＮＤメモリストリングなどの「メモリストリング」と本明細書では呼ばれる）を有する半導体デバイスを指す。本明細書で使用される場合、用語「垂直の／垂直に」は、基板の側面に対して、公称で直交していることを意味する。
３Ｄ ＮＡＮＤメモリデバイスなどのいくつかの３Ｄメモリデバイスでは、スリット構造（例えば、ゲート線スリット（ＧＬＳ））を使用して、デバイス前面からアレイ共通ソース（ＡＣＳ）などのメモリアレイのソースへの電気的接続を提供する。しかしながら、前面ソースコンタクトは、ワード線とソースコンタクトとの間にリーク電流および寄生容量の両方をもたらすので、間にスペーサが存在する場合でも、３Ｄメモリデバイスの電気的性能に影響を及ぼす可能性がある。スペーサの形成はまた、製造プロセスを複雑にする。電気的性能に影響を及ぼすことに加えて、スリット構造は通常、壁状ポリシリコンおよび／または金属充填を含み、それは、局所的な応力を導入してウェハの曲がりまたは反りを引き起こし、それによって製造歩留まりを低下させる可能性がある。
さらに、いくつかの３Ｄ ＮＡＮＤメモリデバイスでは、例えば側壁選択エピタキシャル成長（ＳＥＧ）として知られるチャネル構造の側壁を囲むように、半導体プラグが選択的に成長される。チャネル構造の下端、例えば底部ＳＥＧ、に形成される別のタイプの半導体プラグと比較して、側壁ＳＥＧの形成は、チャネルホール（「ＳＯＮＯ」パンチとしても知られる）の底面でのメモリ膜および半導体チャネルのエッチングを回避する。それによって、特に、マルチデッキ構造を有する９６以上のレベルを有するなどの高度な技術を備える３Ｄ ＮＡＮＤメモリデバイスを製造する場合に、プロセスウィンドウを増加させる。基板とスタック構造との間の犠牲層を、スリット開口部を介する複数の堆積およびエッチングプロセスを含む側壁ＳＥＧで置き換えることによって、側壁ＳＥＧが、通常、形成される。しかしながら、３Ｄ ＮＡＮＤメモリデバイスのレベルが増加し続けるにつれて、スタック構造を貫通して延在するスリット開口部のアスペクト比が大きくなるので、コスト増加および歩留り低下の理由から、既知の手法を使用して側壁ＳＥＧを形成することにおいて、スリット開口部を介する堆積およびエッチングプロセスは、困難かつ望ましくないものになる。
さらに、側壁ＳＥＧ構造は、裏面プロセスと組み合わることができ、基板の裏面からソースコンタクトを形成して、前面ソースコンタクトとワード線との間の漏れ電流および寄生容量を回避し、有効デバイス面積を増加させることができる。しかしながら、裏面プロセスは基板を薄くする必要があるため、薄化プロセスにおいてウェハレベルで厚さの均一性を制御することは困難であり、それによって側壁ＳＥＧ構造および裏面プロセスを有する３Ｄ ＮＡＮＤメモリデバイスの製造歩留まりが制限される。
本開示による様々な実施形態は、裏面ソースコンタクトを有する３Ｄメモリデバイスを提供する。ソースコンタクトを表面側から裏面側に移動させることにより、実効的なメモリ・セル・アレイ面積を大きくできるので、メモリセル当たりのコストを低減でき、スペーサ形成プロセスを省略できる。例えば、ワード線とソースコンタクトとの間のリーク電流および寄生容量を回避し、（ソースコンタクトとしての）前側スリット構造により引き起こされる局所的な応力を低減することによって、デバイス性能も改善できる。側壁ＳＥＧ（例えば、半導体プラグ）は、基板前面でスタック構造を貫通して延在する開口部を介する、堆積またはエッチングプロセスを回避するために、基板裏面から形成できる。その結果、製造プロセスの複雑さおよびコストを低減でき、製品歩留まりを引き上げることができる。また、側壁ＳＥＧの製造プロセスは、もはやスタック構造を貫通する開口部のアスペクト比の影響を受けない、すなわち、メモリスタックのレベルによって制限されないので、３Ｄメモリデバイスのスケーラビリティも改善できる。
メモリスタックが形成される基板は、側壁ＳＥＧ形成前に裏面から除去され、チャネル構造を露出させることができる。これにより、コスト低減のために、例えばダミーウェハに、基板の選択を拡大できる。いくつかの実施形態では、裏面薄化プロセスを自動的に停止するために、１つまたは複数の停止層が使用され、それにより、基板が完全に除去され、ウェハ厚さ均一性制御の課題を回避し、裏面プロセスの製造の複雑さを低減できる。いくつかの実施形態では、同一停止層または別の停止層が使用され、チャネルホールのエッチングを自動的に停止し、これにより、異なるチャネル構造間の溝切り変動をより良好に制御し、裏面プロセスウィンドウをさらに増加できる。
基板を除去した後、導電層を裏面から形成して、複数のチャネル構造のソースを電気的に接続し、それによって、チャネル構造のアレイ共通ソース（ＡＣＳ）の伝導度を増加できる。いくつかの実施形態では、導電層は、チャネル構造の半導体チャネルに接触して接触抵抗を低減する金属シリサイド層と、金属シリサイド層に接触して全抵抗をさらに低減する金属層とを備える。その結果、半導体層（Ｎ型ドープまたはＰ型ドープのいずれか）の厚さは、ＡＣＳの一部として、ＡＣＳ伝導度に影響を与えることなく低減できる。
例えば、異なる消去動作機構を有する様々な３Ｄメモリデバイス構造およびその製造方法が、異なる要件および用途に対応するために本開示で開示される。いくつかの実施形態では、側壁ＳＥＧは、３Ｄメモリデバイスによるゲート誘起ドレインリーク（ＧＩＤＬ）消去を有効にするための、Ｎ型ドープ半導体層の一部である。いくつかの実施形態では、側壁ＳＥＧは、３ＤメモリデバイスによるＰウェル・バルク消去を有効にするための、Ｐ型ドープ半導体層の一部である。
図１Ａは、本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイス１００の断面の側面図を示す。いくつかの実施形態では、３Ｄメモリデバイス１００は、第１の半導体構造１０２と、第１の半導体構造１０２より上に積層された第２の半導体構造１０４とを含む接合チップである。いくつかの実施形態によれば、第１および第２の半導体構造１０２および１０４は、それらの間の接合インターフェイス１０６で連結される。図１に示すように、第１の半導体構造１０２は、シリコン（例えば、単結晶シリコン、ｃ－Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、ヒ化ガリウム（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、ＳＯＩ、または任意の他の適切な材料を含み得る基板１０１を含むことができる。
３Ｄメモリデバイス１００の第１の半導体構造１０２は、基板１０１上に周辺回路１０８を含むことができる。基板１０１を有する３Ｄメモリデバイス１００内の構成要素の空間的関係をさらに示すために、ｘ軸およびｙ軸が、図１に含まれていることに留意されたい。基板１０１は、ｘ方向に横（すなわち、横方向）に延在する二つの横方向の面（例えば、天面および底面）を含む。本明細書で使用される場合、１つの構成要素（例えば、層またはデバイス）が、半導体デバイス（例えば、３Ｄメモリデバイス１００）の他の構成要素（例えば、層またはデバイス）の「上に」、「上方に」、または「下方に」あるかどうかは、基板が半導体デバイスのｙ方向の最下面に位置決めされるとき、半導体デバイス（例えば、基板１０１）の基板に対して、ｙ方向（すなわち、垂直方向）に判定される。空間的関係を説明するための同じ概念が、本開示全体にわたって適用される。
いくつかの実施形態では、周辺回路１０８は、３Ｄメモリデバイス１００を制御および検知するように構成される。周辺回路１０８は、ページバッファ、デコーダ（例えば、行デコーダおよび列デコーダ）、センス増幅器、ドライバ（例えば、ワード線ドライバ）、チャージポンプ、電流もしくは電圧基準、または回路の任意の能動もしくは受動構成要素（例えば、トランジスタ、ダイオード、抵抗器、またはコンデンサ）を含むが、これらに限定されない、３Ｄメモリデバイス１００の動作を容易にするために使用される任意の適切なデジタル、アナログ、および／または混合信号制御および検知回路とすることができる。周辺回路１０８は、基板１０１上に形成されたトランジスタを含むことができ、その中で、トランジスタの全体または一部は、基板１０１内に（例えば、基板１０１の天面の下）および／または基板１０１上に、直接形成される。分離領域（例えば、シャロー・トレンチ・アイソレーション（ＳＴＩ））およびドープ領域（例えば、トランジスタのソース領域およびドレイン領域）も基板１０１内に形成できる。いくつかの実施形態によれば、トランジスタは、高度な論理プロセス（例えば、９０ｎｍ、６５ｎｍ、４５ｎｍ、３２ｎｍ、２８ｎｍ、２０ｎｍ、１６ｎｍ、１４ｎｍ、１０ｎｍ、７ｎｍ、５ｎｍ、３ｎｍ、２ｎｍなどの技術ノード）備えており、高速である。いくつかの実施形態では、周辺回路１０８は、プロセッサおよびプログラマブル論理デバイス（ＰＬＤ）などの論理回路、またはスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）およびダイナミックＲＡＭ（ＤＲＡＭ）などのメモリ回路を含む、高度な論理プロセスと互換性のある任意の他の回路をさらに含み得ることが理解されよう。
いくつかの実施形態では、３Ｄメモリデバイス１００の第１の半導体構造１０２は、周辺回路１０８との間で電気信号を転送するために、周辺回路１０８の上方に相互接続層（図示せず）を、さらに含む。相互接続層は、横方向の相互接続線および垂直方向の相互接続アクセス（ＶＩＡ）コンタクトを含む複数の相互接続（本明細書では「コンタクト」とも呼ばれる）を含むことができる。本明細書で使用される場合、「相互接続」という用語は、ミドル・エンド・オブ・ライン（ＭＥＯＬ）相互接続、およびバック・エンド・オブ・ライン（ＢＥＯＬ）相互接続などの任意の適切なタイプの相互接続を広く含むことができる。相互接続層は、相互接続線およびＶＩＡコンタクトが形成され得る１つまたは複数の層間誘電体（ＩＬＤ）層（「金属間誘電体（ＩＭＤ）層」としても知られる）を、さらに含むことができる。すなわち、相互接続層は、複数のＩＬＤ層内に相互接続線およびＶＩＡコンタクトを含むことができる。相互接続層内の相互接続線およびＶＩＡコンタクトは、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、シリサイド、またはそれらの任意の組み合わせを含むが、これらに限定されない、導電性材料を含むことができる。相互接続層内のＩＬＤ層は、酸化シリコン、窒化シリコン、酸窒化シリコン、低誘電率（ｌｏｗ－ｋ）誘電体、またはそれらの任意の組み合わせを含むが、これらに限定されない、誘電体材料を含むことができる。
図１Ａに示すように、３Ｄメモリデバイス１００の第１の半導体構造１０２は、接合インターフェイス１０６において、相互接続層および周辺回路１０８の上方に、接合層１１０をさらに含むことができる。接合層１１０は、複数の接合コンタクト１１１、および接合コンタクト１１１を電気的に絶縁する誘電体を含むことができる。接合コンタクト１１１は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、またはそれらの任意の組み合わせを含むが、これらに限定されない、導電性材料を含むことができる。接合層１１０の残りの領域は、酸化シリコン、窒化シリコン、酸窒化シリコン、低ｋ誘電体、またはそれらの任意の組み合わせを含むが、これらに限定されない、誘電体で形成することができる。接合コンタクト１１１、および接合層１１０内の周囲の誘電体は、ハイブリッド接合に使用することができる。
同様に、図１Ａに示すように、３Ｄメモリデバイス１００の第２の半導体構造１０４はまた、接合インターフェイス１０６、および第１の半導体構造１０２の接合層１１０の上方に、接合層１１２を含むことができる。接合層１１２は、複数の接合コンタクト１１３、および接合コンタクト１１３を電気的に絶縁する誘電体を含むことができる。接合コンタクト１１３は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、またはそれらの任意の組み合わせを含むが、これらに限定されない、導電性材料を含むことができる。接合層１１２の残りの領域は、酸化シリコン、窒化シリコン、酸窒化シリコン、低ｋ誘電体、またはそれらの任意の組み合わせを含むが、これらに限定されない、誘電体で形成することができる。接合コンタクト１１３、および接合層１１２内の周囲の誘電体は、ハイブリッド接合に使用することができる。いくつかの実施形態によれば、接合コンタクト１１３は、接合インターフェイス１０６で接合コンタクト１１１に接触している。
以下で詳細に説明するように、第２の半導体構造１０４は、接合インターフェイス１０６で、対面方式で第１の半導体構造１０２の上に接合することができる。いくつかの実施形態では、接合インターフェイス１０６は、ハイブリッド接合（「金属／誘電体ハイブリッド接合」としても知られる）の結果として、接合層１１０と１１２との間に配置される。これは、直接接合技術（例えば、はんだまたは接着剤などの中間層を使用せずに、表面間の接合を形成する）であり、金属―金属接合および誘電体―誘電体接合を、同時に達成できる いくつかの実施形態では、接合インターフェイス１０６は、接合層１１２および１１０が接触し、接合される場所である。実際には、接合インターフェイス１０６は、第１の半導体構造１０２の接合層１１０の天面、および第２の半導体構造１０４の接合層１１２の底面を含む、特定の厚さを有する層であり得る。
いくつかの実施形態では、３Ｄメモリデバイス１００の第２の半導体構造１０４は、電気信号を転送するために、接合層１１２の上方に相互接続層（図示せず）を、さらに含む。相互接続層は、ＭＥＯＬ相互接続、およびＢＥＯＬ相互接続などの複数の相互接続を含むことができる。相互接続層は、相互接続線、およびＶＩＡコンタクトが形成され得る１つまたは複数のＩＬＤ層を、さらに含むことができる。相互接続層内の相互接続線、およびＶＩＡコンタクトは、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、またはそれらの任意の組み合わせを含むが、これらに限定されない、導電性材料を含むことができる。相互接続層内のＩＬＤ層は、酸化シリコン、窒化シリコン、酸窒化シリコン、低ｋ誘電体、またはそれらの任意の組み合わせを含むが、これらに限定されない、誘電体材料を含むことができる。
いくつかの実施形態では、３Ｄメモリデバイス１００は、メモリセルがＮＡＮＤメモリストリングのアレイの形態で提供されるＮＡＮＤフラッシュ・メモリ・デバイスである。図１Ａに示すように、３Ｄメモリデバイス１００の第２の半導体構造１０４は、ＮＡＮＤメモリストリングのアレイとして機能するチャネル構造１２４のアレイを含むことができる。図１Ａに示すように、各チャネル構造１２４は、それぞれが導電層１１６および誘電体層１１８を含む複数の対を貫通して、垂直に延在できる。交互配置された導電層１１６および誘電体層１１８は、メモリスタック１１４の一部である。メモリスタック１１４内の導電層１１６および誘電体層１１８の対の数（例えば、３２、６４、９６，１２８，１６０，１９２，２２４，２５６、またはそれ以上）は、３Ｄメモリデバイス１００内のメモリセル数を決定する。いくつかの実施形態では、メモリスタック１１４は、互いに積み重ねられた複数のメモリデッキを含む、マルチデッキ構造（図示せず）を有してもよいことが理解されよう。各メモリデッキ内の導電層１１６および誘電体層１１８の対の数は、同じであっても異なっていてもよい。
メモリスタック１１４は、複数の交互配置された導電層１１６および誘電体層１１８を含むことができる。メモリスタック１１４内の導電層１１６および誘電体層１１８は、垂直方向に交互であり得る。言い換えれば、メモリスタック１１４の頂部または底部のものを除いて、各導電層１１６は、両側で２つの誘電体層１１８と隣接でき、各誘電体層１１８は両側で２つの導電層１１６と隣接できる。導電層１１６は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ポリシリコン、ドープシリコン、シリサイド、またはそれらの任意の組み合わせを含むが、これらに限定されない、導電性材料を含むことができる。各導電層１１６は、接着層およびゲート誘電体層によって囲まれたゲート電極（ゲート線）を含むことができる。導電層１１６のゲート電極は、ワード線として横方向に延在し、メモリスタック１１４の１つまたは複数の階段構造で終わることができる。誘電体層１１８は、酸化シリコン、窒化シリコン、酸窒化シリコン、またはそれらの任意の組み合わせを含むが、これらに限定されない、誘電体材料を含むことができる。
図１Ａに示すように、３Ｄメモリデバイス１００の第２の半導体構造１０４はまた、メモリスタック１１４の上方に、Ｎ型ドープ半導体層１２０を含むことができる。Ｎ型ドープ半導体層１２０は、上述したような「側壁ＳＥＧ」の一例であり得る。Ｎ型ドープ半導体層１２０は、シリコンなどの半導体材料を含むことができる。いくつかの実施形態では、Ｎ型ドープ半導体層１２０は、以下で詳細に説明するように、堆積技術によって形成されたポリシリコンを含む。Ｎ型ドープ半導体層１２０は、リン（Ｐ）、ヒ素（Ａｒ）、またはアンチモン（Ｓｂ）などの任意の適切なＮ型ドーパントでドープすることができ、これは、自由電子に寄与し、真性半導体の導電率を増加させる。例えば、Ｎ型ドープ半導体層１２０は、Ｐ、Ａｒ、またはＳｂなどのＮ型ドーパントでドープされたポリシリコン層であってもよい。
いくつかの実施形態では、各チャネル構造１２４は、半導体層（例えば、半導体チャネル１２８）および複合誘電体層（例えば、メモリ膜１２６）で、充填されたチャネルホールを含む。いくつかの実施形態では、半導体チャネル１２８は、アモルファスシリコン、ポリシリコン、または単結晶シリコンなどのシリコンを含む。いくつかの実施形態では、メモリ膜１２６は、トンネル層、記憶層（「電荷トラップ層」としても知られる）、およびブロッキング層を含む複合層である。チャネル構造１２４の残りの空間は、酸化シリコンなどの誘電体材料を含むキャップ層、および／またはエアギャップで部分的または完全に充填することができる。チャネル構造１２４は、円筒形状（例えば、ピラー形状）を有することができる。いくつかの実施形態によれば、メモリ膜１２６のキャップ層、半導体チャネル１２８、トンネル層、記憶層、およびブロッキング層は、ピラーの中心から外面に向かって半径方向に、この順序で配置される。トンネル層は、酸化シリコン、酸窒化シリコン、またはそれらの任意の組み合わせを含むことができる。記憶層は、窒化シリコン、酸窒化シリコン、ケイ素、またはそれらの任意の組み合わせを含むことができる。ブロッキング層は、酸化シリコン、酸窒化シリコン、高ｋ誘電体、またはそれらの任意の組み合わせを含むことができる。一例では、メモリ膜１２６は、酸化シリコン／酸窒化シリコン／酸化シリコン（ＯＮＯ）の複合層を含むことができる。
いくつかの実施形態では、チャネル構造１２４は、チャネル構造１２４の底部（例えば、下端）に、チャネルプラグ１２９をさらに含む。本明細書で使用される場合、構成要素（例えば、チャネル構造１２４）の「上端」は、基板１０１が３Ｄメモリデバイス１００の最下面に位置するときに、ｙ方向において基板１０１からより遠い端部であり、構成要素（例えば、チャネル構造１２４）の「下端」は、ｙ方向において基板１０１により近い端部である。チャネルプラグ１２９は、半導体材料（例えば、ポリシリコン）を含むことができる。いくつかの実施形態では、チャネルプラグ１２９は、ＮＡＮＤメモリストリングのドレインとして機能する。
図１Ａに示すように、各チャネル構造１２４は、メモリスタック１１４の交互配置された導電層１１６および誘電体層１１８を貫通してＮ型ドープ半導体層１２０に垂直に延在できる。各チャネル構造１２４の上端は、Ｎ型ドープ半導体層１２０の天面と同一平面またはその下方にあり得る。すなわち、いくつかの実施形態によれば、チャネル構造１２４は、Ｎ型ドープ半導体層１２０の天面を超えて延在しない。いくつかの実施形態では、メモリ膜１２６の上端は、図１Ａに示すように、チャネル構造１２４内の半導体チャネル１２８の上端より下方にある。いくつかの実施形態では、メモリ膜１２６の上端は、Ｎ型ドープ半導体層１２０の天面より下方にあり、半導体チャネル１２８の上端は、Ｎ型ドープ半導体層１２０の天面と同一平面またはそれより下方にある。例えば、図１Ａに示すように、メモリ膜１２６はＮ型ドープ半導体層１２０の底面で終了してもよく、一方で、半導体チャネル１２８はＮ型ドープ半導体層１２０の底面の上方に延在してもよく、それにより、Ｎ型ドープ半導体層１２０は、Ｎ型ドープ半導体層１２０内へ延在する半導体チャネル１２８の頂部１２７を囲んでもよい。いくつかの実施形態では、Ｎ型ドープ半導体層１２０内に延在する半導体チャネル１２８の頂部１２７のドーピング濃度は、半導体チャネル１２８の残りのドーピング濃度とは異なる。例えば、半導体チャネル１２８は、頂部１２７を除いて非ドープのポリシリコンを含むことができ、これは、周囲のＮ型ドープ半導体層１２０との電気的接続を形成する際にその導電性を高めるために、ドープされたポリシリコンを含むことができる。
いくつかの実施形態では、３Ｄメモリデバイス１００の第２の半導体構造１０４は、チャネル構造１２４の上端の上方にあり、かつ接触する導電層１２２を含む。導電層１２２は、複数のチャネル構造１２４を電気的に接続できる。図１Ａの側面図には示されていないが、導電層１２２は、複数のチャネル構造１２４に接触する連続導電層（例えば、平面図では、ソースコンタクト１３２が通過することを可能にするための穴（メッシュ）を、その中に有する導電性プレート）であってもよいことが理解されよう。その結果、導電層１２２およびＮ型ドープ半導体層１２０は、同一ブロック内のＮＡＮＤメモリストリングのアレイのソース間、すなわちＡＣＳ間、の電気接続を共に提供することができる。図１Ａに示すように、いくつかの実施形態では、導電層１２２は、横方向に２つの部分、すなわち、Ｎ型ドープ半導体層１２０上の第１の部分（チャネル構造１２４の領域の外側）と、Ｎ型ドープ半導体層１２０に当接し、チャネル構造１２４の上端に接触する第２の部分（チャネル構造１２４の領域内）とを含む。すなわち、いくつかの実施形態によれば、導電層１２２の少なくとも一部（すなわち、第１の部分）は、Ｎ型ドープ半導体層１２０上にある。いくつかの実施形態によれば、Ｎ型ドープ半導体層１２０内に延在する各チャネル構造１２４の上端を囲む導電層１２２の残りの部分（すなわち、第２の部分）は、半導体チャネル１２８の頂部１２７に接触している。以下で詳細に説明するように、メモリスタック１１４の形成、ならびに半導体チャネル１２８の導電層１２２および頂部１２７の形成は、Ｎ型ドープ半導体層１２０の対向する両側で行われ、これにより、メモリスタック１１４を貫通して延在する開口部を介しての堆積またはエッチングプロセスを回避することができ、それにより、製造の複雑さおよびコストが低減され、歩留まりおよび垂直スケーラビリティを向上できる。
いくつかの実施形態では、導電層１２２は、金属シリサイド層１２１および金属シリサイド層１２１の上方の金属層１２３を含む、垂直方向の複数の層を含む。金属シリサイド層１２１および金属層１２３のそれぞれは、連続膜であり得る。金属シリサイド層１２１は、Ｎ型ドープ半導体層１２０（導電層１２２の第１の部分内）、およびチャネル構造１２４（導電層１２２の第２の部分内）の上端の上方にあり、かつ接触して配置できる。いくつかの実施形態では、金属シリサイド層１２１の一部は、Ｎ型ドープ半導体層１２０内に延在する半導体チャネル１２８の頂部１２７を取り囲んで接触し、複数のチャネル構造１２４と電気的接続を行う。金属シリサイド層１２１は、金属シリサイド、例えば、銅シリサイド、コバルト・シリサイド、ニッケル・シリサイド、チタン・シリサイド、タングステン・シリサイド、銀シリサイド、アルミニウム・シリサイド、金シリサイド、白金シリサイド、任意の他の適切な金属シリサイド、またはそれらの任意の組み合わせを含むことができる。いくつかの実施形態によれば、金属層１２３は、金属シリサイド層１２１の上方にあり、かつ接触する。金属層１２３は、金属、例えば、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ニッケル（Ｎｉ）、チタン（Ｔｉ）、任意の他の適切な金属、またはそれらの任意の組み合わせを含むことができる。金属層１２３内の金属は、任意の適切な導電性金属化合物および金属合金、例えば、窒化チタンおよび窒化タンタル、も広く含むことができることが理解されよう。金属シリサイド層１２１は、導電層１２２と半導体チャネル１２８の頂部１２７との間の接触抵抗を低減でき、導電層１２２内の金属層１２３のバリア層として機能することができる。
導電層１２２とＮ型ドープ半導体層１２０とを組み合わせることによって、チャネル構造１２４間（すなわち、同一ブロック内のＮＡＮＤメモリストリングのＡＣＳにおいて）の伝導度を、Ｎ型ドープ半導体層１２０単独と比較して増加させることができ、それによって、３Ｄメモリデバイス１００の電気的性能を改善できる。導電層１２２を導入することによって、チャネル構造１２４間で同一伝導度／抵抗を維持するために、Ｎ型ドープ半導体層１２０の厚さを、例えば、５０ｎｍ未満などの、約５０ｎｍ未満に低減することができる。いくつかの実施形態では、Ｎ型ドープ半導体層１２０の厚さは、約１０ｎｍ～約３０ｎｍ、例えば１０ｎｍ～３０ｎｍ（例えば、１０ｎｍ、１１ｎｍ、１２ｎｍ、１３ｎｍ、１４ｎｍ、１５ｎｍ、１６ｎｍ、１７ｎｍ、１８ｎｍ、１９ｎｍ、２０ｎｍ、２１ｎｍ、２２ｎｍ、２３ｎｍ、２４ｎｍ、２５ｎｍ、２６ｎｍ、２７ｎｍ、２８ｎｍ、２９ｎｍ、３０ｎｍ、これらのいずれかの値によって下限で区切られた任意の範囲、またはこれらの値のいずれか２つによって定義される任意の範囲）である。チャネル構造１２４の半導体チャネル１２８の頂部１２７を囲む導電層１２２と組み合わせたＮ型ドープ半導体層１２０は、３Ｄメモリデバイス１００の消去動作のためのＧＩＤＬ支援ボディバイアスを有効にできる。ＮＡＮＤメモリストリングのソース選択ゲートの周りのＧＩＤＬは、ＮＡＮＤメモリストリング内にホール電流を生成して、消去動作のボディ電位を上昇させることができる。すなわち、いくつかの実施形態によれば、３Ｄメモリデバイス１００は、消去動作を実行するときに、ＧＩＤＬ支援ボディバイアスを生成するように構成される。
図１Ａに示すように、３Ｄメモリデバイス１００の第２の半導体構造１０４は、各々がメモリスタック１１４の交互配置された導電層１１６および誘電体層１１８を貫通して垂直に延在する絶縁構造１３０を、さらに含むことができる。いくつかの実施形態によれば、Ｎ型ドープ半導体層１２０内にさらに延在するチャネル構造１２４とは異なり、絶縁構造１３０は、Ｎ型ドープ半導体層１２０の底面で停止する、すなわち、Ｎ型ドープ半導体層１２０内に垂直に延在しない。すなわち、絶縁構造１３０の天面は、Ｎ型ドープ半導体層１２０の底面と同一平面上にあり得る。各絶縁構造１３０はまた、横方向に延在し、チャネル構造１２４を複数のブロックに分離することができる。すなわち、メモリスタック１１４は、絶縁構造１３０によって複数のメモリブロックに分割することができ、それにより、チャネル構造１２４のアレイを、各メモリブロックに分離することができる。いくつかの実施形態によれば、前面ＡＣＳコンタクトを含む上述の既存の３ＤＮＡＮＤメモリデバイスのスリット構造とは異なり、絶縁構造１３０は、その中に（すなわち、ソースコンタクトとして機能しない）コンタクトを含まず、したがって、導電層１１６（ワード線を含む）との寄生容量および漏れ電流をもたらさない。いくつかの実施形態では、各絶縁構造１３０は、酸化シリコン、窒化シリコン、酸窒化シリコン、またはそれらの任意の組み合わせを含むが、これらに限定されない、１つまたは複数の誘電体材料で充填された開口部（例えば、スリット）を含む。一例では、各絶縁構造１３０は、酸化シリコンで充填されてもよい。
さらに、以下で詳細に説明するように、絶縁構造１３０を形成するための開口部は、Ｎ型ドープ半導体層１２０および導電層１２２の第２の部分を形成するために使用されないので、交互配置された導電層１１６および誘電体層１１８の数が増加するにつれて、開口部（例えば、５０より大きい）のアスペクト比が増加しても、Ｎ型ドープ半導体層１２０および導電層１２２の形成に影響を与えないであろう。
図１に示すように、３Ｄメモリデバイス１００は、前面ソースコンタクトの代わりに、メモリスタック１１４の上方にあり、Ｎ型ドープ半導体層１２０に接触する裏面ソースコンタクト１３２を含むことができる。ソースコンタクト１３２およびメモリスタック１１４（およびそれを貫通する絶縁構造１３０）は、Ｎ型ドープ半導体層１２０の両側に配置することができ、したがって「裏面」ソースコンタクトと見なすことができる。いくつかの実施形態では、ソースコンタクト１３２は、Ｎ型ドープ半導体層１２０を介して、チャネル構造１２４の半導体チャネル１２８に電気的に接続される。いくつかの実施形態では、ソースコンタクト１３２は、絶縁構造１３０と横方向に整列しておらず、それらの間の電気的接続の抵抗を低減するためにチャネル構造１２４に接近している。例えば、ソースコンタクト１３２は、絶縁構造１３０とチャネル構造１２４との間に横方向（例えば、図１のｘ方向）に、あってもよい。ソースコンタクト１３２は、任意の適切なタイプのコンタクトを含むことができる。いくつかの実施形態では、ソースコンタクト１３２はＶＩＡコンタクトを含む。いくつかの実施形態では、ソースコンタクト１３２は、横方向に延在する壁状コンタクトを含む。ソースコンタクト１３２は、金属層（例えば、Ｗ、Ｃｏ、Ｃｕ、もしくはＡｌ）または接着層（例えば、窒化チタン（ＴｉＮ））に囲まれたシリサイド層などの、１つまたは複数の導電層を含むことができる。
図１Ａに示すように、３Ｄメモリデバイス１００は、例えば、３Ｄメモリデバイス１００と外部回路との間で電気信号を転送する、信号出力パッド用のソースコンタクト１３２の上方にあり、かつ電気的に接続されたＢＥＯＬ相互接続層１３３をさらに含むことができる。いくつかの実施形態では、相互接続層１３３は、Ｎ型ドープ半導体層１２０上の１つまたは複数のＩＬＤ層１３４、およびＩＬＤ層１３４上の再配線層１３６を含む。いくつかの実施形態によれば、ソースコンタクト１３２の上端は、ＩＬＤ層１３４の天面および再配線層１３６の底面と同一平面上にあり、ソースコンタクト１３２は、ＩＬＤ層１３４および導電層１２２を貫通してＮ型ドープ半導体層１２０に垂直に延在する。相互接続層１３３内のＩＬＤ層１３４は、酸化シリコン、窒化シリコン、酸窒化シリコン、低ｋ誘電体、またはそれらの任意の組み合わせを含むが、これらに限定されない、誘電体材料を含むことができる。相互接続層１３３内の再配線層１３６は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、またはそれらの任意の組み合わせを含むが、これらに限定されない、導電性材料を含むことができる。一例では、再配線層１３６はＡｌを含むことができる。いくつかの実施形態では、相互接続層１３３は、３Ｄメモリデバイス１００の不動態化および保護のための最外層として、パッシベーション層１３８をさらに含む。再配線層１３６の一部は、コンタクトパッド１４０としてパッシベーション層１３８から露出することができる。すなわち、３Ｄメモリデバイス１００の相互接続層１３３はまた、ワイヤボンディングおよび／またはインターポーザとのボンディングのためのコンタクトパッド１４０を含むことができる。
いくつかの実施形態では、３Ｄメモリデバイス１００の第２の半導体構造１０４は、Ｎ型ドープ半導体層１２０を貫通するコンタクト１４２および１４４を、さらに含む。いくつかの実施形態によれば、Ｎ型ドープ半導体層１２０はポリシリコンを含むことができるので、コンタクト１４２および１４４は、シリコン貫通コンタクト（ＴＳＣ）である。いくつかの実施形態では、コンタクト１４２は、Ｎ型ドープ半導体層１２０およびＩＬＤ層１３４を貫通して延在し、再配線層１３６に接触しており、それにより、Ｎ型ドープ半導体層１２０は、相互接続層１３３のソースコンタクト１３２および再配線層１３６を介して、コンタクト１４２に電気的に接続される。いくつかの実施形態では、コンタクト１４４は、コンタクトパッド１４０に接触するようにＮ型ドープ半導体層１２０およびＩＬＤ層１３４を貫通して延在する。コンタクト１４２および１４４はそれぞれ、金属層（例えば、Ｗ、Ｃｏ、Ｃｕ、もしくはＡｌ）、または接着層（例えば、ＴｉＮ）によって囲まれたシリサイド層などの１つまたは複数の導電層を含むことができる。いくつかの実施形態では、少なくともコンタクト１４４は、コンタクト１４４をＮ型ドープ半導体層１２０から電気的に分離するためのスペーサ（例えば、誘電体層）をさらに含む。
いくつかの実施形態では、３Ｄメモリデバイス１００は、各々がメモリスタック１１４の外側で垂直に延在する周辺コンタクト１４６および１４８をさらに含む。各周辺コンタクト１４６または１４８は、メモリスタック１１４の外側の周辺領域において、接合層１１２からＮ型ドープ半導体層１２０まで垂直に延在するように、メモリスタック１１４の深さよりも大きい深さを有することができる。いくつかの実施形態では、コンタクト１４２は周辺コンタクト１４６の下方にあり、かつ接触しており、それにより、Ｎ型ドープ半導体層１２０は、少なくともソースコンタクト１３２、相互接続層１３３、コンタクト１４２、および周辺コンタクト１４６を介して、第１の半導体構造１０２内の周辺回路１０８に電気的に接続される。いくつかの実施形態では、周辺コンタクト１４８はコンタクト１４４の下方にあり、かつ接触しており、それにより、第１の半導体構造１０２内の周辺回路１０８は、少なくともコンタクト１４４および周辺コンタクト１４８を介して、信号出力パッド用のコンタクトパッド１４０に電気的に接続される。周辺コンタクト１４６および１４８はそれぞれ、金属層（例えば、Ｗ、Ｃｏ、Ｃｕ、もしくはＡｌ）、または接着層（例えば、ＴｉＮ）によって囲まれたシリサイド層などの１つまたは複数の導電層を含むことができる。いくつかの実施形態では、導電層１２２はメモリスタック１１４の領域内にあり、すなわち、周辺領域内に横方向に延在せず、それにより、コンタクト１４２および１４４は、それぞれ周辺コンタクト１４８および１４４に接触するために導電層１２２を貫通して垂直に延在しない。
図１に示すように、３Ｄメモリデバイス１００はまた、メモリスタック１１４内の構造と直接接触する、相互接続構造の一部としての様々なローカルコンタクト（「Ｃ１」としても知られる）を含む。いくつかの実施形態では、ローカルコンタクトは、それぞれのチャネル構造１２４の下端の下方あり、かつ接触するチャネル・ローカル・コンタクト１５０を含む。各チャネル・ローカル・コンタクト１５０は、ビット線ファンアウトのためのビット線コンタクト（図示せず）に、電気的に接続することができる。いくつかの実施形態では、ローカルコンタクトは、ワード線ファンアウトのためにメモリスタック１１４の階段構造において、それぞれの導電層１１６（ワード線を含む）の下方にあり、かつ接触するワード線ローカルコンタクト１５２をさらに含む。チャネル・ローカル・コンタクト１５０およびワード線ローカルコンタクト１５２などのローカルコンタクトは、少なくとも接合層１１２および１１０を介して、第１の半導体構造１０２の周辺回路１０８に電気的に接続することができる。チャネル・ローカル・コンタクト１５０およびワード線ローカルコンタクト１５２などのローカルコンタクトはそれぞれ、金属層（例えば、Ｗ、Ｃｏ、Ｃｕ、もしくはＡｌ）または接着層（例えば、ＴｉＮ）によって囲まれたシリサイド層などの１つまたは複数の導電層を含むことができる。
図１Ｂは、本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイス１５０の断面の側面図を示す。３Ｄメモリデバイス１５０は、導電層１２２およびチャネル構造１２４の上端の異なる構造を除いて、３Ｄメモリデバイス１００と同様である。説明を容易にするために、３Ｄメモリデバイス１５０および１００の両方における他の同一構造の詳細は、繰り返さないことが理解されよう。
図１Ｂに示すように、いくつかの実施形態によれば、各チャネル構造１２４は、Ｎ型ドープ半導体層１２０に当接するチャネルプラグ１２５をさらに含む。いくつかの実施形態では、各チャネルプラグ１２５は、半導体チャネル１２８のそれぞれの頂部１２７を取り囲んで接触する。チャネルプラグ１２５の天面は、Ｎ型ドープ半導体層１２０の天面と同一平面とすることができる。チャネルプラグ１２５は、半導体チャネル１２８の頂部１２７と同一材料、例えば、ドープされたポリシリコンを有することができ、したがって、チャネル構造１２４の半導体チャネル１２８の一部として見ることができる。すなわち、Ｎ型ドープ半導体層１２０によって囲まれたドープポリシリコン構造全体は、本開示におけるチャネル構造１２４の上端として見ることができる。したがって、いくつかの実施形態によれば、３Ｄメモリデバイス１００および１５０の両方の導電層１２２（およびその中の金属シリサイド層１２１）は、チャネル構造１２４の上端に接触している。
図１Ａに示す、導電層１２２の第２の部分がＮ型ドープ半導体層１２０の天面の下方にあり、チャネル構造１２４の上端を囲む３Ｄメモリデバイス１００の導電層１２２とは異なり、図１Ｂにおいては、チャネル構造１２４の上端もチャネルプラグ１２５を含むために、導電層１２２全体は、Ｎ型ドープ半導体層１２０の天面の上方にある。図１Ｂに示すように、チャネル構造１２４の上端の天面は、Ｎ型ドープ半導体層１２０の天面と同一平面上にあり、導電層１２２は、Ｎ型ドープ半導体層１２０およびチャネル構造１２４の上端上に配置される。言い換えれば、Ｎ型ドープ半導体層１２０と半導体チャネル１２８の頂部１２７との間の凹部を充填する３Ｄメモリデバイス１００内の導電層１２２の一部は、３Ｄメモリデバイス１５０内のチャネルプラグ１２５によって置き換えることができ、それにより、導電層１２２は、Ｎ型ドープ半導体層１２０およびチャネル構造１２４の天面上の同一平面内に形成することができる。
図１Ｃは、本開示のいくつかの実施形態による、さらに別の例示的な３Ｄメモリデバイス１６０の断面の側面図を示す。３Ｄメモリデバイス１６０は、導電層１２２の異なる構造を除いて、３Ｄメモリデバイス１００と同様である。説明を容易にするために、３Ｄメモリデバイス１６０および１００の両方における他の同一構造の詳細は、繰り返さないことが理解されよう。
図１Ｃに示すように、いくつかの実施形態によれば、導電層１２２の金属層１２３は、半導体チャネル１２８に接触しており、金属層１２３の一部は、金属シリサイド層１２１の上方にあり、かつ接触する。金属シリサイド層１２１の一部がＮ型ドープ半導体層１２０の天面の下方にあり、半導体チャネル１２８の頂部１２７を囲む３Ｄメモリデバイス１００の導電層１２２とは異なり、３Ｄメモリデバイス１６０では、金属層１２３のみがＮ型ドープ半導体層１２０の天面の下方にあり、半導体チャネル１２８の頂部１２７を囲む。それでもなお、導電層１２２の第１の部分は、３Ｄメモリデバイス１００，１５０、および１６０におい同一構造を有し、すなわち、Ｎ型ドープ半導体層１２０上の金属シリサイド層１２１と、金属シリサイド層１２１の上方にあり、かつ接触する金属層１２３と、を有する。導電層１２２の第２の部分（チャネル構造１２４の領域内）に関しては、製造プロセス（例えば、Ｎ型ドープ半導体層１２０と半導体チャネル１２８の頂部１２７との間の凹部がどのように充填されるか）に対応して、以下に詳細に説明する導電層１２２を形成するための異なる例が、３Ｄメモリデバイス１００，１５０、および１６０の様々な構造の原因となり得る。
例えば、以下で詳細に説明するように、図１Ｃの３Ｄメモリデバイス１６０の金属シリサイド層１２１は、チャネル構造１２４のチャネルホールのエッチングを自動的に停止するための停止層の一部であってもよい。停止層は、Ｎ型ドープ半導体層１２０の裏面からチャネル構造１２４の上端を露出させるようにパターニングされてもよく、停止層の残りの部分は、金属シリサイド層１２１として３Ｄメモリデバイス１６０内に残ってもよい。次いで、金属層１２３を形成して、Ｎ型ドープ半導体層１２０と半導体チャネル１２８の頂部１２７との間、ならびに金属シリサイド層１２１上の凹部を充填することができる。対照的に、３Ｄメモリデバイス１００および１５０の同一停止層は、導電層１２２の形成前に除去されてもよい。したがって、３Ｄメモリデバイス１００および１５０内の金属シリサイド層１２１は、３Ｄメモリデバイス１００内のチャネルプラグ１２５なし、または３Ｄメモリデバイス１５０内のチャネルプラグ１２５ありのいずれかで、チャネル構造１２４の上端に接触するように、Ｎ型ドープ半導体層１２０の裏面から停止層を除去した後に形成することができ、これにより、チャネル構造１２４との接触抵抗を低下させることができるが、３Ｄメモリデバイス１６０内の導電層１２２と比較してプロセス数が増加する。
図２Ａは、本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイス２００の断面の側面図を示す。いくつかの実施形態では、３Ｄメモリデバイス２００は、第１の半導体構造２０２と、第１の半導体構造２０２の上に積層された第２の半導体構造２０４とを含む接合チップである。いくつかの実施形態によれば、第１および第２の半導体構造２０２および２０４は、それらの間の接合インターフェイス２０６で連結される。図２Ａに示すように、第１の半導体構造２０２は、基板２０１を含むことができ、それは、シリコン（例えば、単結晶シリコン、ｃ－Ｓｉ）、ＳｉＧｅ、ＧａＡｓ、Ｇｅ、ＳＯＩ、または任意の他の適切な材料を含むことができる。
３Ｄメモリデバイス２００の第１の半導体構造２０２は、基板２０１上に周辺回路２０８を含むことができる。いくつかの実施形態では、周辺回路２０８は、３Ｄメモリデバイス２００を制御および検知するように構成される。周辺回路２０８は、ページバッファ、デコーダ（例えば、行デコーダおよび列デコーダ）、検知増幅器、ドライバ（例えば、ワード線ドライバ）、チャージポンプ、電流もしくは電圧基準、または回路の任意の能動もしくは受動構成要素（例えば、トランジスタ、ダイオード、抵抗器、またはコンデンサ）を含むが、これらに限定されない、３Ｄメモリデバイス２００の動作を容易にするために使用される任意の適切なデジタル、アナログ、および／または混合信号制御および検知回路とすることができる。周辺回路２０８は、基板２０１上に形成されたトランジスタを含むことができ、その中で、トランジスタの全体または一部は、基板２０１内に（例えば、基板２０１の天面の下）および／または基板２０１上に、直接形成される。分離領域（例えば、シャロー・トレンチ・アイソレーション（ＳＴＩ））およびドープ領域（例えば、トランジスタのソース領域およびドレイン領域）も、基板２０１内に形成できる。いくつかの実施形態によれば、トランジスタは、高度な論理プロセス（例えば、９０ｎｍ、６５ｎｍ、４５ｎｍ、３２ｎｍ、２８ｎｍ、２０ｎｍ、１６ｎｍ、１４ｎｍ、１０ｎｍ、７ｎｍ、５ｎｍ、３ｎｍ、２ｎｍなどの技術ノード）備えており、高速である。いくつかの実施形態では、周辺回路２０８は、プロセッサおよびＰＬＤなどの論理回路、またはＳＲＡＭおよびＤＲＡＭなどのメモリ回路を含む、高度な論理プロセスと互換性のある任意の他の回路をさらに含み得ることが理解されよう。
いくつかの実施形態では、３Ｄメモリデバイス２００の第１の半導体構造２０２は、周辺回路２０８との間で電気信号を転送するために、周辺回路２０８の上方に相互接続層（図示せず）をさらに含む。相互接続層は、横方向の相互接続線およびＶＩＡコンタクトを含む複数の相互接続（本明細書では「コンタクト」とも呼ばれる）を含むことができる。本明細書で使用される場合、「相互接続」という用語は、ＭＥＯＬ相互接続、およびＢＥＯＬ相互接続などの任意の適切なタイプの相互接続を広く含むことができる。相互接続層は、相互接続線およびＶＩＡコンタクトが形成され得る１つまたは複数のＩＬＤ層（「（ＩＭＤ層」としても知られる）をさらに含むことができる。すなわち、相互接続層は、複数のＩＬＤ層内に相互接続線およびＶＩＡコンタクトを含むことができる。相互接続層内の相互接続線およびＶＩＡコンタクトは、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、またはそれらの任意の組み合わせを含むが、これらに限定されない、導電性材料を含むことができる。相互接続層内のＩＬＤ層は、酸化シリコン、窒化シリコン、酸窒化シリコン、低ｋ誘電体、またはそれらの任意の組み合わせを含むが、これらに限定されない、誘電体材料を含むことができる。
図２Ａに示すように、３Ｄメモリデバイス２００の第１の半導体構造２０２は、接合インターフェイス２０６において、相互接続層および周辺回路２０８の上方に、接合層２１０をさらに含むことができる。接合層２１０は、複数の接合コンタクト２１１と、接合コンタクト２１１を電気的に絶縁する誘電体とを含むことができる。接合コンタクト２１１は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、またはそれらの任意の組み合わせを含むが、これらに限定されない、導電性材料を含むことができる。接合層２１０の残りの領域は、酸化シリコン、窒化シリコン、酸窒化シリコン、低ｋ誘電体、またはそれらの任意の組み合わせを含むが、これらに限定されない、誘電体で形成することができる。接合コンタクト２１１および接合層２１０内の周囲の誘電体は、ハイブリッド接合に使用することができる。
同様に、図２Ａに示すように、３Ｄメモリデバイス２００の第２の半導体構造２０４はまた、接合インターフェイス２０６、および第１の半導体構造２０２の接合層２１０の上方に接合層２１２を含むことができる。接合層２１２は、複数の接合コンタクト２１３と、接合コンタクト２１３を電気的に絶縁する誘電体とを含むことができる。接合コンタクト２１３は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、またはそれらの任意の組み合わせを含むが、これらに限定されない、導電性材料を含むことができる。接合層２１２の残りの領域は、酸化シリコン、窒化シリコン、酸窒化シリコン、低ｋ誘電体、またはそれらの任意の組み合わせを含むが、これらに限定されない、誘電体で形成することができる。接合コンタクト２１３および接合層２１２内の周囲の誘電体は、ハイブリッド接合に使用することができる。いくつかの実施形態によれば、接合コンタクト２１３は、接合インターフェイス２０６で接合コンタクト２１１に接触している。
以下で詳細に説明するように、第２の半導体構造２０４は、接合インターフェイス２０６で、対面方式で第１の半導体構造２０２の上に接合することができる。いくつかの実施形態では、接合インターフェイス２０６は、ハイブリッド接合（「金属／誘電体ハイブリッド接合」としても知られる）の結果として、接合層２１０と２１２との間に配置される。これは、直接接合技術（例えば、はんだまたは接着剤などの中間層を使用せずに表面間の接合を形成する）であり、金属―金属接合および誘電体―誘電体接合を同時に達成できる いくつかの実施形態では、接合インターフェイス２０６は、接合層２１２および２１０が接触し、接合される場所である。実際には、接合インターフェイス２０６は、第１の半導体構造２０２の接合層２１０の天面および第２の半導体構造２０４の接合層２１２の底面を含む、特定の厚さを有する層であり得る。
いくつかの実施形態では、３Ｄメモリデバイス２００の第２の半導体構造２０４は、電気信号を転送するために、接合層２１２の上方に相互接続層（図示せず）をさらに含む。相互接続層は、ＭＥＯＬ相互接続、およびＢＥＯＬ相互接続などの複数の相互接続を含むことができる。相互接続層は、相互接続線、およびＶＩＡコンタクトが形成され得る１つまたは複数のＩＬＤ層を、さらに含むことができる。相互接続層内の相互接続線、およびＶＩＡコンタクトは、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、またはそれらの任意の組み合わせを含むが、これらに限定されない、導電性材料を含むことができる。相互接続層内のＩＬＤ層は、酸化シリコン、窒化シリコン、酸窒化シリコン、低ｋ誘電体、またはそれらの任意の組み合わせを含むが、これらに限定されない、誘電体材料を含むことができる。
いくつかの実施形態では、３Ｄメモリデバイス２００は、メモリセルがＮＡＮＤメモリストリングのアレイの形態で提供されるＮＡＮＤフラッシュ・メモリ・デバイスである。図２Ａに示すように、３Ｄメモリデバイス２００の第２の半導体構造２０４は、ＮＡＮＤメモリストリングのアレイとして機能するチャネル構造２２４のアレイを含むことができる。図２Ａに示すように、各チャネル構造２２４は、それぞれが導電層２１６および誘電体層２１８を含む複数の対を貫通して垂直に延在できる。交互配置された導電層２１６および誘電体層２１８は、メモリスタック２１４の一部である。メモリスタック２１４内の導電層２１６および誘電体層２１８の対の数（例えば、３２、６４、９６，１２８，１６０，１９２，２２４，２５６、またはそれ以上）は、３Ｄメモリデバイス２００内のメモリセル数を決定する。いくつかの実施形態では、メモリスタック２１４は、互いに積み重ねられた複数のメモリデッキを含む、マルチデッキ構造（図示せず）を有してもよいことが理解されよう。各メモリデッキ内の導電層２１６および誘電体層２１８の対の数は、同じであっても異なっていてもよい。
メモリスタック２１４は、複数の交互配置された導電層２１６および誘電体層２１８を含むことができる。メモリスタック２１４内の導電層２１６および誘電体層２１８は、垂直方向に交互であり得る。言い換えれば、メモリスタック２１４の頂部または底部のものを除いて、各導電層２１６は両側で２つの誘電体層２１８と隣接でき、各誘電体層２１８は両側で２つの導電層２１６と隣接できる。導電層２１６は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ポリシリコン、ドープシリコン、シリサイド、またはそれらの任意の組み合わせを含むが、これらに限定されない、導電性材料を含むことができる。各導電層２１６は、接着層およびゲート誘電体層によって囲まれたゲート電極（ゲート線）を含むことができる。導電層２１６のゲート電極は、ワード線として横方向に延在し、メモリスタック２１４の１つまたは複数の階段構造で終わることができる。誘電体層２１８は、酸化シリコン、窒化シリコン、酸窒化シリコン、またはそれらの任意の組み合わせを含むが、これらに限定されない、誘電体材料を含むことができる。
図２Ａに示すように、３Ｄメモリデバイス２００の第２の半導体構造２０４はまた、メモリスタック１１４の上方に、Ｐ型ドープ半導体層２２０を含むことができる。Ｐ型ドープ半導体層２２０は、上述したような「側壁ＳＥＧ」の一例であり得る。Ｐ型ドープ半導体層２２０は、シリコンなどの半導体材料を含むことができる。いくつかの実施形態では、Ｐ型ドープ半導体層２２０は、以下で詳細に説明するように、堆積技術によって形成されたポリシリコンを含む。Ｐ型ドープ半導体層２２０は、ホウ素（Ｂ）、ガリウム（Ｇａ）、またはアルミニウム（Ａｌ）などの任意の適切なＰ型ドーパントでドープすることができ、真性半導体には「正孔」と呼ばれる価電子の欠損を作り出す。例えば、Ｐ型ドープ半導体層２２０は、Ｂ、Ｇａ、またはＡｌなどのＰ型ドーパントでドープされたポリシリコン層であってもよい。
いくつかの実施形態では、３Ｄメモリデバイス２００の第２の半導体構造２０４は、Ｐ型ドープ半導体層２２０内に、Ｎウェル２２１をさらに含む。Ｎウェル２２１は、リン（Ｐ）、ヒ素（Ａｒ）、またはアンチモン（Ｓｂ）などの任意の適切なＮ型ドーパントでドープすることができ、これは、自由電子に寄与し、真性半導体の導電率を増加させる。いくつかの実施形態では、Ｎウェル２２１は、Ｐ型ドープ半導体層２２０の底面からドープされる。Ｎウェル２２１は、Ｐ型ドープ半導体層２２０の厚さ全体に、すなわちＰ型ドープ半導体層２２０の天面に、またはＰ型ドープ半導体層２２０の厚さ全体の一部に、垂直に延在してもよいことが理解されよう。
いくつかの実施形態では、各チャネル構造２２４は、半導体層（例えば、半導体チャネル２２８）および複合誘電体層（例えば、メモリ膜２２６）で、充填されたチャネルホールを含む。いくつかの実施形態では、半導体チャネル２２８は、アモルファスシリコン、ポリシリコン、または単結晶シリコンなどのシリコンを含む。いくつかの実施形態では、メモリ膜２２６は、トンネル層、記憶層（「電荷トラップ層」としても知られる）、およびブロッキング層を含む複合層である。チャネル構造２２４の残りの空間は、酸化シリコンなどの誘電体材料を含むキャップ層、および／またはエアギャップで部分的または完全に充填することができる。チャネル構造２２４は、円筒形状（例えば、ピラー形状）を有することができる。いくつかの実施形態によれば、メモリ膜２２６のキャップ層、半導体チャネル２２８、トンネル層、記憶層、およびブロッキング層は、ピラーの中心から外面に向かって半径方向に、この順序で配置される。トンネル層は、酸化シリコン、酸窒化シリコン、またはそれらの任意の組み合わせを含むことができる。記憶層は、窒化シリコン、酸窒化シリコン、ケイ素、またはそれらの任意の組み合わせを含むことができる。ブロッキング層は、酸化シリコン、酸窒化シリコン、高ｋ誘電体、またはそれらの任意の組み合わせを含むことができる。一例では、メモリ膜２２６は、酸化シリコン／酸窒化シリコン／酸化シリコン（ＯＮＯ）の複合層を含むことができる。
いくつかの実施形態では、チャネル構造２２４は、チャネル構造２２４の底部（例えば、下端）にチャネルプラグ２２７をさらに含む。本明細書で使用される場合、構成要素（例えば、チャネル構造２２４）の「上端」は、基板２０１が３Ｄメモリデバイス２００の最下面に位置するときに、ｙ方向において基板２０１からより遠い端部であり、構成要素（例えば、チャネル構造２２４）の「下端」は、ｙ方向において基板２０１により近い端部である。チャネルプラグ２２７は、半導体材料（例えば、ポリシリコン）を含むことができる。いくつかの実施形態では、チャネルプラグ２２７は、ＮＡＮＤメモリストリングのドレインとして機能する。
図２Ａに示すように、各チャネル構造２２４は、メモリスタック２１４の交互配置された導電層２１６および誘電体層２１８を通ってＰ型ドープ半導体層２２０に垂直に延在できる。各チャネル構造２２４の上端は、Ｐ型ドープ半導体層２２０の天面と同一平面またはそれより下方にあり得る。すなわち、いくつかの実施形態によれば、チャネル構造２２４は、Ｐ型ドープ半導体層２２０の天面を超えて延在しない。いくつかの実施形態では、メモリ膜２２６の上端は、図２Ａに示すように、チャネル構造２２４内の半導体チャネル２２８の上端より下方にある。いくつかの実施形態では、メモリ膜２２６の上端は、Ｐ型ドープ半導体層２２０の天面より下方にあり、半導体チャネル２２８の上端は、Ｐ型ドープ半導体層２２０の天面と同一平面またはそれより下方にある。例えば、図２Ａに示すように、メモリ膜２２６は、Ｐ型ドープ半導体層２２０の底面で終了してもよく、一方で、半導体チャネル２２８は、Ｐ型ドープ半導体層２２０の底面の上方に延在してもよく、それにより、Ｐ型ドープ半導体層２２０は、Ｐ型ドープ半導体層２２０内に延在する半導体チャネル２２８の頂部２２９を囲んで、かつ接触してもよい。いくつかの実施形態では、Ｐ型ドープ半導体層２２０内に延在する半導体チャネル２２８の頂部２２９のドーピング濃度は、半導体チャネル２２８の残りのドーピング濃度とは異なる。例えば、半導体チャネル２２８は、頂部２２９を除いて非ドープのポリシリコンを含むことができ、これは、周囲のＰ型ドープ半導体層２２０との電気的接続を形成する際にその導電性を高めるために、ドープされたポリシリコンを含むことができる。
いくつかの実施形態では、３Ｄメモリデバイス２００の第２の半導体構造２０４は、チャネル構造２２４の上端の上方にあり、かつ接触する導電層２２２を含む。導電層２２２は、複数のチャネル構造２２４を電気的に接続できる。図２Ａの側面図には示されていないが、導電層２２２は、複数のチャネル構造２２４に接触する連続導電層（例えば、平面図では、ソースコンタクト２３２が通過することを可能にするための穴（メッシュ）を、その中に有する導電性プレート）であってもよいことが理解されよう。その結果、導電層２２２およびＰ型ドープ半導体層２２０は、同一ブロック内のＮＡＮＤメモリストリングのアレイのソース間、すなわちＡＣＳ間、の電気接続を共に提供することができる。図２Ａに示すように、いくつかの実施形態では、導電層２２２は、横方向に２つの部分、すなわち、Ｐ型ドープ半導体層２２０上の第１の部分（チャネル構造２２４の領域の外側）、Ｐ型ドープ半導体層２２０に当接し、チャネル構造２２４の上端に接触する第２の部分（チャネル構造２２４の領域内）を含む。すなわち、いくつかの実施形態によれば、導電層２２２の少なくとも一部（すなわち、第１の部分）は、Ｐ型ドープ半導体層２２０上にある。いくつかの実施形態によれば、Ｐ型ドープ半導体層２２０内に延在する各チャネル構造２２４の上端を囲む導電層２２２の残りの部分（すなわち、第２の部分）は、半導体チャネル２２８の頂部２２９に接触している。以下で詳細に説明するように、メモリスタック２１４の形成、ならびに半導体チャネル２２８の導電層２２２および頂部２２９の形成は、Ｐ型ドープ半導体層２２０の対向する両側で行われ、これにより、メモリスタック１１４を貫通して延在する開口部を介しての堆積またはエッチングプロセスを回避することができ、それにより、製造の複雑さおよびコストが低減され、歩留まりおよび垂直スケーラビリティを向上できる。
いくつかの実施形態では、導電層２２２は、金属シリサイド層２１９および金属シリサイド層２１９の上方の金属層２２３を含む、垂直方向の複数の層を含む。金属シリサイド層２１９および金属層２２３のそれぞれは、連続膜であり得る。金属シリサイド層２１９は、Ｐ型ドープ半導体層２２０（導電層２２２の第１の部分内）、およびチャネル構造２２４（導電層２２２の第２の部分内）の上端の上方にあり、かつ接触して配置することができる。いくつかの実施形態では、金属シリサイド層２１９の一部は、Ｐ型ドープ半導体層２２０内に延在する半導体チャネル２２８の頂部２２９を取り囲んで接触し、複数のチャネル構造２２４との電気的接続を行う。金属シリサイド層２１９は、金属シリサイド、例えば、銅シリサイド、コバルト・シリサイド、ニッケル・シリサイド、チタン・シリサイド、タングステン・シリサイド、銀シリサイド、アルミニウム・シリサイド、金シリサイド、白金シリサイド、任意の他の適切な金属シリサイド、またはそれらの任意の組み合わせを含むことができる。いくつかの実施形態によれば、金属層２２３は、金属シリサイド層２１９の上方にあり、かつ接触する。金属層２２３は、金属、例えば、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、Ｎｉ、Ｔｉ、任意の他の適切な金属、またはそれらの任意の組み合わせを含むことができる。金属層２２３内の金属は、任意の適切な導電性金属化合物および金属合金、例えば、窒化チタンおよび窒化タンタルも、広く含むことができることが理解されよう。金属シリサイド層２１９は、導電層２２２と半導体チャネル２２８の頂部２２９との間の接触抵抗を低減でき、導電層２２２内の金属層２２３のバリア層として機能することができる。
導電層２２２とＰ型ドープ半導体層２２０とを組み合わせることによって、チャネル構造２２４間（すなわち、同一ブロック内のＮＡＮＤメモリストリングのＡＣＳにおいて）の伝導度を、Ｐ型ドープ半導体層２２０単独と比較して増加させることができ、それによって３Ｄメモリデバイス２００の電気的性能を改善できる。導電層２２２を導入することによって、チャネル構造２２４間で同一伝導度／抵抗を維持するために、Ｐ型ドープ半導体層２２０の厚さを、例えば、５０ｎｍ未満などの、約５０ｎｍ未満に低減することができる。いくつかの実施形態では、Ｐ型ドープ半導体層２２０の厚さは、約１０ｎｍ～約３０ｎｍ、例えば１０ｎｍ～３０ｎｍ（例えば、１０ｎｍ、１１ｎｍ、１２ｎｍ、１３ｎｍ、１４ｎｍ、１５ｎｍ、１６ｎｍ、１７ｎｍ、１８ｎｍ、１９ｎｍ、２０ｎｍ、２１ｎｍ、２２ｎｍ、２３ｎｍ、２４ｎｍ、２５ｎｍ、２６ｎｍ、２７ｎｍ、２８ｎｍ、２９ｎｍ、３０ｎｍ、これらのいずれかの値によって下限で区切られた任意の範囲、またはこれらの値のいずれか２つによって定義される任意の範囲）である。チャネル構造２２４の半導体チャネル２２８の頂部２２９を囲む導電層２２２と組み合わせたＮ型ドープ半導体層２２０は、３Ｄメモリデバイス２００のＰウェル・バルク消去動作を有効にできる。本明細書で開示される３Ｄメモリデバイス２００の設計は、消去動作および読み出し動作をそれぞれ形成するために、正孔電流経路および電子電流経路の分離を達成することができる。いくつかの実施形態では、３Ｄメモリデバイス２００は、電子源（例えば、Ｎウェル２２１）とチャネル構造２２４の半導体チャネル２２８との間に電子電流経路を形成して、いくつかの実施形態よる、読み出し動作を実行するときに、ＮＡＮＤメモリストリングに電子を提供するように構成される。逆に、いくつかの実施形態によれば、３Ｄメモリデバイス２００は、正孔ソース（例えば、Ｐ型ドープ半導体層２２０）とチャネル構造２２４の半導体チャネル２２８との間に正孔電流経路を形成して、Ｐウェル・バルク消去動作を実行するときに、ＮＡＮＤメモリストリングに正孔を提供するように構成される。
図２Ａに示すように、３Ｄメモリデバイス２００の第２の半導体構造２０４は、各々がメモリスタック２１４の交互配置された導電層２１６および誘電体層２１８を貫通して垂直に延在する絶縁構造２３０を、さらに含むことができる。いくつかの実施形態によれば、Ｐ型ドープ半導体層２２０内にさらに延在するチャネル構造２２４とは異なり、絶縁構造２３０は、Ｐ型ドープ半導体層２２０の底面で停止する、すなわちＰ型ドープ半導体層２２０内に垂直に延在しない。すなわち、絶縁構造２３０の天面は、Ｐ型ドープ半導体層２２０の底面と同一平面上にあり得る。各絶縁構造２３０はまた、横方向に延在し、チャネル構造２２４を複数のブロックに分離することができる。すなわち、メモリスタック２１４は、絶縁構造２３０によって複数のメモリブロックに分割することができ、それにより、チャネル構造２２４のアレイを、各メモリブロックに分離することができる。いくつかの実施形態によれば、前面ＡＣＳコンタクトを含む上述の既存の３ＤＮＡＮＤメモリデバイスのスリット構造とは異なり、絶縁構造２３０は、その中に（すなわち、ソースコンタクトとして機能しない）コンタクトを含まず、したがって、導電層２１６（ワード線を含む）との寄生容量および漏れ電流を、もたらさない。いくつかの実施形態では、各絶縁構造２３０は、酸化シリコン、窒化シリコン、酸窒化シリコン、またはそれらの任意の組み合わせを含むが、これらに限定されない、１つまたは複数の誘電体材料で充填された開口部（例えば、スリット）を含む。一例では、各絶縁構造２３０は、酸化シリコンで充填されてもよい。
さらに、以下で詳細に説明するように、絶縁構造２３０を形成するための開口部は、Ｐ型ドープ半導体層２２０を形成するために使用されないので、交互配置された導電層２１６および誘電体層２１８の数が増加するにつれて、開口部（例えば、５０より大きい）のアスペクト比が増加しても、Ｐ型ドープ半導体層２２０および導電層２２２の形成に影響を与えないであろう。
図２Ａに示すように、３Ｄメモリデバイス２００は、前面ソースコンタクトの代わりに、メモリスタック２１４の上方にあり、それぞれＮウェル２２１およびＰ型ドープ半導体層２２０に接触する裏面ソースコンタクト２３１および２３２を含むことができる。ソースコンタクト２３１および２３２、ならびにメモリスタック２１４（およびそれらを貫通する絶縁構造２３０）は、Ｐ型ドープ半導体層２２０の両側に配置することができ、したがって「裏面」ソースコンタクトとして見なすことができる。いくつかの実施形態では、Ｐ型ドープ半導体層２２０に接触するソースコンタクト２３２は、Ｐ型ドープ半導体層２２０を介して、チャネル構造２２４の半導体チャネル２２８に電気的に接続される。いくつかの実施形態では、Ｎウェル２２１に接触するソースコンタクト２３１は、Ｐ型ドープ半導体層２２０を介して、チャネル構造２２４の半導体チャネル２２８に電気的に接続される。いくつかの実施形態では、ソースコンタクト２３２は、絶縁構造２３０と横方向に整列しておらず、それらの間の電気的接続の抵抗を低減するためにチャネル構造２２４に接近している。図２Ａに示すように、ソースコンタクト２３１は絶縁構造２３０と横方向に整列しているが、いくつかの例では、ソースコンタクト２３１は絶縁構造２３０と横方向に整列しておらず、チャネル構造２２４（例えば、絶縁構造２３０とチャネル構造２２４との間で横方向）に接近して、それらの間の電気的接続の抵抗も低減することができることが理解されよう。上述したように、ソースコンタクト２３１および２３２は、それぞれ読み出し動作および消去動作中に、電子電流および正孔電流を別々に制御するために使用することができる。ソースコンタクト２３１および２３２は、任意の適切なタイプのコンタクトを含むことができる。いくつかの実施形態では、ソースコンタクト２３１および２３２はＶＩＡコンタクトを含む。いくつかの実施形態では、ソースコンタクト２３１および２３２は、横方向に延在する壁状コンタクトを含む。ソースコンタクト２３１および２３２は、金属層（例えば、Ｗ、Ｃｏ、Ｃｕ、もしくはＡｌ）、または接着層（例えば、ＴｉＮ）によって囲まれたシリサイド層などの１つまたは複数の導電層を含むことができる。
図２に示すように、３Ｄメモリデバイス１００は、例えば、３Ｄメモリデバイス２００と外部回路との間で電気信号を転送する、信号出力パッド用のソースコンタクト２３１および２３２の上方にあり、かつ電気的に接続されたＢＥＯＬ相互接続層２３３を、さらに含むことができる。いくつかの実施形態では、相互接続層２３３は、Ｐ型ドープ半導体層２２０上の１つまたは複数のＩＬＤ層２３４、およびＩＬＤ層２３４上の再配線層２３６を含む。ソースコンタクト２３１または２３２の上端は、ＩＬＤ層２３４の天面および再配線層２３６の底面と同一平面上にある。ソースコンタクト２３１および２３２は、ＩＬＤ層２３４上で電気的に分離することができる。いくつかの実施形態では、ソースコンタクト２３２は、ＩＬＤ層２３４および導電層２２２を貫通してＰ型ドープ半導体層２２０内に垂直に延在し、Ｐ型ドープ半導体層２２０と電気的接続を行う。いくつかの実施形態では、ソースコンタクト２３１は、ＩＬＤ層２３４、導電層２２２、およびＰ型ドープ半導体層２２０を貫通してＮウェル２２１内に垂直に延在し、Ｎウェル２２１と電気的接続を行う。ソースコンタクト２３１は、その側壁を囲んでＰ型ドープ半導体層２２０から電気的に分離されるスペーサ（例えば、誘電体層）を含むことができる。再配線層２３６は、２つの電気的に分離された相互接続、すなわち、ソースコンタクト２３２に接触する第１の相互接続部２３６－１、およびソースコンタクト２３１に接触する第２の相互接続部２３６－２、を含むことができる。
相互接続層２３３内のＩＬＤ層２３４は、酸化シリコン、窒化シリコン、酸窒化シリコン、低ｋ誘電体、またはそれらの任意の組み合わせを含むが、これらに限定されない、誘電体材料を含むことができる。相互接続層２３３内の再配線層２３６は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、またはそれらの任意の組み合わせを含むが、これらに限定されない、導電性材料を含むことができる。一例では、再配線層２３６はＡｌを含む。いくつかの実施形態では、相互接続層２３３は、３Ｄメモリデバイス２００の不動態化および保護のための最外層として、パッシベーション層２３８をさらに含む。再配線層２３６の一部は、コンタクトパッド２４０としてパッシベーション層２３８から露出することができる。すなわち、３Ｄメモリデバイス２００の相互接続層２３３はまた、ワイヤボンディングおよび／またはインターポーザとのボンディングのためのコンタクトパッド２４０を含むことができる。
いくつかの実施形態では、３Ｄメモリデバイス２００の第２の半導体構造２０４は、Ｐ型ドープ半導体層２２０を貫通する、コンタクト２４２，２４３および２４４をさらに含む。いくつかの実施形態によれば、Ｐ型ドープ半導体層２２０はポリシリコンを含むことができるので、コンタクト２４２，２４３および２４４は、ＴＳＣである。いくつかの実施形態では、コンタクト２４２は、Ｐ型ドープ半導体層２２０およびＩＬＤ層２３４を貫通して延在し、再配線層２３６の第１の相互接続部２３６－１に接触しており、それにより、Ｐ型ドープ半導体層２２０は、相互接続層２３３のソースコンタクト２３２および第１の相互接続部２３６－１を介して、コンタクト２４２に電気的に接続される。いくつかの実施形態では、コンタクト２４３は、Ｐ型ドープ半導体層２２０およびＩＬＤ層２３４を貫通して延在し、再配線層２３６の第２の相互接続部２３６－２に接触しており、それにより、Ｎウェル２２１は、ソースコンタクト２３１および相互接続層２３３の第２の相互接続部２３６－２を介して、コンタクト２４３に電気的に接続される。いくつかの実施形態では、コンタクト２４４は、コンタクトパッド２４０に接触するようにＰ型ドープ半導体層２２０およびＩＬＤ層２３４を貫通して延在する。コンタクト２４２，２４３、および２４４はそれぞれ、金属層（例えば、Ｗ、Ｃｏ、Ｃｕ、もしくはＡｌ）、または接着層（例えば、ＴｉＮ）によって囲まれたシリサイド層などの１つまたは複数の導電層を含むことができる。いくつかの実施形態では、少なくともコンタクト２４３および２４４は各々、コンタクト２４３および２４４をＰ型ドープ半導体層２２０から電気的に分離するためのスペーサ（例えば、誘電体層）をさらに含む。
いくつかの実施形態では、３Ｄメモリデバイス２００は、各々がメモリスタック２１４の外側に垂直に延在する周辺コンタクト２４６，２４７、２４８をさらに含む。各周辺コンタクト２４６，２４７、または２４８は、メモリスタック２１４の外側の周辺領域において、接合層２１２からＰ型ドープ半導体層２２０まで垂直に延在するように、メモリスタック２１４の深さよりも大きい深さを有することができる。いくつかの実施形態では、周辺コンタクト２４２はコンタクト２４２の下方にあり、かつ接触しており、それにより、Ｐ型ドープ半導体層２２０は、少なくともソースコンタクト２３２、相互接続層２３３の第１の相互接続部２３６－１、コンタクト２４６、および周辺コンタクト２４６を介して、第１の半導体構造２０２内の周辺回路２０８に電気的に接続される。いくつかの実施形態では、周辺コンタクト２４７はコンタクト２４３の下方にあり、かつ接触しており、それにより、Ｎウェル２２１は、少なくともソースコンタクト２３１、相互接続層２３３の第２の相互接続部２３６－２、コンタクト２４３、および周辺コンタクト２４７を介して、第１の半導体構造２０２内の周辺回路２０８に電気的に接続される。すなわち、読み出し動作および消去動作のための電子電流および正孔電流は、異なる電気接続を介して、周辺回路２０８によって別々に制御することができる。いくつかの実施形態では、周辺コンタクト２４８はコンタクト２４４の下方にあり、かつ接触しており、それにより、第１の半導体構造２０２内の周辺回路２０８は、少なくともコンタクト２４４および周辺コンタクト２４８を介して、信号出力パッド用のコンタクトパッド２４０に電気的に接続される。周辺コンタクト２４６、２４７、２４８はそれぞれ、金属層（例えば、Ｗ、Ｃｏ、Ｃｕ、もしくはＡｌ）、または接着層（例えば、ＴｉＮ）によって囲まれたシリサイド層などの１つまたは複数の導電層を含むことができる。いくつかの実施形態では、導電層２２２は、メモリスタック２１４の領域内にあり、すなわち、周辺領域内に横方向に延在せず、それにより、コンタクト２４２、２４４、および２４３は、それぞれ周辺コンタクト２４６、２４８、および２４７に接触するために導電層２２２を貫通して垂直に延在しない。
図２Ａに示すように、３Ｄメモリデバイス２００はまた、メモリスタック２１４内の構造と直接接触する、相互接続構造の一部としての様々なローカルコンタクト（「Ｃ１」としても知られる）を含む。いくつかの実施形態では、ローカルコンタクトは、それぞれのチャネル構造２２４の下端の下方にあり、かつ接触するチャネル・ローカル・コンタクト２５０を含む。各チャネル・ローカル・コンタクト２５０は、ビット線ファンアウトのためのビット線コンタクト（図示せず）に、電気的に接続することができる。いくつかの実施形態では、ローカルコンタクトは、ワード線ファンアウトのためにメモリスタック２１４の階段構造において、それぞれの導電層２１６（ワード線を含む）の下方にあり、かつ接触するワード線ローカルコンタクト２５２をさらに含む。チャネル・ローカル・コンタクト２５０およびワード線ローカルコンタクト２５２などのローカルコンタクトは、少なくとも接合層２１２および２１０を介して、第１の半導体構造２０２の周辺回路２０８に電気的に接続することができる。チャネル・ローカル・コンタクト２５０およびワード線ローカルコンタクト２５２などのローカルコンタクトはそれぞれ、金属層（例えば、Ｗ、Ｃｏ、Ｃｕ、もしくはＡｌ）または接着層（例えば、ＴｉＮ）によって囲まれたシリサイド層などの１つまたは複数の導電層を含むことができる。
図２Ｂは、本開示のいくつかの実施形態による、さらに別の例示的な３Ｄメモリデバイス２５０の断面の側面図を示す。３Ｄメモリデバイス２５０は、導電層２２２およびチャネル構造２２４の上端の異なる構造を除いて、３Ｄメモリデバイス２００と同様である。説明を容易にするために、３Ｄメモリデバイス２５０および２００の両方における他の同一構造の詳細は、繰り返さないことが理解されよう。
図２Ｂに示すように、いくつかの実施形態によれば、各チャネル構造２２４は、Ｐ型ドープ半導体層２２０に当接するチャネルプラグ２２５をさらに含む。いくつかの実施形態では、各チャネルプラグ２２５は、半導体チャネル２２８のそれぞれの頂部２２９を取り囲んで接触する。チャネルプラグ２２５の天面は、Ｐ型ドープ半導体層２２０の天面と同一平面とすることができる。チャネルプラグ２２５は、半導体チャネル２２８の頂部２２９と同一材料、例えば、ドープされたポリシリコンを有することができ、したがって、チャネル構造２２４の半導体チャネル２２８の一部として見ることができる。すなわち、Ｐ型ドープ半導体層２２０によって囲まれたドープされたポリシリコン構造全体を、本開示におけるチャネル構造２２４の上端として見ることができる。したがって、いくつかの実施形態によれば、３Ｄメモリデバイス２００および２５０の両方の導電層２２２（およびその中の金属シリサイド層２１９）は、チャネル構造２２４の上端に接触している。
図２Ａに示される、導電層２２２の第２の部分がＰ型ドープ半導体層２２０の天面の下方にあり、チャネル構造２２４の上端を囲む３Ｄメモリデバイス２００の導電層２２２とは異なり、図２Ｂにおいては、チャネル構造２２４の上端もチャネルプラグ２２５を含むため、導電層２２２全体は、Ｐ型ドープ半導体層２２０の天面の上方にある。図２Ｂに示すように、チャネル構造２２４の上端の天面は、Ｐ型ドープ半導体層２２０の天面と同一平面上にあり、導電層２２２は、Ｐ型ドープ半導体層２２０およびチャネル構造２２４の上端上に配置される。言い換えれば、Ｐ型ドープ半導体層２２０と半導体チャネル２２８の頂部２２９との間の凹部を充填する３Ｄメモリデバイス２００内の導電層２２２の一部は、３Ｄメモリデバイス２５０内のチャネルプラグ２２５によって置き換えることができ、それにより、導電層２２２は、Ｐ型ドープ半導体層２２０およびチャネル構造２２４の天面上の同一平面内に形成することができる。
図２Ｃは、本開示のいくつかの実施形態による、さらに別の例示的な３Ｄメモリデバイス２６０の断面の側面図を示す。３Ｄメモリデバイス２６０は、導電層２２２の異なる構造を除いて、３Ｄメモリデバイス１００と同様である。説明を容易にするために、３Ｄメモリデバイス２６０および２００の両方における他の同一構造の詳細は、繰り返さないことが理解さよう。
図２Ｃに示すように、いくつかの実施形態によれば、導電層２２２の金属層２２３は、半導体チャネル２２８に接触しており、金属層２２３の一部は、金属シリサイド層２１９の上方にあり、かつ接触する。金属シリサイド層２１９の一部がＰ型ドープ半導体層２２０の天面の下方にあり、半導体チャネル２２８の頂部２２９を囲む３Ｄメモリデバイス２００の導電層２２２とは異なり、３Ｄメモリデバイス２６０では、金属層２２３のみがＰ型ドープ半導体層２２０の天面の下方にあり、半導体チャネル２２８の頂部２２９を囲む。それでもなお、導電層２２２の第１の部分は、３Ｄメモリデバイス２００，２５０、および２６０において同一構造を有し、すなわち、Ｐ型ドープ半導体層２２０上の金属シリサイド層２１９と、金属シリサイド層２１９の上方にあり、かつに接触する金属層２２３と、を有する。導電層２２２の第２の部分（チャネル構造２２４の領域内）に関しては、製造プロセス（例えば、Ｐ型ドープ半導体層２２０と半導体チャネル２２８の頂部２２９との間の凹部がどのように充填されるか）に対応して、以下に詳細に説明する導電層２２２を形成するための異なる例が、３Ｄメモリデバイス２００，２５０、および２６０の様々な構造の原因となり得る。
例えば、以下で詳細に説明するように、図２Ｃの３Ｄメモリデバイス２６０の金属シリサイド層２１９は、チャネル構造２２４のチャネルホールのエッチングを自動的に停止するための停止層の一部であってもよい。停止層は、Ｐ型ドープ半導体層２２０の裏面からチャネル構造２２４の上端を露出させるようにパターニングされてもよく、停止層の残りの部分は、金属シリサイド層２１９として３Ｄメモリデバイス２６０内に残ってもよい。次いで、金属層２２３を形成して、Ｐ型ドープ半導体層２２０と半導体チャネル２２８の頂部２２９との間、ならびに金属シリサイド層２１９上の凹部を充填することができる。対照的に、３Ｄメモリデバイス２００および２５０の同一停止層は、導電層２２２の形成前に除去されてもよい。したがって、３Ｄメモリデバイス２００および２５０内の金属シリサイド層２１９は、３Ｄメモリデバイス２００内のチャネルプラグ２２５なし、または３Ｄメモリデバイス２５０内のチャネルプラグ２２５ありのいずれかで、チャネル構造２２４の上端に接触するように、Ｐ型ドープ半導体層２２０の裏面から停止層を除去した後に形成することができ、これにより、チャネル構造２２４との接触抵抗を低下させることができるが、３Ｄメモリデバイス２６０内の導電層２２２と比較してプロセス数が増加する。
図３Ａは、本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。図３Ｂは、本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。図３Ｃは、本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。図３Ｄは、本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。図３Ｅは、本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。図３Ｆは、本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。図３Ｇは、本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。図３Ｈは、本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。図３Ｉは、本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。図３Ｊは、本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。図３Ｋは、本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。図３Ｌは、本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。図３Ｍは、本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。図３Ｎは、本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。図３Ｏは、本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。図３Ｐは、本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。図５Ａは、本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための方法５００のフローチャートを示す。図５Ｂは、本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための別の方法５０１のフローチャートを示す。図３Ａ～図３Ｐ、図５Ａ、および図５Ｂに示す３Ｄメモリデバイスの例は、図１Ａ～図１Ｃに示す３Ｄメモリデバイス１００，１５０、および１６０を含む。図３Ａ～図３Ｐ、図５Ａ、および図５Ｂを一緒に説明する。方法５００および５０１に示される工程は網羅的ではなく、図示された工程のいずれかの前、後、または間に他の工程も実行できることが理解されよう。さらに、工程のいくつかは、同時に、または図５Ａおよび図５Ｂに示す順序とは異なる順序で、実行されてもよい。
図５Ａを参照すると、方法５００は工程５０２で開始し、周辺回路が、第１の基板上に形成される。第１の基板はシリコン基板とすることができる。図３Ｇに示すように、複数のトランジスタは、フォトリソグラフィ、エッチング、薄膜堆積、熱成長、注入、化学機械研磨（ＣＭＰ）、および任意の他の適切なプロセスを含むが、これらに限定されない、複数のプロセスを使用してシリコン基板３５０上に形成される。いくつかの実施形態では、ドープ領域（図示せず）は、例えば、トランジスタのソース領域および／またはドレイン領域として機能する、イオン注入および／または熱拡散によって、シリコン基板３５０内に形成される。いくつかの実施形態では、分離領域（例えば、ＳＴＩ）もまた、ウェットエッチングおよび／またはドライエッチング、ならびに薄膜堆積によって、シリコン基板３５０内に形成される。トランジスタは、シリコン基板３５０上に周辺回路３５２を形成できる。
図３Ｇに示すように、周辺回路３５２の上方に接合層３４８が形成される。接合層３４８は、周辺回路３５２に電気的に接続された接合コンタクトを含む。接合層３４８を形成するために、ＩＬＤ層は、化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、原子層堆積（ＡＬＤ）、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを使用して堆積される。ＩＬＤ層を貫通する接合コンタクトは、ウェットエッチングおよび／またはドライエッチング、例えば反応性イオンエッチング（ＲＩＥ）を使用して形成され、その後、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスが続く。
各々がメモリスタックおよびＮ型ドープ半導体層を貫通して垂直に延在するチャネル構造を、第２の基板の上方に形成することができる。方法５００は、図５Ａに示すように、工程５０４に進み、ここでは、第２の基板上に犠牲層、犠牲層上に第１の停止層、第１の停止層上にＮ型ドープ半導体層、そして、Ｎ型ドープ半導体層上に誘電体スタックが、順次形成される。犠牲層は、半導体デバイスを形成できる第２の基板の前面に形成できる。第２の基板は、シリコン基板とすることができる。第２の基板は最終製品から除去されるため、第２の基板のコストを低減するために、第２の基板は、ダミーウェハ（例えばキャリア基板、いくつか例を挙げると、ガラス、サファイア、プラスチック、シリコンなどの任意の適切な材料で作られる）の一部であってもよいことが理解されよう。いくつかの実施形態では、基板はキャリア基板であり、Ｎ型ドープ半導体層はポリシリコンを含み、誘電体スタックは、交互配置されたスタック誘電体層およびスタック犠牲層を含む。いくつかの実施形態では、スタック誘電体層およびスタック犠牲層は、Ｎ型ドープ半導体層上に交互に堆積されて、誘電体スタックを形成する。いくつかの実施形態では、犠牲層は、２つのパッド酸化物層（バッファ層としても知られる）と、２つのパッド酸化物層の間に挟まれた第２の停止層とを含む。いくつかの実施形態では、第１の停止層は高ｋ誘電体を含み、第２の停止層は窒化シリコンを含み、２つのパッド酸化物層の各々は、酸化シリコンを含む。
図３Ａに示すように、キャリア基板３０２上に犠牲層３０３が形成され、犠牲層３０３上に停止層３０５が形成され、停止層３０５上にＮ型ドープ半導体層３０６が形成される。Ｎ型ドープ半導体層３０６は、Ｐ、Ａｓ、またはＳｂなどのＮ型ドーパントでドープされたポリシリコンを含むことができる。犠牲層３０３は、後に選択的に除去することができ、Ｎ型ドープ半導体層３０６の材料とは異なる、任意の適切な犠牲材料を含むことができる。いくつかの実施形態では、犠牲層３０３は、２つのパッド酸化物層の間に挟まれた停止層３０４を有する複合誘電体層である。以下で詳細に説明するように、停止層３０４は、キャリア基板３０２を裏面から除去するときにＣＭＰ／エッチング停止層として機能でき、したがって、窒化シリコンなどのキャリア基板３０２の材料以外の任意の適切な材料を含むことができる。同様に、停止層３０５は、チャネルホールを前面からエッチングするときにエッチング停止層として機能でき、したがって、ポリシリコン（停止層３０５上のＮ型ドープ半導体層３０６の材料）に対して高いエッチング選択性（例えば、約５超）を有する任意の適切な材料を含むことができる。一例では、停止層３０５は、後のプロセスで最終製品から除去されてもよく、例えば、いくつか例を挙げると、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、または酸化チタンなどの高ｋ誘電体を含んでもよい。別の例では、停止層３０５の少なくとも一部は最終製品中に残っていてもよく、金属シリサイド、例えば、いくつか例を挙げると、銅シリサイド、コバルト・シリサイド、ニッケル・シリサイド、チタン・シリサイド、タングステン・シリサイド、銀シリサイド、アルミニウム・シリサイド、金シリサイド、白金シリサイド、を含んでもよい。いくつかの例では、異なる層の間の応力を緩和し、剥離を回避するために、キャリア基板３０２と停止層３０４との間、および停止層３０４と停止層３０５との間、にパッド酸化物層（例えば、酸化シリコン層）を、形成することができることが理解されよう。
犠牲層３０３を形成するために、いくつかの実施形態によれば、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組み合わせを含むが、これらに限定されない、１つまたは複数の薄膜堆積プロセスを使用して、酸化シリコン、窒化シリコン、および酸化シリコンが、キャリア基板３０２上に順次堆積される。いくつかの実施形態によれば、停止層３０５を形成するために、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組み合わせを含むが、これらに限定されない、１つまたは複数の薄膜堆積プロセスを使用して、高ｋ誘電体が犠牲層３０３上に堆積される。いくつかの実施形態では、Ｎ型ドープ半導体層３０６を形成するために、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組み合わせを含むがこれらに限定されない、１つまたは複数の薄膜堆積プロセスを使用して、ポリシリコンが停止層３０５上に堆積され、続いてイオン注入および／または熱拡散を使用して、Ｐ、ＡｓまたはＳｂなどのＮ型ドーパントを、堆積されたポリシリコンにドープする。いくつかの実施形態では、Ｎ型ドープ半導体層３０６を形成するために、Ｐ、Ａｓ、またはＳｂなどのＮ型ドーパントのｉｎ－ｓｉｔｕ方式ドーピングは、停止層３０５上にポリシリコンを堆積するときに実行される。停止層３０５が金属シリサイドを含むいくつかの実施形態では、犠牲層３０３上に金属層が堆積され、続いて、ポリシリコンが堆積されて金属層上にＮ型ドープ半導体層３０６が形成される。次いで、金属層を停止層３０５としての金属シリサイド層に変換するために、熱処理（例えば、アニーリング、焼結、または任意の他の適切なプロセス）によって、ポリシリコンおよび金属層に対して、シリサイド化（ケイ素化）プロセスを実行することができる。
図３Ｂに示すように、第１の誘電体層（本明細書では「スタック犠牲層」３１２と呼ぶ）および第２の誘電体層（本明細書では「スタック誘電体層（ｓｔａｃｋ ｄｉｅｌｅｃｔｒｉｃ ｌａｙｅｒｓ）」３１０と呼び、本明細書では共に「誘電体層対（ｄｉｅｌｅｃｔｒｉｃ ｌａｙｅｒ ｐａｉｒｓ）」と呼ぶ）の複数の対を含む誘電体スタック３０８が、Ｎ型ドープ半導体層３０６上に形成される。いくつかの実施形態によれば、誘電体スタック３０８は、交互配置されたスタック犠牲層３１２およびスタック誘電体層３１０を含む。スタック誘電体層３１０およびスタック犠牲層３１２は、キャリア基板３０２の上方のＮ型ドープ半導体層３０６上に交互に堆積されて、誘電体スタック３０８を形成することができる。いくつかの実施形態では、各スタック誘電体層３１０は酸化シリコンの層を含み、各スタック犠牲層３１２は窒化シリコンの層を含む。誘電体スタック３０８は、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組み合わせを含むが、これらに限定されない、１つまたは複数の薄膜堆積プロセスによって形成することができる。図３Ｂに示すように、誘電体スタック３０８の縁部に階段構造を形成できる。階段構造は、複数のいわゆる「トリムエッチング」サイクルを、誘電体スタック３０８の誘電体層対に対して、キャリア基板３０２に向かって実行することによって形成することができる。誘電体スタック３０８の誘電体層対に繰り返しトリムエッチサイクルが適用されるため、誘電体スタック３０８は、図３Ｂに示すように、１つまたは複数の傾斜した縁部と、底部よりも短い上部誘電体層対とを有することができる。
方法５００は、図５Ａに示すように、工程５０６に進み、各々が誘電体スタックおよびＮ型ドープ半導体層を貫通して垂直に延在し、第１の停止層で停止する、複数のチャネル構造が形成される。いくつかの実施形態では、チャネル構造を形成するために、各々が誘電体スタックおよびＮ型ドープ半導体層を貫通して垂直に延在し、第１の停止層で停止するチャネルホールがエッチングされ、メモリ膜および半導体チャネルが各チャネルホールの側壁に沿って順次堆積される。
図３Ｂに示すように、各チャネルホールは、誘電体スタック３０８およびＮ型ドープ半導体層３０６を貫通して垂直に延在し、停止層３０５で停止する開口部である。いくつかの実施形態では、複数の開口部が形成され、それにより、各開口部が後のプロセスで個々のチャネル構造３１４を成長させるための位置になる。いくつかの実施形態では、チャネル構造３１４のチャネルホールを形成するための製造プロセスは、深堀りディープＲＩＥ（ＤＲＩＥ）などのウェットエッチングおよび／またはドライエッチングを含む。いくつかの実施形態によれば、チャネルホールのエッチングは、停止層３０５の材料（例えば、酸化アルミニウムまたは金属シリサイド）とＮ型ドープ半導体層３０６の材料（すなわち、ポリシリコン）との間のエッチング選択性のために、高ｋ誘電体層（例えば、酸化アルミニウム層）または金属シリサイド層などの停止層３０５によって停止されるまで継続する。いくつかの実施形態では、エッチング速度およびエッチング時間などのエッチング条件は、そこに形成されたチャネルホールおよびチャネル構造３１４間の溝切り変動を最小にするように、各チャネルホールが停止層３０５に到達し、停止層３０５によって確実に停止するように、制御できる。特定のエッチング選択性に応じて、１つまたは複数のチャネルホールが停止層３０５内にわずかに延在することができ、これは本開示では依然として、停止層３０５によって停止していると見なされることが理解されよう。
図３Ｂに示すように、ブロッキング層３１７、記憶層３１６、およびトンネル層３１５を含むメモリ膜と、半導体チャネル３１８とが、チャネルホールの側壁および底面に沿って、この順序で形成される。いくつかの実施形態では、ブロッキング層３１７、記憶層３１６、およびトンネル層３１５は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを使用して、チャネルホールの側壁および底面に沿って、この順序で最初に堆積され、メモリ膜を形成する。次いで、半導体チャネル３１８は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを使用して、トンネル層３１５より上にポリシリコン（例えば、ドープされていないポリシリコン）などの半導体材料を堆積することによって形成することができる。いくつかの実施形態では、第１の酸化シリコン層、窒化シリコン層、第２の酸化シリコン層、およびポリシリコン層（「ＳＯＮＯ」構造）が順次堆積されて、メモリ膜のブロッキング層３１７、記憶層３１６、およびトンネル層３１５、ならびに半導体チャネル３１８を形成する。
図３Ｂに示すように、チャネルホール内および半導体チャネル３１８より上にキャップ層を形成して、（例えば、エアギャップの有無にかかわらず）チャネルホールを完全にまたは部分的に充填する。キャップ層は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを使用して、酸化シリコンなどの誘電材料を堆積させることによって形成できる。次いで、チャネルホールの頂部にチャネルプラグを形成できる。いくつかの実施形態では、誘電体スタック３０８の天面にあるメモリ膜、半導体チャネル３１８、およびキャップ層の一部は、ＣＭＰ、ウェットエッチング、および／またはドライエッチングによって除去され、平坦化される。次いで、半導体チャネル３１８の一部およびチャネルホールの頂部のキャップ層をウェットエッチングおよび／またはドライエッチングすることによって、チャネルホールの頂部に凹部を形成できる。次いで、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスによって、ポリシリコンなどの半導体材料を凹部内に堆積させることによって、チャネルプラグを形成できる。いくつかの実施形態によれば、これにより、誘電体スタック３０８およびＮ型ドープ半導体層３０６を貫通してチャネル構造３１４が形成され、停止層３０５で停止する。
方法５００は、図５Ａに示すように、工程５０８に進み、チャネル構造がメモリスタックおよびＮ型ドープ半導体層を貫通して垂直に延在するように、誘電体スタックが、例えばいわゆる「ゲート置換」プロセスを使用してメモリスタックと置き換えられる。いくつかの実施形態では、誘電体スタックをメモリスタックと置き換えるために、誘電体スタックを貫通して垂直に延在し、Ｎ型ドープ半導体層で停止する開口部がエッチングされる。そして、スタック犠牲層が、開口部を介してスタック導電層と置き換えられて、交互配置されたスタック誘電体層およびスタック導電層を含むメモリスタックが形成される。
図３Ｃに示すように、スリット３２０は、誘電体スタック３０８を通って垂直に延在し、Ｎ型ドープ半導体層３０６で停止する開口部である。いくつかの実施形態では、スリット３２０を形成するための製造プロセスは、ＤＲＩＥなどのウェットエッチングおよび／またはドライエッチングを含む。次に、スリット３２０を介してゲート置換を実行して、誘電体スタック３０８をメモリスタック３３０（図３Ｅに示す）に置換することができる。
図３Ｄに示すように、スリット３２０を介してスタック犠牲層３１２（図３Ｃに示す）を除去することによって、横方向凹部３２２が最初に形成される。いくつかの実施形態では、スタック犠牲層３１２は、スリット３２０を介してエッチング液を適用することによって除去され、スタック誘電体層３１０の間に交互配置された横方向凹部３２２を生成する。エッチング液は、スタック誘電体層３１０に選択的なスタック犠牲層３１２をエッチングする任意の適切なエッチング液を含むことができる。
図３Ｅに示すように、スタック導電層３２８（ゲート電極および接着層を含む）は、スリット３２０を介して、横方向凹部３２２（図３Ｄに示す）内に堆積される。いくつかの実施形態では、ゲート誘電体層３３２は、スタック導電層３２８の前に横方向凹部３２２内に堆積され、それにより、スタック導電層３２８がゲート誘電体層３３２上に堆積される。金属層などのスタック導電層３２８は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを使用して堆積させることができる。いくつかの実施形態では、高ｋ誘電体層などのゲート誘電体層３３２は、側壁に沿ってスリット３２０の底部にも形成される。いくつかの実施形態によれば、交互配置されたスタック導電層３２８およびスタック誘電体層３１０を含むメモリスタック３３０がこれにより形成され、誘電体スタック３０８（図３Ｄに示す）が置き換えられる。
方法５００は、図５Ａに示すように、工程５１０に進み、メモリスタックを貫通して垂直に延在する絶縁構造が形成される。いくつかの実施形態では、絶縁構造を形成するために、メモリスタックを形成した後、１つまたは複数の誘電体材料が開口部内に堆積され、開口部を充填する。図３Ｅに示すように、メモリスタック３３０を貫通し垂直に延在し、Ｎ型ドープ半導体層３０６の天面で停止する、絶縁構造３３６が形成される。絶縁構造３３６は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを使用して、酸化シリコンなどの１つまたは複数の誘電材料をスリット３２０内に堆積させることにより形成され、（エアギャップの有無にかかわらず）スリット３２０を完全にまたは部分的に充填できる。いくつかの実施形態では、絶縁構造３３６は、ゲート誘電体層３３２（例えば、高ｋ誘電体を含む）および誘電体キャップ層３３４（例えば、酸化シリコンを含む）を含む。
図３Ｆに示すように、絶縁構造３３６の形成後、チャネル・ローカル・コンタクト３４４およびワード線ローカルコンタクト３４２を含むローカルコンタクト、ならびに周辺コンタクト３３８および３４０が形成される。ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを使用して、酸化シリコンまたは窒化シリコンなどの誘電体材料をメモリスタック３３０の上部に堆積させることによって、メモリスタック３３０上にローカル誘電体層を形成することができる。チャネル・ローカル・コンタクト３４４、ワード線ローカルコンタクト３４２、ならびに周辺コンタクト３３８および３４０は、ウェットエッチングおよび／またはドライエッチング、例えばＲＩＥを使用して、ローカル誘電体層（および任意の他のＩＬＤ層）を介してコンタクト開口部をエッチングすることによって形成でき、続いて、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを使用して、コンタクト開口部を導電性材料で充填する。
図３Ｆに示すように、接合層３４６は、チャネル・ローカル・コンタクト３４４、ワード線ローカルコンタクト３４２、ならびに周辺コンタクト３３８および３４０の上方に形成される。接合層３４６は、チャネル・ローカル・コンタクト３４４、ワード線ローカルコンタクト３４２、ならびに周辺コンタクト３３８および３４０に、電気的に接続された接合コンタクトを含む。接合層３４６を形成するために、ＩＬＤ層は、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを使用して堆積され、接合コンタクトは、ウェットエッチングおよび／またはドライエッチング、例えばＲＩＥを使用してＩＬＤ層を通して形成され、その後、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスが続く。
方法５００は、図５Ａに示すように、工程５１２に進み、メモリスタックが周辺回路の上方にあるように、第１の基板および第２の基板が対面方式で接合される。接合は、ハイブリッド接合を含むことができる。図３Ｇに示すように、キャリア基板３０２およびその上に形成された構成要素（例えば、メモリスタック３３０およびそれを貫通して形成されたチャネル構造３１４）は、上下反対に裏返される。いくつかの実施形態によれば、下向きの接合層３４６は、上向きの接合層３４８と、すなわち対面方式で、接合され、それによってキャリア基板３０２とシリコン基板３５０との間に接合インターフェイス３５４を形成する。いくつかの実施形態では、処理プロセス、例えばプラズマ処理、湿式処理、および／または熱処理が、接合前に接合面に適用される。接合後、接合層３４６内の接合コンタクトおよび接合層３４８内の接合コンタクトは、整列され、互いに接触しており、それにより、それを通って形成されたメモリスタック３３０およびチャネル構造３１４は、周辺回路３５２に電気的に接続され、周辺回路３５２の上方にあることができる。
方法５００は、図５Ａに示すように、工程５１４に進み、第２の基板、犠牲層、および第１の停止層が順次除去されて、複数のチャネル構造の各々の端部が露出される。除去は、第２の基板の裏面から実行できる。いくつかの実施形態では、第２の基板、犠牲層、および第１の停止層を順次除去するために、第２の基板が除去され、犠牲層の第２の停止層で停止し、犠牲層の残りの部分が除去され、第１の停止層で停止する。
図３Ｈに示すように、キャリア基板３０２（図３Ｇに示すキャリア基板３０２と停止層３０４との間のパッド酸化物層）は、停止層３０４（例えば、窒化シリコン層）によって停止されるまで裏面から完全に除去される。キャリア基板３０２は、ＣＭＰ、研削、ドライエッチング、および／またはウェットエッチングを使用して完全に除去することができる。いくつかの実施形態では、キャリア基板３０２は、剥離される。キャリア基板３０２がシリコンを含み、停止層３０４が窒化シリコンを含むいくつかの実施形態では、キャリア基板３０２はシリコンＣＭＰを使用して除去され、シリコンＣＭＰは、シリコン以外の材料を有する停止層３０４に到達するとき、すなわち、裏面ＣＭＰ停止層として作用するときに、自動的に停止できる。いくつかの実施形態では、基板３０２（シリコン基板）は、水酸化テトラ・メチル・アンモニウム（ＴＭＡＨ）によるウェットエッチングを使用して除去され、ＴＭＡＨは、シリコン以外の材料を有する停止層３０４に到達するとき、すなわち、裏面エッチング停止層として作用するときに、自動的に停止される。停止層３０４は、薄化後の厚さ均一性の懸念なしに、キャリア基板３０２を完全に確実に除去できる。
図３Ｉに示すように、次いで、リン酸およびフッ化水素酸などの適切なエッチング液を用いたウェットエッチングを使用して、犠牲層３０３の残りの部分（例えば、図３Ｈに示す、停止層３０４、および停止層３０４と停止層３０５との間の別のパッド酸化物層）を、異なる材料（例えば、高ｋ誘電体）を有する停止層３０５によって停止されるまで、同様に完全に除去できる。上述したように、各チャネル構造３１４は停止層３０５を超えて犠牲層３０３またはキャリア基板３０２内に延在していないため、キャリア基板３０２および犠牲層３０３の除去は、チャネル構造３１４に影響を及ぼさない。図３Ｊに示すように、停止層３０５が（金属シリサイドを含む導電層とは対照的に）高ｋ誘電体を含むいくつかの実施形態では、停止層３０５（図３Ｉに示す）は、ウェットエッチングおよび／またはドライエッチングを使用して完全に除去され、チャネル構造３１４の上端を露出させる。
方法５００は、図５Ａに示すように、工程５１６に進み、複数のチャネル構造の端部に接触する導電層が形成される。いくつかの実施形態では、導電層は、複数のチャネル構造およびＮ型ドープ半導体層の端部に接触する金属シリサイド層と、金属シリサイド層に接触する金属層とを含む。いくつかの実施形態では、導電層を形成するために、Ｎ型ドープ半導体層に当接するメモリ膜の一部が除去されて、半導体チャネルの一部を囲む凹部が形成され、半導体チャネルの一部がドープされる。いくつかの実施形態では、導電層を形成するために、金属シリサイド層は、半導体チャネルのドープ部分に接触する凹部内、およびＮ型ドープ半導体層に接触する凹部の外側に、形成される。
図３Ｊに示すように、Ｎ型ドープ半導体層３０６に当接する記憶層３１６、ブロッキング層３１７、およびトンネル層３１５（図３Ｉに示す）の一部が除去されて、Ｎ型ドープ半導体層３０６内に延在する半導体チャネル３１８の頂部を囲む凹部３５７が形成される。いくつかの実施形態では、２つのウェットエッチング・プロセスが順次実行される。例えば、ポリシリコンを含むＮ型ドープ半導体層３０６をエッチングすることなく、リン酸などの適切なエッチング液を用いたウェットエッチングを使用して、窒化シリコンを含む記憶層３１６が、選択的に除去される。エッチングがメモリスタック３３０によって囲まれた記憶層３１６の残りの部分に影響を及ぼし続けないように、エッチング時間および／またはエッチング速度を制御することによって、記憶層３１６のエッチングを制御できる。次に、Ｎ型ドープ半導体層３０６およびポリシリコンを含む半導体チャネル３１８をエッチングすることなく、フッ化水素酸などの適切なエッチング液を用いたウェットエッチングを使用して、酸化シリコンを含むブロッキング層３１７およびトンネル層３１５を、選択的に除去できる。エッチングがメモリスタック３３０によって囲まれた残りのブロッキング層３１７およびトンネル層３１５に影響を及ぼし続けないように、エッチング時間および／またはエッチング速度を制御することによって、ブロッキング層３１７およびトンネル層３１５のエッチングを制御できる。いくつかの実施形態では、パターニングされた停止層３０５をエッチングマスクとして使用して、単一のドライエッチングプロセスが実行される。例えば、停止層３０５は、ドライエッチングを実行するときに除去されなくてもよく、代わりに、エッチングマスクとして他の領域を依然として覆いながら、チャネル構造３１４の上端で記憶層３１６、ブロッキング層３１７、およびトンネル層３１５のみを露出させるようにパターニングされてもよい。次に、ドライエッチングを実行して、Ｎ型ドープ半導体層３０６に当接する記憶層３１６、ブロッキング層３１７、およびトンネル層３１５の一部をエッチングできる。エッチングがメモリスタック３３０によって囲まれた記憶層３１６、ブロッキング層３１７、およびトンネル層３１５の残りに影響を及ぼし続けないように、エッチング時間および／またはエッチング速度を制御することによって、ドライエッチングを制御できる。パターニングされた停止層３０５は、ドライエッチングが終了した後に、除去できる。
それでもなお、Ｎ型ドープ半導体層３０６に当接する記憶層３１６、ブロッキング層３１７、およびトンネル層３１５の部分を裏面から除去することは、それほど困難ではなく、高アスペクト比（例えば、５０より大きい）の誘電体スタック３０８／メモリスタック３３０を貫通する開口部（例えば、図３Ｄのスリット３２０）を介した表面ウェットエッチングを使用する既知の解決策と比較して、より高い生産収率を有する。スリット３２０の高アスペクト比によってもたらされる問題を回避することで、製造の複雑さおよびコストを低減することができ、歩留まりを高めることができる。また、垂直方向のスケーラビリティ（例えば、誘電体スタック３０８／メモリスタック３３０のレベルの増加）も、向上できる。
いくつかの実施形態によれば、図３Ｊに示すように、Ｎ型ドープ半導体層３０６に当接する各チャネル構造３１４のメモリ膜（ブロッキング層３１７、記憶層３１６、およびトンネル層３１５を含む）の頂部を除去して凹部３５７を形成し、半導体チャネル３１８の頂部を露出させることができる。いくつかの実施形態では、凹部３５７によって露出された半導体チャネル３１８の頂部は、その導電性を高めるためにドープされる。例えば、傾斜イオン注入プロセスを実行して、凹部３５７によって露出された半導体チャネル３１８の頂部（例えば、ポリシリコンを含む）に、任意の適切なドーパントを所望のドーピング濃度にドープすることができる。
図３Ｋに示すように、導電層３５９は、半導体チャネル３１８のドープされた頂部を囲み、かつ接触する凹部３５７（図３Ｊに示す）内に、ならびにＮ型ドープ半導体層３０６上の凹部３５７の外側に、形成される。いくつかの実施形態では、導電層３５９を形成するために、半導体チャネル３１８のドープされた頂部に接触する凹部３５７内、およびＮ型ドープ半導体層３０６に接触する凹部３５７の外側に、金属シリサイド層３６０が形成され、金属シリサイド層３６０上に金属層３６２が形成される。一例では、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを使用して、凹部３５７の側壁および底面上、ならびにＮ型ドープ半導体層３０６上に、金属膜（例えば、Ｃｏ、Ｎｉ、またはＴｉ）を、堆積できる。金属膜は、Ｎ型ドープ半導体層３０６のポリシリコン、および半導体チャネル３１８のドープされた頂部と接触できる。次いで、熱処理（例えば、アニーリング、焼結、または任意の他の適切なプロセス）によって金属膜およびポリシリコン上に、シリサイド化プロセスを実行して、凹部３５７の側壁および底面に沿って、かつＮ型ドープ半導体層３０６上に、金属シリサイド層３６０を形成できる。次いで、凹部３５７の残りの空間を充填するために、金属シリサイド層３６０上に、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを使用して、別の金属膜（例えば、Ｗ、Ａｌ、Ｔｉ、ＴｉＮ、Ｃｏ、および／またはＮｉ）を堆積することによって、金属層３６２を金属シリサイド層３６０上に形成できる。別の例では、２つの金属膜を別々に堆積する代わりに、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを使用して、単一の金属膜（例えば、Ｃｏ、Ｎｉ、またはＴｉ）を、凹部３５７内に堆積させて凹部３５７を充填し、Ｎ型ドープ半導体層３０６上に堆積できる。次いで、熱処理（例えば、アニーリング、焼結、または任意の他の適切なプロセス）によって、金属膜およびポリシリコン上に、シリサイド化プロセスを実行することができ、それにより、金属膜の一部が、凹部３５７の側壁および底面に沿って、かつＮ型ドープ半導体層３０６上に金属シリサイド層３６０を形成し、一方で、金属膜の残りが、金属シリサイド層３６０上の金属層３６２になる。ＣＭＰプロセスを実行して、余分な金属層３６２を除去できる。いくつかの実施形態によれば、図３Ｋに示すように、これにより、金属シリサイド層３６０および金属層３６２を含む導電層３５９（図１Ａの３Ｄメモリデバイス１００の導電層１２２の一例として）が、形成される。いくつかの実施形態では、導電層３５９は、周辺領域を覆わないようにパターニングおよびエッチングされる。
いくつかの実施形態では、導電層を形成するために、ドープされたポリシリコンが半導体チャネルのドープされた部分に接触するように凹部内に堆積され、金属シリサイド層がドープされたポリシリコンおよびＮ型ドープされた半導体層に接触して形成される。図３Ｏに示すように、半導体チャネル３１８のドープされた頂部を囲み、かつ接触するチャネルプラグ３６５が、凹部３５７（図３Ｊに示す）に形成される。その結果、いくつかの実施形態によれば、Ｎ型ドープ半導体層３０６に当接するチャネル構造３１４（図３Ｈに示す）の除去された頂部は、それによってチャネルプラグ３６５に置き換えられる。いくつかの実施形態では、チャネルプラグ３６５を形成するために、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを使用して、ポリシリコンが凹部３５７内に堆積されて凹部３５７を充填し、続いて、ＣＭＰプロセスによって、Ｎ型ドープ半導体層３０６の天面上の余分なポリシリコンを除去する。いくつかの実施形態では、Ｐ、Ａｓ、またはＳｂなどのＮ型ドーパントのｉｎ－ｓｉｔｕ方式ドーピングは、チャネルプラグ３６５をドープするためにポリシリコンを凹部３５７内に堆積するときに実行される。チャネルプラグ３６５および半導体チャネル３１８のドープされた頂部は、ドープされたポリシリコンなどの同一材料を含むことができるので、チャネルプラグ３６５は、チャネル構造３１４の半導体チャネル３１８の一部として見ることができる。
図３Ｏに示すように、金属シリサイド層３６０および金属層３６２を含む導電層３５９が、Ｎ型ドープ半導体層３０６およびチャネルプラグ３６５上に形成される。いくつかの実施形態では、金属膜が最初にＮ型ドープ半導体層３０６およびチャネルプラグ３６５上に堆積され、続いて、シリサイド化プロセスが行われ、チャネルプラグ３６５およびＮ型ドープ半導体層３０６に接触する金属シリサイド層３６０が形成される。次いで、別の金属膜を金属シリサイド層３６０上に堆積させて、金属層３６２を形成できる。いくつかの実施形態では、Ｎ型ドープ半導体層３０６およびチャネルプラグ３６５上に金属膜が堆積され、続いて、シリサイド化プロセスが行われ、それにより、Ｎ型ドープ半導体層３０６およびチャネルプラグ３６５に接触する金属膜の一部が金属シリサイド層３６０を形成し、金属膜の残りの部分が金属層３６２になる。いくつかの実施形態によれば、図３Ｏに示すように、これにより、金属シリサイド層３６０および金属層３６２を含む導電層３５９（図１Ｂの３Ｄメモリデバイス１５０の導電層１２２の一例として）が、形成される。いくつかの実施形態では、導電層３５９は、周辺領域を覆わないようにパターニングおよびエッチングされる。
方法５００は、図５Ａに示すように、工程５１８に進み、ソースコンタクトが、メモリスタックの上方にあり、Ｎ型ドープ半導体層に接触して形成される。図３Ｌに示すように、Ｎ型ドープ半導体層３０６上に１つまたは複数のＩＬＤ層３５６が形成される。ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを使用して、Ｎ型ドープ半導体層３０６の天面に誘電体材料を堆積することによって、ＩＬＤ層３５６が形成できる。ソースコンタクト開口部３５８は、ＩＬＤ層３５６および導電層３５９を貫通してＮ型ドープ半導体層３０６に形成できる。いくつかの実施形態では、ＲＩＥなどのウェットエッチングおよび／またはドライエッチングを使用して、ソースコンタクト開口部３５８が形成される。いくつかの実施形態では、ソースコンタクト開口部３５８は、Ｎ型ドープ半導体層３０６の頂部内にさらに延在する。ＩＬＤ層３５６を貫通するエッチングプロセスは、Ｎ型ドープ半導体層３０６の一部をエッチングし続けることができる。いくつかの実施形態では、ＩＬＤ層３５６および導電層３５９を貫通してエッチングした後に、別個のエッチングプロセスを使用して、Ｎ型ドープ半導体層３０６の一部をエッチングする。
図３Ｍに示すように、ソースコンタクト３６４は、Ｎ型ドープ半導体層３０６の裏面のソースコンタクト開口部３５８（図３Ｌに示す）内に形成される。いくつかの実施形態によれば、ソースコンタクト３６４は、メモリスタック３３０の上方にあり、かつＮ型ドープ半導体層３０６に接触する。いくつかの実施形態では、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを使用して、ソースコンタクト開口部３５８内に１つまたは複数の導電性材料を堆積させて、ソースコンタクト開口部３５８を接着層（例えば、ＴｉＮ）および導体層（例えば、Ｗ）で充填する。次いで、ＣＭＰなどの平坦化プロセスを実行して、ソースコンタクト３６４の天面がＩＬＤ層３５６の天面と同一平面になるように、過剰な導電性材料を除去できる。
方法５００は、図５Ａに示すように、工程５２０に進み、相互接続層がソースコンタクトの上方にあり、かつ接触して形成される。いくつかの実施形態では、Ｎ型ドープ半導体層を貫通して相互接続層に接触するコンタクトが形成され、それにより、Ｎ型ドープ半導体層が、ソースコンタクトおよび相互接続層を介してコンタクトに電気的に接続される。
図３Ｎに示すように、再配線層３７０がソースコンタクト３６４の上方に、かつ接触して形成される。いくつかの実施形態では、再配線層３７０は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを使用して、ＩＬＤ層３５６およびソースコンタクト３６４の天面に、Ａｌなどの導電性材料を堆積することによって形成される。再配線層３７０上に、パッシベーション層３７２を形成できる。いくつかの実施形態では、パッシベーション層３７２は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを使用して、窒化シリコンなどの誘電材料を堆積することによって形成される。いくつかの実施形態によれば、これにより、ＩＬＤ層３５６、再配線層３７０、およびパッシベーション層３７２を含む相互接続層３７６が、形成される。
図３Ｌに示すように、ＩＬＤ層３５６およびＮ型ドープ半導体層３０６をそれぞれ貫通して延在するコンタクト開口部３６３および３６１が形成される。いくつかの実施形態では、コンタクト開口部３６３および３６１は、ＲＩＥなどのウェットエッチングおよび／またはドライエッチングを使用して、ＩＬＤ層３５６およびＮ型ドープ半導体層３０６を貫通して形成される。いくつかの実施形態では、コンタクト開口部３６３および３６１は、それぞれ周辺コンタクト３３８および３４０と位置合わせされるように、リソグラフィを使用してパターニングされる。コンタクト開口部３６３および３６１のエッチングは、周辺コンタクト３３８および３４０の上端で停止して、周辺コンタクト３３８および３４０を露出させることができる。図３Ｌに示すように、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを使用して、コンタクト開口部３６３および３６１の側壁に沿ってスペーサ３６２が形成され、Ｎ型ドープ半導体層３０６を電気的に分離する。いくつかの実施形態では、スペーサ３６２が、ソースコンタクト開口部３５８の側壁に沿って形成されず、ソースコンタクト３６４とＮ型ドープ半導体層３０６との間の接触面積を増加させるように、ソースコンタクト開口部３５８のエッチングは、スペーサ３６２の形成後に実行される。
図３Ｍに示すように、コンタクト３６６および３６８は、Ｎ型ドープ半導体層３０６の裏面のコンタクト開口部３６３および３６１（図３Ｌに示す）にそれぞれ形成される。いくつかの実施形態によれば、コンタクト３６６および３６８は、ＩＬＤ層３５６およびＮ型ドープ半導体層３０６を貫通して垂直に延在する。コンタクト３６６および３６８ならびにソースコンタクト３６４は、堆積プロセスの数を減らすために、同一の堆積プロセスを使用して形成できる。いくつかの実施形態では、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを使用して、コンタクト開口部３６３および３６１内に１つまたは複数の導電性材料を堆積させて、コンタクト開口部３６３および３６１を、接着層（例えば、ＴｉＮ）および導体層（例えば、Ｗ）で充填する。次いで、ＣＭＰなどの平坦化プロセスを実行して、コンタクト３６６および３６８の天面（ならびにソースコンタクト３６４の天面）が、ＩＬＤ層３５６の天面と同一平面になるように、過剰な導電性材料を除去できる。いくつかの実施形態では、コンタクト開口部３６３および３６１がそれぞれ周辺コンタクト３３８および３４０と位置合わせされると、コンタクト３６６および３６８もそれぞれ周辺コンタクト３３８および３４０の上方にあり、かつ接触する。
図３Ｎに示すように、再配線層３７０もまた、コンタクト３６６の上方に、かつ接触して形成される。その結果、Ｎ型ドープ半導体層３０６は、ソースコンタクト３６４、相互接続層３７６の再配線層３７０、およびコンタクト３６６を介して、周辺コンタクト３３８に電気的に接続できる。いくつかの実施形態では、Ｎ型ドープ半導体層３０６は、ソースコンタクト３６４、相互接続層３７６、コンタクト３６６、周辺コンタクト３３８、ならびに接合層３４６および３４８を介して、周辺回路３５２に電気的に接続される。
図３Ｎに示すように、コンタクトパッド３７４は、コンタクト３６８の上方に、かつ接触して形成される。いくつかの実施形態では、コンタクト３６８を覆うパッシベーション層３７２の一部がウェットエッチングおよび／またはドライエッチングによって除去されて、下層の再配線層３７０の一部が露出し、コンタクトパッド３７４が形成される。その結果、信号出力パッド用のコンタクトパッド３７４を、コンタクト３６８、周辺コンタクト３４０、ならびに接合層３４６および３４８を介して、周辺回路３５２に電気的に接続できる。
方法５００における第１の停止層は、第１の導電層、例えば金属シリサイド層であってもよく、その一部は、方法５０１に関して以下に説明するように、最終製品中の導電層に残ることが理解されよう。方法５００と方法５０１との間の同様の工程の詳細は、説明を容易にするために繰り返さなくてもよい。図５Ｂを参照すると、方法５０１は工程５０２で開始し、周辺回路が第１の基板上に形成される。第１の基板はシリコン基板とすることができる。
方法５０１は、図５Ｂに示すように、工程５０５に進み、第２の基板上の犠牲層、犠牲層上の第１の導電層、第１の導電層上のＮ型ドープ半導体層、およびＮ型ドープ半導体層上の誘電体スタックが、順次形成される。いくつかの実施形態では、第１の導電層は金属シリサイドを含む。図３Ａに示すように、停止層３０５は、金属シリサイドを含む導電層、すなわち金属シリサイド層であってもよい。キャリア基板３０２、犠牲層３０３、およびＮ型ドープ半導体層３０６の形成に関する上記の説明は、方法５０１に同様に適用でき、したがって、説明を容易にするために繰り返さないことが理解されよう。
方法５０１は、図５Ｂに示すように、工程５０７に進み、各々が誘電体スタックおよびＮ型ドープ半導体層を貫通し垂直に延在し、第１の導電層で停止する、複数のチャネル構造が形成される。いくつかの実施形態では、チャネル構造を形成するために、各々が誘電体スタックおよびドープされたデバイス層を貫通して垂直に延在し、第１の導電層で停止する複数のチャネルホールが形成され、そして、メモリ膜および半導体チャネルが各チャネルホールの側壁に沿って堆積される。
方法５０１は、図５Ｂに示すように、工程５０８に進み、各チャネル構造が、メモリスタックおよびＮ型ドープ半導体層を貫通して垂直に延在するように、誘電体スタックがメモリスタックに置き換えられる。いくつかの実施形態では、誘電体スタックをメモリスタックと置き換えるために、誘電体スタックを貫通して垂直に延在する開口部がエッチングされ、Ｎ型ドープ半導体層で停止する。そして、スタック犠牲層が開口部を介してスタック導電層と置き換えられて、交互配置されたスタック誘電体層およびスタック導電層を含むメモリスタックが形成される。
方法５０１は、図５Ｂに示すように、工程５１０に進み、メモリスタックを貫通して垂直に延在する絶縁構造が形成される。いくつかの実施形態では、絶縁構造を形成するために、メモリスタックを形成した後、１つまたは複数の誘電体材料が開口部内に堆積され、開口部を充填する。方法５０１は、図５Ｂに示すように、工程５１２に進み、メモリスタックが周辺回路の上方にあるように、第１の基板および第２の基板ウェハが対面方式で接合される。接合は、ハイブリッド接合を含むことができる。
方法５０１は、図５Ｂに示すように、工程５１５に進み、第２の基板、犠牲層、および第１の導電層の一部を順次除去して、複数のチャネル構造の各々の端部を露出させる。除去は、第２の基板の裏面から実行できる。いくつかの実施形態では、第２の基板、犠牲層、および第１の導電層の一部を順次除去するために、第２の基板が除去され、停止層で停止し、犠牲層の残りの部分が除去され、第１の導電層で停止し、第１の導電層の一部が除去されて複数のチャネル構造の各々の端部が露出する。
キャリア基板３０２および犠牲層３０３の除去に関する上記の説明は、方法５０１に同様に適用でき、したがって、説明を容易にするために繰り返さないことが理解されよう。図３Ｐに示すように、犠牲層３０３（図３Ｇに示す）を除去した後、導電層３０５の一部（例えば、金属シリサイド層）を除去して、チャネル構造３１４の上端を露出させる。導電層３０５は、パターニングすることができ、それにより、例えばリソグラフィ、ウェットエッチング、および／またはドライエッチングを使用して、各チャネル構造３１４の真上の部分を除去して、各チャネル構造３１４を露出できる。いくつかの実施形態によれば、導電層３０５の残りの部分は、Ｎ型ドープ半導体層３０６上に残る。
方法５０１は、図５Ｂに示すように、工程５１７に進み、第２の導電層が、複数のチャネル構造の端部および第１の導電層に接触して形成される。第２の導電層は、金属を含むことができる。いくつかの実施形態では、第２の導電層を形成するために、Ｎ型ドープ半導体層に当接するメモリ膜の一部がエッチングされて半導体チャネルの一部を囲む凹部を形成し、半導体チャネルの一部がドープされる。そして、半導体チャネルのドープされた部分に接触するように凹部内に、および第１の導電層に接触するように凹部の外側に、金属が堆積される。
凹部３５７を形成するためにＮ型ドープ半導体層３０６に当接する記憶層３１６、ブロッキング層３１７、およびトンネル層３１５の一部の除去に関する上記の説明は、方法５０１に同様に適用でき、したがって、説明を容易にするために繰り返さないことが理解されよう。図３Ｐに示すように、金属層３６２は、半導体チャネル３１８のドープされた頂部を囲み、かつ接触する凹部３５７（図３Ｊに示す）内、ならびに導電層３０５上の凹部３５７の外側（例えば、金属シリサイド層）に、形成される。金属層３６２は、凹部３５７内のチャネル構造３１４（例えば、半導体チャネル３１８のドープ部分）の端部を、囲んで接触できる。金属層３６２はまた、凹部３５７の外側の導電層３０５の上方にあり、かつ接触できる。金属層３６２は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを使用して、金属膜（例えば、Ｗ、Ａｌ、Ｔｉ、ＴｉＮ、Ｃｏ、および／またはＮｉ）を堆積することによって形成でき、導電層３０５上の凹部３５７および凹部３５７の外側を充填する。ＣＭＰプロセスを実行して、余分な金属層３６２を除去できる。いくつかの実施形態によれば、これにより、金属層３６２および導電層３０５を含む導電層３５９（図１Ｃの３Ｄメモリデバイス１６０の導電層１２２の一例として）が、形成される。いくつかの実施形態では、導電層３５９は、周辺領域を覆わないようにパターニングおよびエッチングされる。方法５００と比較して、方法５０１における製造プロセス数は、最終製品中の導電層の第１の停止層（例えば、金属シリサイド層）部分を保持することによって、減らすことができる。
方法５０１は、図５Ｂに示すように、工程５１８に進み、メモリスタックの上方にあり、Ｎ型ドープ半導体層に接触するソースコンタクトが形成される。方法５０１は、図５Ｂに示すように、工程５２０に進み、相互接続層がソースコンタクトの上方にあり、かつ接触して形成される。いくつかの実施形態では、Ｎ型ドープ半導体層を貫通して相互接続層に接触するコンタクトが形成され、それにより、Ｎ型ドープ半導体層が、ソースコンタクトおよび相互接続層を介してコンタクトに電気的に接続される。
図４Ａは、本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。図４Ｂは、本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。図４Ｃは、本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。図４Ｄは、本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。図４Ｅは、本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。図４Ｆは、本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。図４Ｇは、本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。図４Ｈは、本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。図４Ｉは、本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。図４Ｊは、本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。図４Ｋは、本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。図４Ｌは、本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。図４Ｍは、本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。図４Ｎは、本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。図４Ｏは、本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。図４Ｐは、本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。図４Ｑは、本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。図６Ａは、本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための方法６００のフローチャートを示す。図６Ｂは、本開示のいくつかの実施形態による、別の例示的な３Ｄメモリデバイスを形成するための別の方法６０１のフローチャートを示す。図４Ａ～図４Ｑ、図６Ａ、および図６Ｂに示す３Ｄメモリデバイスの例は、図２Ａ～図２Ｃに示す３Ｄメモリデバイス２００、２５０、および２６０を含む。図４Ａ～図４Ｑ、図６Ａ、および図６Ｂを一緒に説明する。方法６００および６０１に示される工程は網羅的ではなく、図示された工程のいずれかの前、後、または間に他の工程も実行できることが理解されよう。さらに、工程のいくつかは、同時に、または図６Ａおよび図６Ｂに示す順序とは異なる順序で実行されてもよい。
図６Ａを参照すると、方法６００は工程６０２で開始し、周辺回路が第１の基板上に形成される。第１の基板はシリコン基板とすることができる。図４Ｇに示すように、フォトリソグラフィ、エッチング、薄膜堆積、熱成長、注入、ＣＭＰ、および任意の他の適切なプロセスを含むが、これらに限定されない、複数のプロセスを使用して、シリコン基板４５０上に複数のトランジスタが形成される。いくつかの実施形態では、例えばトランジスタのソース領域および／またはドレイン領域として機能するイオン注入および／または熱拡散によって、ドープ領域（図示せず）が、シリコン基板４５０内に形成される。いくつかの実施形態では、分離領域（例えば、ＳＴＩ）もまた、ウェットエッチングおよび／またはドライエッチングおよび薄膜堆積によって、シリコン基板４５０内に形成される。トランジスタは、シリコン基板４５０上に周辺回路４５２を形成できる。
図４Ｇに示すように、周辺回路４５２の上方に接合層４４８が形成される。接合層４４８は、周辺回路４５２に電気的に接続された接合コンタクトを含む。接合層４４８を形成するために、ＩＬＤ層は、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを使用して堆積される。ＩＬＤ層を貫通する接合コンタクトは、ウェットエッチングおよび／またはドライエッチング、例えばＲＩＥを使用して形成され、その後、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスが続く。
各々がメモリスタックおよびＮウェルを有するＰ型ドープ半導体層を貫通して垂直に延在するチャネル構造を、第２の基板の上方に形成することができる。方法６００は、図６Ａに示すように、工程６０４に進み、基板上の犠牲層、犠牲層上の第１の停止層、第１の停止層上にＮウェルを有するＰ型ドープ半導体層、およびＰ型ドープ半導体層上の誘電体スタックが、順次形成される。犠牲層は、半導体デバイスを形成できる第２の基板の前面に形成できる。第２の基板は、シリコン基板とすることができる。第２の基板は最終製品から除去されるため、第２の基板のコストを低減するために、第２の基板は、ダミーウェハ（例えばキャリア基板、いくつか例を挙げると、ガラス、サファイア、プラスチック、シリコンなどの任意の適切な材料で作られる）の一部であってもよいことが理解されよう。いくつかの実施形態では、基板はキャリア基板であり、Ｐ型ドープ半導体層はポリシリコンを含み、誘電体スタックは、交互配置されたスタック誘電体層およびスタック犠牲層を含む。いくつかの実施形態では、スタック誘電体層およびスタック犠牲層は、Ｐ型ドープ半導体層上に交互に堆積されて、誘電体スタックを形成する。いくつかの実施形態では、犠牲層は、２つのパッド酸化物層（バッファ層としても知られる）と、２つのパッド酸化物層の間に挟まれた第２の停止層とを含む。いくつかの実施形態では、第１の停止層は高ｋ誘電体を含み、第２の停止層は窒化シリコンを含み、２つのパッド酸化物層の各々は、酸化シリコンを含む。いくつかの実施形態では、誘電体スタックを形成する前に、Ｐ型ドープ半導体層の一部にＮ型ドーパントをドープして、Ｎウェルを形成する。
図４Ａに示すように、キャリア基板４０２上に犠牲層４０３が形成され、犠牲層４０３上に停止層４０５が形成され、停止層４０５上にＰ型ドープ半導体層４０６が形成される。Ｐ型ドープ半導体層４０６は、Ｂ、Ｇａ、またはＡｌなどのＰ型ドーパントでドープされたポリシリコンを含むことができる。犠牲層４０３は、後に選択的に除去することができ、Ｐ型ドープ半導体層４０６の材料とは異なる任意の適切な犠牲材料を含むことができる。いくつかの実施形態では、犠牲層４０３は、２つのパッド酸化物層の間に挟まれた停止層４０４を有する複合誘電体層である。以下で詳細に説明するように、停止層４０４は、キャリア基板４０２を裏面から除去するときにＣＭＰ／エッチング停止層として機能することができ、したがって、窒化シリコンなどのキャリア基板４０２の材料以外の任意の適切な材料を含むことができる。同様に、停止層４０５は、チャネルホールを前面からエッチングするときに、エッチング停止層として機能することができ、したがって、ポリシリコン（停止層４０５上のＰ型ドープ半導体層４０６の材料）に対して高いエッチング選択性（例えば、約５超）を有する任意の適切な材料を含むことができる。一例では、停止層４０５は、後のプロセスで最終製品から除去されてもよく、例えば、いくつか例を挙げると、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、または酸化チタンなどの高ｋ誘電体を含んでもよい。別の例では、停止層４０５の少なくとも一部は最終製品中に残っていてもよく、金属シリサイド、例えば、いくつかの例を挙げると、銅シリサイド、コバルト・シリサイド、ニッケル・シリサイド、チタン・シリサイド、タングステン・シリサイド、銀シリサイド、アルミニウム・シリサイド、金シリサイド、白金シリサイド、を含んでもよい。いくつかの例では、異なる層の間の応力を緩和し、剥離を回避するために、キャリア基板４０２と停止層４０４との間、および停止層４０４と停止層４０５との間、にパッド酸化物層（例えば、酸化シリコン層）を、形成することができることが理解されよう。
いくつかの実施形態によれば、犠牲層４０３を形成するために、酸化シリコン、窒化シリコン、および酸化シリコンは、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組み合わせを含むが、これらに限定されない、１つまたは複数の薄膜堆積プロセスを使用して、キャリア基板４０２上に順次堆積される。いくつかの実施形態によれば、停止層４０５を形成するために、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組み合わせを含むが、これらに限定されない、１つまたは複数の薄膜堆積プロセスを使用して、犠牲層４０３上に高ｋ誘電体が堆積される。いくつかの実施形態では、Ｐ型ドープ半導体層４０６を形成するために、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組み合わせを含むが、これらに限定されない、１つまたは複数の薄膜堆積プロセスを使用して、ポリシリコンが停止層４０５上に堆積され、その後、イオン注入および／または熱拡散を使用して、堆積されたポリシリコンをＢ、Ｇａ、またはＡｌなどのＰ型ドーパントでドープする。いくつかの実施形態では、Ｐ型ドープ半導体層４０６を形成するために、Ｂ、Ｇａ、またはＡｌなどのＰ型ドーパントのｉｎ－ｓｉｔｕ方式ドーピングは、停止層４０５上にポリシリコンを堆積するときに実行される。停止層４０５が金属シリサイドを含むいくつかの実施形態では、犠牲層４０３上に金属層が堆積され、続いて、ポリシリコンが堆積されて、金属層上にＰ型ドープ半導体層４０６が形成される。次いで、熱処理（例えば、アニーリング、焼結、または任意の他の適切なプロセス）によってポリシリコンおよび金属層に対してシリサイド化プロセスを実行し、金属層を停止層４０５としての金属シリサイド層に変換できる。
図４Ａに示すように、Ｐ型ドープ半導体層４０６の一部は、Ｐ、Ａｓ、またはＳｂなどのＮ型ドーパントでドープされて、Ｐ型ドープ半導体層４０６内にＮウェル４０７を形成する。いくつかの実施形態では、Ｎウェル４０７は、イオン注入および／または熱拡散を使用して形成される。イオン注入および／または熱拡散プロセスは、Ｐ型ドープ半導体層４０６またはその一部の厚さ全体を貫通して、Ｎウェル４０７の厚さを制御するように制御できる。
図４Ｂに示すように、第１の誘電体層（本明細書では「スタック犠牲層」４１２と呼ぶ）および第２の誘電体層（本明細書では「スタック誘電体層（ｓｔａｃｋ ｄｉｅｌｅｃｔｒｉｃ ｌａｙｅｒｓ）」４１０と呼び、本明細書では共に「誘電体層対（ｄｉｅｌｅｃｔｒｉｃ ｌａｙｅｒ ｐａｉｒｓ）」と呼ぶ）の複数の対を含む誘電体スタック４０８が、Ｐ型ドープ半導体層４０６上に形成される。いくつかの実施形態によれば、誘電体スタック４０８は、交互配置されたスタック犠牲層４１２およびスタック誘電体層４１０を含む。スタック誘電体層４１０およびスタック犠牲層４１２は、キャリア基板４０２の上方のＰ型ドープ半導体層４０６上に交互に堆積されて、誘電体スタック４０８を形成することができる。いくつかの実施形態では、各スタック誘電体層４１０は酸化シリコンの層を含み、各スタック犠牲層４１２は窒化シリコンの層を含む。誘電体スタック４０８は、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組み合わせを含むが、これらに限定されない、１つまたは複数の薄膜堆積プロセスによって形成できる。図４Ｂに示すように、誘電体スタック４０８の縁部に階段構造を形成できる。階段構造は、複数のいわゆる「トリムエッチング」サイクルを、誘電体スタック４０８の誘電体層対に対して、キャリア基板４０２に向かって実行することによって形成できる。誘電体スタック４０８の誘電体層対に繰り返しトリムエッチサイクルが適用されるため、誘電体スタック４０８は、図４Ｂに示すように、１つまたは複数の傾斜した縁部と、底部よりも短い上部誘電体層対とを有することができる。
方法６００は、図６Ａに示すように、工程６０６に進み、各々が誘電体スタックおよびＰ型ドープ半導体層を貫通して垂直に延在し、第１の停止層で停止する、チャネル構造が形成される。いくつかの実施形態では、チャネル構造を形成するために、各々が誘電体スタックおよびＰ型ドープ半導体層を貫通して垂直に延在するチャネルホールがエッチングされ、第１の停止層で停止し、その後、メモリ膜および半導体チャネルが各チャネルホールの側壁に沿って堆積される。
図４Ｂに示すように、各チャネルホールは、誘電体スタック４０８およびＰ型ドープ半導体層４０６を貫通し垂直に延在し、停止層４０５で停止する開口部である。いくつかの実施形態では、各開口部が後のプロセスで個々のチャネル構造４１４を成長させるための位置になるように、複数の開口部が形成される。いくつかの実施形態では、チャネル構造４１４のチャネルホールを形成するための製造プロセスは、ＤＲＩＥなどのウェットエッチングおよび／またはドライエッチングを含む。いくつかの実施形態によれば、停止層４０５の材料（例えば、酸化アルミニウムまたは金属シリサイド）とＰ型ドープ半導体層４０６の材料（すなわち、ポリシリコン）との間のエッチング選択性のために、高ｋ誘電体層（例えば、酸化アルミニウム層）または金属シリサイド層などの停止層４０５によって停止されるまで、チャネルホールのエッチングが継続する。いくつかの実施形態では、エッチング速度およびエッチング時間などのエッチング条件は、そこに形成されたチャネルホールおよびチャネル構造４１４間の溝切り変動を最小にするように、各チャネルホールが停止層４０５に到達し、停止層４０５によって確実に停止するように、制御できる。特定のエッチング選択性に応じて、１つまたは複数のチャネルホールが停止層４０５内にわずかに延在することができ、これは本開示では依然として、停止層４０５によって停止していると見なされることが理解されよう。
図４Ｂに示すように、ブロッキング層４１７、記憶層４１６、およびトンネル層４１５を含むメモリ膜と、半導体チャネル４１８とが、チャネルホールの側壁および底面に沿って、この順序で形成される。いくつかの実施形態では、ブロッキング層４１７、記憶層４１６、およびトンネル層４１５は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを使用して、チャネルホールの側壁および底面に沿って、この順序で最初に堆積され、メモリ膜を形成する。次いで、半導体チャネル４１８は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを使用して、トンネル層４１５の上にポリシリコン（例えば、ドープされていないポリシリコン）などの半導体材料を堆積することによって形成できる。いくつかの実施形態では、第１の酸化シリコン層、窒化シリコン層、第２の酸化シリコン層、およびポリシリコン層（「ＳＯＮＯ」構造）が順次堆積されて、メモリ膜および半導体チャネル４１８のブロッキング層４１７、記憶層４１６、およびトンネル層４１５を形成する。
図４Ｂに示すように、チャネルホール内および半導体チャネル４１８の上にキャップ層を形成して、（例えば、エアギャップの有無にかかわらず）チャネルホールを完全にまたは部分的に充填する。キャップ層は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを使用して、酸化シリコンなどの誘電材料を堆積させることによって形成できる。次いで、チャネルホールの頂部にチャネルプラグを形成できる。いくつかの実施形態では、誘電体スタック４０８の天面上にあるメモリ膜、半導体チャネル４１８、およびキャップ層の一部は、ＣＭＰ、ウェットエッチング、および／またはドライエッチングによって除去され、平坦化される。次いで、半導体チャネル４１８の一部およびチャネルホールの頂部のキャップ層をウェットエッチングおよび／またはドライエッチングすることによって、チャネルホールの頂部に凹部を形成できる。次いで、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスによって、ポリシリコンなどの半導体材料を凹部内に堆積させることによって、チャネルプラグを形成できる。いくつかの実施形態によれば、これにより、誘電体スタック４０８およびＰ型ドープ半導体層４０６を貫通してチャネル構造４１４が形成され、停止層４０５で停止する。
方法６００は、図６Ａに示すように、工程６０８に進み、チャネル構造がメモリスタックおよびＰ型ドープ半導体層を貫通して垂直に延在するように、誘電体スタックが、例えばいわゆる「ゲート置換」プロセスを使用して、メモリスタックと置き換えられる。いくつかの実施形態では、誘電体スタックをメモリスタックと置き換えるために、誘電体スタックを貫通して垂直に延在し、Ｐ型ドープ半導体層で停止する開口部がエッチングされる。そして、スタック犠牲層が、開口部を介してスタック導電層と置き換えられて、交互配置されたスタック誘電体層およびスタック導電層を含むメモリスタックが形成される。
図４Ｃに示すように、スリット４２０は、誘電体スタック４０８を貫通して垂直に延在し、Ｐ型ドープ半導体層４０６で停止する開口部である。いくつかの実施形態では、スリット４２０を形成するための製造プロセスは、ＤＲＩＥなどのウェットエッチングおよび／またはドライエッチングを含む。図４Ｃに示すように、スリット４２０はＮウェル４０７と横方向に整列しているが、他の例では、スリット４２０はＮウェル４０７と横方向に整列していなくてもよいことが理解されよう。次に、スリット４２０を介してゲート置換を実行して、誘電体スタック４０８をメモリスタック４３０（図４Ｅに示す）に置換することができる。
図４Ｄに示すように、スリット４２０を介してスタック犠牲層４１２（図４Ｃに示す）を除去することによって、横方向凹部４２２が最初に形成される。いくつかの実施形態では、スタック犠牲層４１２は、スリット４２０を介してエッチング液を適用することによって除去され、スタック誘電体層４１０の間に交互配置された横方向凹部４２２を生成する。エッチング液は、誘電体層４１０をスタックするために、スタック犠牲層４１２を選択的にエッチングする任意の適切なエッチング液を含むことができる。
図４Ｅに示すように、スタック導電層４２８（ゲート電極および接着層を含む）は、スリット４２０を介して、横方向凹部４２２（図４Ｄに示す）内に堆積される。いくつかの実施形態では、ゲート誘電体層４３２は、スタック導電層４２８の前に横方向凹部４２２内に堆積され、それにより、スタック導電層４２８がゲート誘電体層４３２上に堆積される。金属層などのスタック導電層４２８は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを使用して、堆積させることができる。いくつかの実施形態では、高ｋ誘電体層などのゲート誘電体層４３２は、側壁に沿ってスリット４２０の底部にも形成される。いくつかの実施形態によれば、交互配置されたスタック導電層４２８およびスタック誘電体層４１０を含むメモリスタック４３０がこれにより形成され、誘電体スタック４０８（図４Ｄに示す）が置き換えられる。
方法６００は、図６Ａに示すように、工程６１０に進み、メモリスタックを貫通して垂直に延在する絶縁構造が形成される。いくつかの実施形態では、絶縁構造を形成するために、メモリスタックを形成した後、１つまたは複数の誘電体材料が開口部内に堆積され、開口部を充填する。図４Ｅに示すように、メモリスタック４３０を貫通して垂直に延在し、Ｐ型ドープ半導体層４０６の天面で停止する、絶縁構造４３６が形成される。絶縁構造４３６は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを使用して、酸化シリコンなどの１つまたは複数の誘電材料をスリット４２０内に堆積させることにより形成され、（エアギャップの有無にかかわらず）スリット４２０を完全にまたは部分的に充填できる。いくつかの実施形態では、絶縁構造４３６は、ゲート誘電体層４３２（例えば、高ｋ誘電体を含む）および誘電体キャップ層４３４（例えば、酸化シリコンを含む）を含む。
図４Ｆに示すように、絶縁構造４３６の形成後、チャネル・ローカル・コンタクト４４４およびワード線ローカルコンタクト４４２を含むローカルコンタクト、ならびに周辺コンタクト４３８，４３９、４４０が形成される。ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを使用して、酸化シリコンまたは窒化シリコンなどの誘電体材料をメモリスタック４３０上に堆積させることによって、メモリスタック４３０上にローカル誘電体層を形成できる。チャネル・ローカル・コンタクト４４４、ワード線ローカルコンタクト４４２、ならびに周辺コンタクト４３８，４３９、および４４０は、ウェットエッチングおよび／またはドライエッチング、例えばＲＩＥを使用して、ローカル誘電体層（および任意の他のＩＬＤ層）を介してコンタクト開口部をエッチングすることによって形成でき、続いて、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを使用して、コンタクト開口部を導電性材料で充填する。
図４Ｆに示すように、接合層４４６は、チャネル・ローカル・コンタクト４４４、ワード線ローカルコンタクト４４２、ならびに周辺コンタクト４３８、４３９、および４４０の上方に形成される。接合層４４６は、チャネル・ローカル・コンタクト４４４、ワード線ローカルコンタクト４４２、ならびに周辺コンタクト４３８、４３９、および４４０に電気的に接続された接合コンタクトを含む。接合層４４６を形成するために、ＩＬＤ層は、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを使用して堆積される。ＩＬＤ層を貫通する接合コンタクトは、ウェットエッチングおよび／またはドライエッチング、例えばＲＩＥを使用して形成され、その後、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスが続く。
方法６００は、図６Ａに示すように、工程６１２に進み、メモリスタックが周辺回路の上方にあるように、第１の基板および第２の基板が対面方式で接合される。接合は、ハイブリッド接合を含むことができる。図４Ｇに示すように、キャリア基板４０２およびその上に形成された構成要素（例えば、メモリスタック４３０およびそれを貫通して形成されたチャネル構造４１４）は、上下反対に裏返される。いくつかの実施形態によれば、下向きの接合層４４６は、上向きの接合層４４８と、すなわち対面方式で、接合され、それによってキャリア基板４０２とシリコン基板４５０との間に接合インターフェイス４５４を形成する。いくつかの実施形態では、処理プロセス、例えばプラズマ処理、湿式処理、および／または熱処理が、接合前に接合面に適用される。接合後、接合層４４６内の接合コンタクトおよび接合層４４８内の接合コンタクトは、整列され、互いに接触し、それによって、それを通って形成されたメモリスタック４３０およびチャネル構造４１４は、周辺回路４５２に電気的に接続でき、周辺回路４５２の上方にあることができる。
方法６００は、図６Ａに示すように、工程６１４に進み、第２の基板、犠牲層、および第１の停止層が順次除去され、複数のチャネル構造の各々の端部を露出させる。除去は、第２の基板の裏面から実行できる。いくつかの実施形態では、第２の基板、犠牲層、および第１の停止層を順次除去するために、第２の基板が除去され、犠牲層の第２の停止層で停止し、犠牲層の残りの部分が除去され、第１の停止層で停止する。
図４Ｈに示すように、キャリア基板４０２（および、図４Ｇに示す、キャリア基板４０２と停止層４０４との間のパッド酸化物層）は、停止層４０４（例えば、窒化シリコン層）によって停止されるまで裏面から完全に除去される。キャリア基板４０２は、ＣＭＰ、研削、ドライエッチング、および／またはウェットエッチングを使用して、完全に除去できる。いくつかの実施形態では、キャリア基板４０２を剥離する。キャリア基板４０２がシリコンを含み、停止層４０４が窒化シリコンを含むいくつかの実施形態では、キャリア基板４０２はシリコンＣＭＰを使用して除去され、シリコンＣＭＰは、シリコン以外の材料を有する停止層４０４に到達するとき、すなわち、裏面ＣＭＰ停止層として作用するときに、自動的に停止できる。いくつかの実施形態では、基板４０２（シリコン基板）は、ＴＭＡＨによるウェットエッチングを使用して除去され、ＴＭＡＨは、シリコン以外の材料を有する停止層４０４に到達するとき、すなわち、裏面エッチング停止層として作用するときに、自動的に停止する。停止層４０４は、薄化後の厚さ均一性の懸念なしに、キャリア基板４０２を完全に確実に除去できる。
図４Ｉに示すように、次いで、リン酸およびフッ化水素酸などの適切なエッチング液を用いたウェットエッチングを使用して、犠牲層４０３の残りの部分（例えば、図４Ｈに示す停止層４０４および停止層４０４と停止層４０５との間の別のパッド酸化物層）を、異なる材料（例えば、高ｋ誘電体）を有する停止層４０５によって停止されるまで、同様に完全に除去できる。上述したように、各チャネル構造４１４は停止層４０５を超えて犠牲層４０３またはキャリア基板４０２内に延在していないため、キャリア基板４０２および犠牲層４０３の除去は、チャネル構造４１４に影響を及ぼさない。図４Ｊに示すように、停止層４０５が（金属シリサイドを含む導電層とは対照的に）高ｋ誘電体を含むいくつかの実施形態では、停止層４０５（図３Ｉに示す）は、ウェットエッチングおよび／またはドライエッチングを使用して完全に除去され、チャネル構造４１４の上端を露出させる。
方法６００は、図６Ａに示すように、工程６１６に進み、導電層が、複数のチャネル構造の端部に接触して形成される。いくつかの実施形態では、導電層は、複数のチャネル構造およびＰ型ドープ半導体層の端部に接触する金属シリサイド層と、金属シリサイド層に接触する金属層とを含む。いくつかの実施形態では、導電層を形成するために、Ｐ型ドープ半導体層に当接するメモリ膜の一部が除去されて、半導体チャネルの一部を囲む凹部が形成され、半導体チャネルの一部がドープされる。いくつかの実施形態では、導電層を形成するために、金属シリサイド層は、半導体チャネルのドープ部分に接触する凹部内、およびＰ型ドープ半導体層に接触する凹部の外側に、形成される。
図４Ｊに示すように、Ｐ型ドープ半導体層４０６に当接する記憶層４１６、ブロッキング層４１７、およびトンネル層４１５（図４Ｉに示す）の一部が除去されて、Ｐ型ドープ半導体層４０６内に延在する半導体チャネル４１８の頂部を囲む凹部４５７が形成される。いくつかの実施形態では、２つのウェットエッチング・プロセスが順次実行される。例えば、ポリシリコンを含むＰ型ドープ半導体層４０６をエッチングすることなく、リン酸などの適切なエッチング液を用いたウェットエッチングを使用して、窒化シリコンを含む記憶層４１６が、選択的に除去される。エッチングがメモリスタック４３０によって囲まれた記憶層４１６の残りの部分に影響を及ぼし続けないように、エッチング時間および／またはエッチング速度を制御することによって、記憶層４１６のエッチングを制御できる。次に、Ｐ型ドープ半導体層４０６およびポリシリコンを含む半導体チャネル４１８をエッチングすることなく、フッ化水素酸などの適切なエッチング液を用いたウェットエッチングを使用して、酸化シリコンを含むブロッキング層４１７およびトンネル層４１５を、選択的に除去できる。エッチングがメモリスタック４３０によって囲まれた残りのブロッキング層４１７およびトンネル層４１５に影響を及ぼし続けないように、エッチング時間および／またはエッチング速度を制御することによって、ブロッキング層４１７およびトンネル層４１５のエッチングを制御できる。いくつかの実施形態では、パターニングされた停止層４０５をエッチングマスクとして使用して、単一のドライエッチングプロセスが実行される。例えば、停止層４０５は、ドライエッチングを実行するときに除去されなくてもよく、代わりに、エッチングマスクとして他の領域を依然として覆いながら、チャネル構造４１４の上端で記憶層４１６、ブロッキング層４１７、およびトンネル層４１５のみを露出させるようにパターニングされてもよい。次に、ドライエッチングを実行して、Ｐ型ドープ半導体層４０６に当接する記憶層４１６、ブロッキング層４１７、およびトンネル層４１５の一部をエッチングできる。エッチングがメモリスタック４３０によって囲まれた記憶層４１６、ブロッキング層４１７、およびトンネル層４１５の残りに影響を及ぼし続けないように、エッチング時間および／またはエッチング速度を制御することによって、ドライエッチングを制御できる。パターニングされた停止層４０５は、ドライエッチングが終了した後に、除去できる。
それでもなお、Ｐ型ドープ半導体層４０６に当接する記憶層４１６、ブロッキング層４１７、およびトンネル層４１５の部分を裏面から除去することは、それほど困難ではなく、高アスペクト比（例えば、５０より大きい）の誘電体スタック４０８／メモリスタック４３０を貫通する開口部（例えば、図４Ｄのスリット４２０）を介した表面ウェットエッチングを使用する既知の解決策と比較して、より高い生産収率を有する。スリット４２０の高アスペクト比によってもたらされる問題を回避することで、製造の複雑さおよびコストを低減することができ、歩留まりを高めることができる。また、垂直方向のスケーラビリティ（例えば、誘電体スタック４０８／メモリスタック４３０のレベルの増加）も、向上できる。
いくつかの実施形態によれば、図４Ｊに示すように、Ｐ型ドープ半導体層４０６に当接する各チャネル構造４１４のメモリ膜（ブロッキング層４１７、記憶層４１６、およびトンネル層４１５を含む）の頂部を除去して凹部４５７を形成し、半導体チャネル４１８の頂部を露出させることができる。いくつかの実施形態では、凹部４５７によって露出された半導体チャネル４１８の頂部は、その導電性を高めるためにドープされる。例えば、傾斜イオン注入プロセスを実行して、凹部４５７によって露出された半導体チャネル４１８の頂部（例えば、ポリシリコンを含む）に、任意の適切なドーパントを所望のドーピング濃度にドープすることができる。
図４Ｋに示すように、導電層４５９は、半導体チャネル４１８のドープされた頂部を囲み、かつ接触する凹部４５７（図４Ｊに示す）内に、ならびにＰ型ドープ半導体層４０６上の凹部４５７の外側に、形成される。いくつかの実施形態では、導電層４５９を形成するために、半導体チャネル４１８のドープされた頂部に接触する凹部４５７内、およびＰ型ドープ半導体層４０６に接触する凹部４５７の外側に、金属シリサイド層４７６が形成され、金属シリサイド層４７６上に金属層４７８が形成される。一例では、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを使用して、凹部４５７の側壁および底面上、ならびにＰ型ドープ半導体層４０６上に、金属膜（例えば、Ｃｏ、Ｎｉ、またはＴｉ）を堆積できる。金属膜は、Ｐ型ドープ半導体層４０６のポリシリコンおよび半導体チャネル４１８のドープされた頂部と接触できる。次いで、熱処理（例えば、アニーリング、焼結、または任意の他の適切なプロセス）によって金属膜およびポリシリコン上に、シリサイド化プロセスを実行して、凹部４５７の側壁および底面に沿って、かつＰ型ドープ半導体層４０６上に、金属シリサイド層４７６を形成できる。次いで、凹部４５７の残りの空間を充填するために、金属シリサイド層４７６上に、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを使用して、別の金属膜（例えば、Ｗ、Ａｌ、Ｔｉ、ＴｉＮ、Ｃｏ、および／またはＮｉ）を堆積することによって、金属層４７８を金属シリサイド層４７６上に形成できる。別の例では、２つの金属膜を別々に堆積する代わりに、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを使用して、単一の金属膜（例えば、Ｃｏ、Ｎｉ、またはＴｉ）を、凹部４５７内に堆積させて凹部４５７を充填し、Ｐ型ドープ半導体層４０６上に堆積できる。次いで、熱処理（例えば、アニーリング、焼結、または任意の他の適切なプロセス）によって、金属膜およびポリシリコン上に、シリサイド化プロセスを実行することができ、それにより、金属膜の一部が、凹部４５７の側壁および底面に沿って、かつＰ型ドープ半導体層４０６上に金属シリサイド層４７６を形成し、一方で、金属膜の残りが、金属シリサイド層４７６上の金属層４７８になる。ＣＭＰプロセスを実行して、余分な金属層４７８を除去できる。いくつかの実施形態によれば、図４Ｋに示すように、これにより、金属シリサイド層４７６および金属層４７８を含む導電層４５９（図２Ａの３Ｄメモリデバイス２００の導電層２２２の一例として）が、形成される。いくつかの実施形態では、導電層４５９は、周辺領域を覆わないようにパターニングおよびエッチングされる。
いくつかの実施形態では、導電層を形成するために、ドープされたポリシリコンが半導体チャネルのドープされた部分に接触するように凹部内に堆積され、金属シリサイド層がドープされたポリシリコンおよびＰ型ドープ半導体層に接触して形成される。図４Ｐに示すように、半導体チャネル４１８のドープされた頂部を囲み、かつ接触するチャネルプラグ４８０が、凹部４５７（図４Ｊに示す）に形成される。その結果、いくつかの実施形態によれば、Ｐ型ドープ半導体層４０６に当接するチャネル構造４１４（図４Ｈに示す）の除去された頂部は、それによってチャネルプラグ４８０に置き換えられる。いくつかの実施形態では、チャネルプラグ４８０を形成するために、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを使用して、ポリシリコンが凹部４５７内に堆積されて凹部４５７を充填し、続いて、ＣＭＰプロセスによって、Ｐ型ドープ半導体層４０６の天面上の任意の余分なポリシリコンを除去する。いくつかの実施形態では、Ｂ、Ｇａ、またはＡｌなどのＰ型ドーパントのｉｎ－ｓｉｔｕ方式ドーピングは、チャネルプラグ４８０をドープするためにポリシリコンを凹部４５７内に堆積するときに実行される。チャネルプラグ４８０および半導体チャネル４１８のドープされた頂部は、ドープされたポリシリコンなどの同一の材料を含むことができるので、チャネルプラグ４８０は、チャネル構造４１４の半導体チャネル４１８の一部として見ることができる。
図４Ｐに示すように、金属シリサイド層４７６および金属層４７８を含む導電層４５９が、Ｐ型ドープ半導体層４０６およびチャネルプラグ４８０上に形成される。いくつかの実施形態では、金属膜が最初にＰ型ドープ半導体層４０６およびチャネルプラグ４８０上に堆積され、続いて、シリサイド化プロセスが行われ、チャネルプラグ４８０およびＰ型ドープ半導体層４０６に接触する金属シリサイド層４７６が形成される。次いで、別の金属膜を金属シリサイド層４７６上に堆積させて、金属層４７８を形成できる。いくつかの実施形態では、Ｐ型ドープ半導体層４０６およびチャネルプラグ４８０上に金属膜が堆積され、続いて、シリサイド化プロセスが行われ、それにより、Ｐ型ドープ半導体層４０６およびチャネルプラグ４８０に接触する金属膜の一部が金属シリサイド層４７６を形成し、金属膜の残りの部分が金属層４７８になる。いくつかの実施形態によれば、図４Ｐに示すように、これにより、金属シリサイド層４７６および金属層４７８を含む導電層４５９（図２Ｂの３Ｄメモリデバイス２５０の導電層２２２の一例として）が、形成される。いくつかの実施形態では、導電層４５９は、周辺領域を覆わないようにパターニングおよびエッチングされる。
方法６００は、図６Ａに示すように、工程６１８に進み、第１のソースコンタクトが、メモリスタックの上方あり、Ｐ型ドープ半導体層に接触して形成され、第２のソースコンタクトが、メモリスタックの上方にあり、Ｎウェルに接触して形成される。図４Ｌに示すように、Ｐ型ドープ半導体層４０６上に１つまたは複数のＩＬＤ層４５６が形成される。ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを使用して、Ｐ型ドープ半導体層４０６の天面に誘電体材料を堆積することによって、ＩＬＤ層４５６が形成できる。
図４Ｍに示すように、ソースコンタクト開口部４５８は、ＩＬＤ層４５６および導電層４５９を貫通してＰ型ドープ半導体層４０６に形成できる。いくつかの実施形態では、ＲＩＥなどのウェットエッチングおよび／またはドライエッチングを使用して、ソースコンタクト開口部４５８が形成される。いくつかの実施形態では、ソースコンタクト開口部４５８は、Ｐ型ドープ半導体層４０６の頂部内にさらに延在する。ＩＬＤ層４５６および導電層４５９を貫通するエッチングプロセスは、Ｐ型ドープ半導体層４０６の一部をエッチングし続けることができる。いくつかの実施形態では、ＩＬＤ層４５６および導電層４５９を介してエッチングした後に、別個のエッチングプロセスが使用して、Ｐ型ドープ半導体層４０６の一部をエッチングする。
図４Ｍに示すように、ソースコンタクト開口部４６５は、ＩＬＤ層４５６および導電層４５９を貫通してＮウェル４０７に形成できる。いくつかの実施形態では、ＲＩＥなどのウェットエッチングおよび／またはドライエッチングを使用して、ソースコンタクト開口部４６５が形成される。いくつかの実施形態では、ソースコンタクト開口部４６５は、Ｎウェル４０７の頂部内にさらに延在する。ＩＬＤ層４５６および導電層４５９を貫通するエッチングプロセスは、Ｎウェル４０７の一部をエッチングし続けることができる。いくつかの実施形態では、ＩＬＤ層４５６および導電層４５９を貫通してエッチングした後に、別個のエッチングプロセスが使用して、Ｎウェル４０７の一部をエッチングする。ソースコンタクト開口部４５８のエッチングは、ソースコンタクト開口部４６５のエッチングの後に実行でき、またはその逆も可能である。いくつかの例では、ソースコンタクト開口部４５８および４６５は、エッチングプロセス数を減らすために、同一のエッチングプロセスによってエッチングされてもよいことが理解されよう。
図４Ｎに示すように、ソースコンタクト４６４および４７８は、Ｐ型ドープ半導体層４０６の裏面のソースコンタクト開口部４５８および４６５（図４Ｍに示す）にそれぞれ形成される。いくつかの実施形態によれば、ソースコンタクト４６４は、メモリスタック４３０の上方にあり、かつＰ型ドープ半導体層４０６に接触する。いくつかの実施形態によれば、ソースコンタクト４７９は、メモリスタック４３０の上方にあり、かつＮウェル４０７に接触する。いくつかの実施形態では、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを使用して、ソースコンタクト開口部４５８および４６５内に１つまたは複数の導電性材料を堆積させて、ソースコンタクト開口部４５８および４６５を、接着層（例えば、ＴｉＮ）および導体層（例えば、Ｗ）で充填する。次いで、ＣＭＰなどの平坦化プロセスを実行して、ソースコンタクト４６４および４７８の天面が互いに同一平面であり、ＩＬＤ層４５６の天面と同一平面になるように、過剰な導電性材料を除去することができる。いくつかの例では、ソースコンタクト４６４および４７８は、製造プロセス数を減らすために同一の堆積およびＣＭＰプロセスによって形成されてもよいことが理解されよう。
方法６００は、図６Ａに示すように、工程６２０に進み、相互接続層が、第１のソースコンタクトおよび第２のソースコンタクトの上方にあり、かつ接触して形成される。いくつかの実施形態では、相互接続層は、それぞれ第１および第２のソースコンタクトの上方にあり、かつ接触する、第１の相互接続部および第２の相互接続部を含む。
図４Ｏに示すように、再配線層４７０がソースコンタクト４６４および４７８の上方に、かつ接触して形成される。いくつかの実施形態では、再配線層４７０は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを使用して、ＩＬＤ層４５６およびソースコンタクト３６４の天面に、Ａｌなどの導電性材料を堆積することによって形成される。いくつかの実施形態では、再配線層４７０は、リソグラフィおよびエッチングプロセスによってパターニングされて、ソースコンタクト４６４の上方あり、かつ接触する第１の相互接続部４７０－１と、ソースコンタクト４７９の上方にあり、かつ接触する第２の相互接続部４７０－２とを、形成する。第１および第２の相互接続部４７０－１および４７０－２は、互いに電気的に分離できる。再配線層４７０上に、パッシベーション層４７２を形成できる。いくつかの実施形態では、パッシベーション層４７２は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを使用して、窒化シリコンなどの誘電材料を堆積することによって形成される。いくつかの実施形態によれば、これにより、ＩＬＤ層４５６、再配線層４７０、およびパッシベーション層４７２を含む相互接続層４７６が、形成される。
図４Ｌに示すように、ＩＬＤ層４５６およびＰ型ドープ半導体層４０６をそれぞれ貫通して延在するコンタクト開口部４６０、４６１、および４６３が形成される。いくつかの実施形態では、コンタクト開口部４６０、４６１、および４６３は、ＲＩＥなどのウェットエッチングおよび／またはドライエッチングを使用して、ＩＬＤ層４５６およびＰ型ドープ半導体層４０６を貫通して形成される。いくつかの実施形態では、コンタクト開口部４６０、４６１、および４６３は、それぞれ周辺コンタクト４３８、４４０、および４３９と位置合わせされるように、リソグラフィを使用してパターニングされる。コンタクト開口部４６０、４６１、および４６３のエッチングは、周辺コンタクト４３８、４３９、および４４０の上端で停止して、周辺コンタクト４３８、４３９、および４４０を露出させることができる。コンタクト開口部４６０、４６１、および４６３のエッチングは、エッチングプロセス数を減らすために、同一のエッチングプロセスによって実行できる。エッチング深さが異なるため、コンタクト開口部４６０、４６１、および４６３のエッチングは、ソースコンタクト開口部４６５のエッチングの前に実行されてもよく、またはその逆であってもよいが、同時に実行されなくてもよいことが理解されよう。
図４Ｍに示すように、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを使用して、コンタクト開口部４６０、４６１、および４６３、ならびにソースコンタクト開口部４６５の側壁に沿ってスペーサ４６２が形成され、Ｐ型ドープ半導体層４０６を電気的に分離する。いくつかの実施形態では、スペーサ４６２は、製造プロセス数を減らすために、同一の堆積プロセスによって、コンタクト開口部４６０、４６１、および４６３、ならびにソースコンタクト開口部４６５の側壁に沿って形成される。いくつかの実施形態では、スペーサ４６２が、ソースコンタクト開口部４５８の側壁に沿って形成されず、ソースコンタクト４６４とＰ型ドープ半導体層４０６との間の接触面積を増加させるように、ソースコンタクト開口部４５８のエッチングは、スペーサ４６２の形成後に実行される。
図４Ｎに示すように、コンタクト４６６，４６８、および４６９は、Ｐ型ドープ半導体層４０６の裏面のコンタクト開口部４６０，４６１および４６３（図４Ｍに示す）にそれぞれ形成される。いくつかの実施形態によれば、コンタクト４６６，４６８、および４６９は、ＩＬＤ層４５６およびＰ型ドープ半導体層４０６を貫通して垂直に延在する。コンタクト４６６、４６８、および４６９、ならびにソースコンタクト４６４および４７８は、堆積プロセスの数を減らすために、同一の堆積プロセスを使用して形成できる。いくつかの実施形態では、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを使用して、コンタクト開口部４６０、４６１、および４６３内に１つまたは複数の導電性材料を堆積させて、コンタクト開口部４６０、４６１、および４６３を、接着層（例えば、ＴｉＮ）および導体層（例えば、Ｗ）で充填する。次いで、ＣＭＰなどの平坦化プロセスを実行して、コンタクト４６６、４６８および４６９の天面（ならびにソースコンタクト４６４および４７８の天面）が、ＩＬＤ層４５６の天面と同一平面になるように、過剰な導電性材料を除去できる。いくつかの実施形態では、コンタクト開口部４６０、４６１、および４６３が、それぞれ周辺コンタクト４３８、４４０、および４３９と位置合わせされると、コンタクト４６６、４６８、および４６９もそれぞれ周辺コンタクト４３８、４４０、および４３９の上方にあり、かつ接触する。
図４Ｏに示すように、再配線層４７０の第１の相互接続部４７０－１は、コンタクト４６６の上方に、かつ接触して形成される。その結果、Ｐ型ドープ半導体層４０６は、ソースコンタクト４６４、相互接続層４７６の第１の相互接続部４７０－１、およびコンタクト４６６を介して、周辺コンタクト４３８に電気的に接続できる。いくつかの実施形態では、Ｐ型ドープ半導体層４０６は、ソースコンタクト４６４、相互接続層４７６の第１の相互接続部４７０－１、コンタクト４６６、周辺コンタクト４３８、ならびに接合層４４６および４４８を介して、周辺回路４５２に電気的に接続される。同様に、再配線層４７０の第２の相互接続部４７０－２は、コンタクト４６９の上方に、かつ接触して形成される。その結果、Ｎウェル４０７は、ソースコンタクト４７９、相互接続層４７６の第２の相互接続部４７０－２、およびコンタクト４６９を介して、周辺コンタクト４３８に電気的に接続できる。いくつかの実施形態では、Ｎウェル４０７は、ソースコンタクト４７９、相互接続層４７６の第２の相互接続部４７０－２、コンタクト４６９、周辺コンタクト４３９、ならびに接合層４４６および４４８を介して、周辺回路４５２に電気的に接続される。
図４Ｏに示すように、コンタクトパッド４７４は、コンタクト４６８の上方に、かつ接触して形成される。いくつかの実施形態では、コンタクト４６８を覆うパッシベーション層４７２の一部がウェットエッチングおよび／またはドライエッチングによって除去されて、下層の再配線層４７０の一部が露出し、コンタクトパッド４７４が形成される。その結果、信号出力パッド用のコンタクトパッド４７４を、コンタクト４６８、周辺コンタクト４４０、接合層４４６、４４８を介して、周辺回路４５２に電気的に接続できる。
方法６００における第１の停止層は、第１の導電層、例えば金属シリサイド層であってもよく、その一部は、方法６０１に関して以下に説明するように、最終製品中の導電層に残ることが理解されよう。方法６００と方法６０１との間の同様の工程の詳細は、説明を容易にするために繰り返さなくてもよい。図６Ｂを参照すると、方法６０１は工程６０２で開始し、周辺回路が第１の基板上に形成される。第１の基板はシリコン基板とすることができる。
方法６０１は、図６Ｂに示すように、工程６０５に進み、第２の基板上の犠牲層、犠牲層上の第１の導電層、第１の導電層上にＮウェルを有するＰ型ドープ半導体層、およびＰ型ドープ半導体層上の誘電体スタックが、順次形成される。いくつかの実施形態では、第１の導電層は金属シリサイドを含む。図４Ａに示すように、停止層４０５は、金属シリサイドを含む導電層、すなわち金属シリサイド層であってもよい。キャリア基板４０２、犠牲層４０３、およびＰ型ドープ半導体層４０６の形成に関する上記の説明は、方法６０１に同様に適用でき、したがって、説明を容易にするために繰り返さないことが理解されよう。
方法６０１は、図６Ｂに示すように、工程６０７に進み、各々が誘電体スタックおよびＰ型ドープ半導体層を貫通して垂直に延在し、第１の導電層で停止する、複数のチャネル構造が形成される。いくつかの実施形態では、チャネル構造を形成するために、各々が誘電体スタックおよびドープされたデバイス層を貫通して垂直に延在し、第１の導電層で停止する複数のチャネルホールが形成され、そして、メモリ膜および半導体チャネルが各チャネルホールの側壁に沿って堆積される。
方法６０１は、図６Ｂに示すように、工程６０８に進み、各チャネル構造が、メモリスタックおよびＰ型ドープ半導体層を貫通して垂直に延在するように、誘電体スタックがメモリスタックに置き換えられる。いくつかの実施形態では、誘電体スタックをメモリスタックと置き換えるために、誘電体スタックを貫通して垂直に延在する開口部がエッチングされ、Ｐ型ドープ半導体層で停止する。そして、スタック犠牲層が開口部を介してスタック導電層と置き換えられて、交互配置されたスタック誘電体層およびスタック導電層を含むメモリスタックが形成される。
方法６０１は、図６Ｂに示すように、工程６１０に進み、メモリスタックを貫通して垂直に延在する絶縁構造が形成される。いくつかの実施形態では、絶縁構造を形成するために、メモリスタックを形成した後、１つまたは複数の誘電体材料が開口部内に堆積され、開口部を充填する。方法６０１は、図６Ｂに示すように、工程６１２に進み、メモリスタックが周辺回路の上方にあるように、第１の基板および第２の基板ウェハが対面方式で接合される。接合は、ハイブリッド接合を含むことができる。
方法６０１は、図６Ｂに示すように、工程６１５に進み、第２の基板、犠牲層、および第１の導電層の一部を順次除去して、複数のチャネル構造の各々の端部を露出させる。除去は、第２の基板の裏面から実行できる。いくつかの実施形態では、第２の基板、犠牲層、および第１の導電層の一部を順次除去するために、第２の基板が除去され、停止層で停止し、犠牲層の残りの部分が除去され、第１の導電層で停止し、第１の導電層の一部が除去されて複数のチャネル構造の各々の端部が露出する。
キャリア基板４０２および犠牲層４０３の除去に関する上記の説明は、方法６０１に同様に適用でき、したがって、説明を容易にするために繰り返さないことが理解されよう。図４Ｑに示すように、犠牲層４０３（図４Ｇに示す）を除去した後、導電層４０５の一部（例えば、金属シリサイド層）を除去して、チャネル構造４１４の上端を露出させる。導電層４０５は、パターニングすることができ、それにより、例えばリソグラフィ、ウェットエッチング、および／またはドライエッチングを使用して、各チャネル構造４１４の真上の部分を除去して、各チャネル構造４１４を露出させることができる。いくつかの実施形態によれば、導電層４０５の残りの部分は、Ｐ型ドープ半導体層４０６上に残る。
方法６０１は、図６Ｂに示すように、工程６１７に進み、第２の導電層が、複数のチャネル構造の端部および第１の導電層に接触して形成される。第２の導電層は、金属を含むことができる。いくつかの実施形態では、第２の導電層を形成するために、Ｐ型ドープ半導体層に当接するメモリ膜の一部がエッチングされて半導体チャネルの一部を囲む凹部を形成し、半導体チャネルの一部がドープされる。そして、半導体チャネルのドープされた部分に接触するように凹部内に、および第１の導電層に接触するように凹部の外側に、金属が堆積される。
凹部４５７を形成するためにＰ型ドープ半導体層４０６に当接する記憶層４１６、ブロッキング層４１７、およびトンネル層４１５の一部の除去に関する上記の説明は、方法６０１に同様に適用でき、したがって、説明を容易にするために繰り返さないことが理解されよう。図４Ｑに示すように、金属層４７８は、半導体チャネル４１８のドープされた頂部を囲み、かつ接触する凹部４５７（図４Ｊに示す）内、ならびに導電層４０５上の凹部４５７の外側（例えば、金属シリサイド層）に、形成される。金属層４７８は、凹部４５７内のチャネル構造４１４（例えば、半導体チャネル４１８のドープ部分）の端部を、囲んで接触することができる。金属層４７８はまた、凹部４５７の外側の導電層４０５の上方にあり、かつ接触できる。金属層４７８は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを使用して、金属膜（例えば、Ｗ、Ａｌ、Ｔｉ、ＴｉＮ、Ｃｏ、および／またはＮｉ）を堆積することによって形成でき、導電層４０５上の凹部４５７および凹部４５７の外側を充填する。ＣＭＰプロセスを実行して、余分な金属層４７８を除去できる。いくつかの実施形態によれば、これにより、金属層４７８および導電層４０５を含む導電層４５９（図２Ｃの３Ｄメモリデバイス２６０の導電層２２２の一例として）が、形成される。いくつかの実施形態では、導電層４５９は、周辺領域を覆わないようにパターニングおよびエッチングされる。方法６００と比較して、方法６０１における製造プロセス数は、最終製品中の導電層の第１の停止層（例えば、金属シリサイド層）部分を保持することによって、減らすことができる。
方法６０１は、図６Ｂに示すように、工程６１８に進み、メモリスタックの上方にあり、Ｐ型ドープ半導体層に接触する第１のソースコンタクトが形成され、メモリスタックの上方にあり、Ｎウェルに接触する第２のソースコンタクトが形成される。方法６０１は、図６Ｂに示すように、工程６２０に進み、相互接続層が、第１のソースコンタクトおよび第２のソースコンタクトの上方にあり、かつ接触して形成される。いくつかの実施形態では、相互接続層は、第１のソースコンタクトの上方にあり、かつ接触する第１の相互接続部と、第２のソースコンタクトの上方にあり、かつ接触する第２の相互接続部とを含む。いくつかの実施形態では、Ｐ型ドープ半導体層が第１のソースコンタクトおよび第１の相互接続部を介して第１のコンタクトに電気的に接続されるように、Ｐ型ドープ半導体層を貫通して第１の相互接続部に接触する第１のコンタクトが形成される。いくつかの実施形態では、Ｎウェルが第２のソースコンタクトおよび第２の相互接続部を介して第２のコンタクトに電気的に接続されるように、Ｐ型ドープ半導体層を貫通して第２の相互接続部に接触する第２のコンタクトが形成される。
本開示の一態様によれば、３Ｄメモリデバイスは、基板と、基板上の周辺回路と、周辺回路の上方にある交互配置された導電層および誘電体層を含むメモリスタックと、メモリスタック上のＰ型ドープ半導体層と、Ｐ型ドープ半導体層内のＮウェルと、各々がメモリスタックを貫通してＰ型ドープ半導体層内に垂直に延在する複数のチャネル構造と、複数のチャネル構造の上端に接触しその少なくとも一部がＰ型ドープ半導体層上にある導電層と、メモリスタック上方にありＰ型ドープ半導体層に接触する第１のソースコンタクトと、メモリスタック上方にありＮウェルに接触する第２のソースコンタクトと、を含む。
いくつかの実施形態では、Ｐ型ドープ半導体層は、ポリシリコンを含む。
いくつかの実施形態では、３Ｄメモリデバイスは、消去動作を実行するときに、Ｐ型ドープ半導体層とチャネル構造との間に正孔電流経路を形成するように構成される。
いくつかの実施形態では、チャネル構造の各々は、メモリ膜および半導体チャネルを含み、メモリ膜の上端は半導体チャネルの上端より下方にある。
いくつかの実施形態では、導電層は、金属シリサイド層および金属層を含む。
いくつかの実施形態では、金属シリサイド層は半導体チャネルに接触し、金属層は金属シリサイド層の上方にあり、かつ接触する。
いくつかの実施形態では、Ｐ型ドープ半導体層内に延在する半導体チャネルの一部は、ドープポリシリコンを含む。
いくつかの実施形態では、Ｐ型ドープ半導体層の厚さは約５０ｎｍ未満である。
いくつかの実施形態では、３Ｄメモリデバイスは、ソースコンタクトの上方にあり、ソースコンタクトに電気的に接続された相互接続層をさらに含む。いくつかの実施形態では、相互接続層は、第１のソースコンタクトに接触する第１の相互接続部と、第２のソースコンタクトに接触する第２の相互接続部とを含む。
いくつかの実施形態では、３Ｄメモリデバイスは、Ｐ型ドープ半導体層を貫通する第１のコンタクトをさらに含む。いくつかの実施形態によれば、Ｐ型ドープ半導体層は、少なくとも第１のソースコンタクト、第１の相互接続部、および第１のコンタクトを介して、周辺回路に電気的に接続される。いくつかの実施形態では、３Ｄメモリデバイスは、Ｐ型ドープ半導体層を貫通する第２のコンタクトをさらに含む。いくつかの実施形態によれば、Ｎウェルは、少なくとも第２のソースコンタクト、第２の相互接続部、および第２のコンタクトを介して、周辺回路に電気的に接続される。
いくつかの実施形態では、３Ｄメモリデバイスは、Ｐ型ドープ半導体層を貫通する第３のコンタクトをさらに含む。いくつかの実施形態によれば、相互接続層は、第３のコンタクトに電気的に接続されたコンタクトパッドを含む。
いくつかの実施形態では、３Ｄメモリデバイスは、複数のチャネル構造を複数のブロックに分離するために、メモリスタックを貫通して垂直に延在し、横方向に延在する絶縁構造をさらに含む。いくつかの実施形態では、絶縁構造の天面は、Ｐ型ドープ半導体層の底面と同一平面上にある。
いくつかの実施形態では、３Ｄメモリデバイスは、周辺回路とメモリスタックとの間の接合インターフェイスをさらに含む。
いくつかの実施形態では、複数のチャネル構造の各々の上端は、Ｐ型ドープ半導体層の天面と同一平面、または、その下方にある。
本開示の別の態様によれば、３Ｄメモリデバイスは、基板と、基板上の交互配置された導電層および誘電体層を含むメモリスタックと、メモリスタック上のＰ型ドープ半導体層と、Ｐ型ドープ半導体層内のＮウェルと、各々がメモリスタックを貫通してＰ型ドープ半導体層内に垂直に延在する複数のチャネル構造と、を含む。複数のチャネル構造のそれぞれは、メモリ膜と半導体チャネルとを含む。メモリ膜の上端は、半導体チャネルの上端よりも下方にある。３Ｄメモリデバイスは、複数のチャネル構造の半導体チャネルに接触する導電層をさらに含む。導電層の少なくとも一部は、Ｐ型ドープ半導体層上にある。
いくつかの実施形態では、導電層は、金属シリサイド層および金属層を含む。
いくつかの実施形態では、金属シリサイド層は半導体チャネルに接触し、金属層は金属シリサイド層の上方にあり、かつ接触する。
いくつかの実施形態では、金属層は半導体チャネルに接触し、金属層の一部は金属シリサイド層の上方にあり、かつ接触する。
いくつかの実施形態では、Ｐ型ドープ半導体層の厚さは約５０ｎｍ未満である。
いくつかの実施形態では、３Ｄメモリデバイスは、複数のチャネル構造を複数のブロックに分離するために、メモリスタックを貫通して垂直に延在し、横方向に延在する絶縁構造をさらに含む。いくつかの実施形態では、絶縁構造の天面は、Ｐ型ドープ半導体層の底面と同一平面上にある。
いくつかの実施形態では、３Ｄメモリデバイスは、メモリスタックの上方にありＰ型ドープ半導体層に接触する第１のソースコンタクトと、メモリスタックの上方にありＮウェルに接触する第２のソースコンタクトと、をさらに含む。
いくつかの実施形態では、３Ｄメモリデバイスは、基板の上方にある周辺回路と、周辺回路とメモリスタックとの間の接合インターフェイスと、をさらに含む。
いくつかの実施形態では、３Ｄメモリデバイスは、ソースコンタクトの上方にあり、ソースコンタクトに電気的に接続された相互接続層をさらに含む。いくつかの実施形態では、相互接続層は、第１のソースコンタクトに接触する第１の相互接続部と、第２のソースコンタクトに接触する第２の相互接続部とを含む。
いくつかの実施形態では、３Ｄメモリデバイスは、Ｐ型ドープ半導体層を貫通する第１のコンタクトをさらに含む。いくつかの実施形態によれば、Ｐ型ドープ半導体層は、少なくとも第１のソースコンタクト、第１の相互接続部、および第１のコンタクトを介して、周辺回路に電気的に接続される。いくつかの実施形態では、３Ｄメモリデバイスは、Ｐ型ドープ半導体層を貫通する第２のコンタクトをさらに含む。いくつかの実施形態によれば、Ｎウェルは、少なくとも第２のソースコンタクト、第２の相互接続部、および第２のコンタクトを介して、周辺回路に電気的に接続される。
本開示のさらに別の態様によれば、３Ｄメモリデバイスは、第１の半導体構造と、第２の半導体構造と、第１の半導体構造と第２の半導体構造との間の接合インターフェイスと、を含む。第１半導体構造は、周辺回路を含む。第２の半導体構造は、交互配置された導電層および誘電体層を含むメモリスタックと、Ｐ型ドープ半導体層と、Ｐ型ドープ半導体層内のＮウェルと、各々がメモリスタックを貫通してＰ型ドープ半導体層内に垂直に延在し、周辺回路に電気的に接続された複数のチャネル構造と、金属シリサイド層および複数のチャネル構造を電気的に接続する金属層を含む導電層と、を含む。
いくつかの実施形態では、Ｐ型ドープ半導体層の厚さは約５０ｎｍ未満である。
いくつかの実施形態では、チャネル構造の各々は、メモリ膜および半導体チャネルを含み、金属シリサイド層は、複数のチャネル構造の半導体チャネルに接触している。
いくつかの実施形態では、チャネル構造の各々は、メモリ膜および半導体チャネルを含み、金属層は、複数のチャネル構造の半導体チャネルに接触している。
いくつかの実施形態では、第２の半導体構造は、複数のチャネル構造を複数のブロックに分離するために、メモリスタックを貫通して垂直に延在し、横方向に延在する絶縁構造をさらに含む。
いくつかの実施形態では、絶縁構造は、Ｐ型ドープ半導体層内に垂直に延在していない。
いくつかの実施形態では、第２の半導体構造は、Ｐ型ドープ半導体層に接触する第１のソースコンタクトと、Ｎウェルに接触する第２のソースコンタクトと、をさらに含む。
いくつかの実施形態では、第２の半導体構造は、第１のソースコンタクトに接触する第１の相互接続部と、第２のソースコンタクトに接触する第２の相互接続部と、を含む相互接続層をさらに含む。
いくつかの実施形態では、３Ｄメモリデバイスは、Ｐ型ドープ半導体層を貫通する第１のコンタクトをさらに含む。いくつかの実施形態によれば、Ｐ型ドープ半導体層は、少なくとも第１のソースコンタクト、第１の相互接続部、および第１のコンタクトを介して、周辺回路に電気的に接続される。いくつかの実施形態では、３Ｄメモリデバイスは、Ｐ型ドープ半導体層を貫通する第２のコンタクトをさらに含む。いくつかの実施形態によれば、Ｎウェルは、少なくとも第２のソースコンタクト、第２の相互接続部、および第２のコンタクトを介して、周辺回路に電気的に接続される。
いくつかの実施形態では、チャネル構造の各々は、Ｐ型ドープ半導体層を超えて延在していない。
特定の実施形態の前述の説明は、本開示の一般的な性質を明らかにするので、他者は、当業者の技術の範囲内で知識を適用することによって、本開示の一般的な概念から逸脱することなく、過度の実験を行うことなく、そのような特定の実施形態を様々な用途に容易に修正および／または適合できる。したがって、そのような適合および修正は、本明細書に提示された教示および指示に基づいて、開示された実施形態の同等物の意味および範囲内にあることが意図されている。本明細書の表現または用語は、本明細書の用語または表現が教示および指示に照らして当業者によって解釈されるように、限定ではなく説明を目的とするものであることを理解されたい。
本開示の実施形態は、指定された機能およびその関係の実装を示す機能的構成要素を用いて上述されている。これらの機能的構成要素の境界は、説明の便宜上、本明細書では任意に定義されている。指定された機能およびそれらの関係が適切に実行される限り、代替の境界を定義することができる。
発明の概要および要約の部分は、発明者によって企図される本開示のすべてではないが１つまたは複数の例示的な実施形態を記載することができ、したがって、本開示および添付の特許請求の範囲を決して限定することを意図するものではない。
本開示の幅および範囲は、上述の例示的な実施形態のいずれによっても限定されるべきではなく、以下の特許請求の範囲およびそれらの同等物に従ってのみ定義されるべきである。

Claims (16)

  1. ３次元メモリデバイスであって、
    基板と、
    前記基板の上方にある周辺回路と、
    前記周辺回路の上方にある交互配置された導電層および誘電体層を備えるメモリスタックと、
    各々が前記メモリスタックを貫通して垂直に延在する複数のチャネル構造と、
    前記メモリスタックの上方にあり、前記複数のチャネル構造に電気的に接続された第１のソースコンタクトと、
    前記メモリスタックの上方にあり、前記複数のチャネル構造に電気的に接続された第２のソースコンタクトと、
    前記第１のソースコンタクトに接触する第１の相互接続部と、
    前記第２のソースコンタクトに接触する第２の相互接続部と、
    前記メモリスタックの上方にあるＰ型ドープ半導体層であって、前記第１のソースコンタクトは、前記Ｐ型ドープ半導体層に接触する、Ｐ型ドープ半導体層と、
    を備える、３次元メモリデバイス。
  2. 前記複数のチャネル構造の上端に接触する導電層を備える
    請求項１に記載の３次元メモリデバイス。
  3. 前記Ｐ型ドープ半導体層内のＮウェルであって、前記第２のソースコンタクトは、前記Ｎウェルに接触する、Ｎウェル、
    をさらに備える、請求項２に記載の３次元メモリデバイス。
  4. 前記Ｐ型ドープ半導体層の上方にある１つまたは複数の層間誘電体（ＩＬＤ）層であって、
    前記第１のソースコンタクトは、前記１つまたは複数のＩＬＤ層および前記導電層を貫通して、前記Ｐ型ドープ半導体層内に垂直に延在し、
    前記第２のソースコンタクトは、前記１つまたは複数のＩＬＤ層、前記導電層、および前記Ｐ型ドープ半導体層を貫通して、前記Ｎウェル内に垂直に延在する、層間誘電体（ＩＬＤ）層を、さらに備える、請求項３に記載の３次元メモリデバイス。
  5. 前記第２のソースコンタクトは、前記Ｐ型ドープ半導体層から電気的に分離されるように、前記第２のソースコンタクトの側壁を囲むスペーサを備える、請求項３または４に記載の３次元メモリデバイス。
  6. ３次元メモリデバイスであって、
    基板と、
    前記基板の上方にある周辺回路と、
    前記周辺回路の上方にある交互配置された導電層および誘電体層を備えるメモリスタックと、
    各々が前記メモリスタックを貫通して垂直に延在する複数のチャネル構造と、
    前記複数のチャネル構造の上端に接触する導電層と、
    前記メモリスタックの上方にあり、前記複数のチャネル構造に電気的に接続された第１のソースコンタクトと、
    前記メモリスタックの上方にあり、前記複数のチャネル構造に電気的に接続された第２のソースコンタクトと、
    前記第１のソースコンタクトに接触する第１の相互接続部と、
    前記第２のソースコンタクトに接触する第２の相互接続部と、
    を備え、
    前記第１のソースコンタクトは、前記複数のチャネル構造と垂直に整列していない、３次元メモリデバイス。
  7. 前記周辺回路と前記メモリスタックとの間の接合インターフェイスをさらに備える、請求項１から４のいずれか一項に記載の３次元メモリデバイス。
  8. 前記Ｐ型ドープ半導体層を貫通する第１のコンタクトであって、前記Ｐ型ドープ半導体層は、少なくとも前記第１のソースコンタクト、前記第１の相互接続部、および前記第１のコンタクトを介して、前記周辺回路に電気的に接続される、第１のコンタクトと、
    前記Ｐ型ドープ半導体層を貫通する第２のコンタクトであって、前記Ｎウェルは、少なくとも前記第２のソースコンタクト、前記第２の相互接続部、および前記第２のコンタクトを介して、前記周辺回路に電気的に接続される、第２のコンタクトと、
    をさらに備える、請求項３または４に記載の３次元メモリデバイス。
  9. ３次元メモリデバイスを形成するための方法であって、
    基板の上方にある周辺回路を形成するステップと、
    前記周辺回路の上方にあり、交互配置された導電層および誘電体層を備えるメモリスタックを形成するステップと、
    各々が前記メモリスタックを貫通して垂直に延在する複数のチャネル構造を形成するステップと、
    前記メモリスタックの上方にあり、前記複数のチャネル構造に電気的に接続された第１のソースコンタクトを形成するステップと、
    前記メモリスタックの上方にあり、前記複数のチャネル構造に電気的に接続された第２のソースコンタクトを形成するステップと、
    前記第１のソースコンタクトに接触する第１の相互接続部を形成するステップと、
    前記第２のソースコンタクトに接触する第２の相互接続部を形成するステップと、
    前記メモリスタックの上方にあり、Ｐ型ドープ半導体層を形成するステップであって、前記第１のソースコンタクトは、前記Ｐ型ドープ半導体層に接触する、ステップと、
    を含む方法。
  10. 前記複数のチャネル構造の上端に接触する導電層を形成するステップを含む
    請求項９に記載の方法。
  11. 前記Ｐ型ドープ半導体層内にＮウェルを形成するステップであって、前記第２のソースコンタクトは、前記Ｎウェルに接触する、ステップ
    をさらに含む請求項１０に記載の方法。
  12. 前記Ｐ型ドープ半導体層の上方にある１つまたは複数の層間誘電体（ＩＬＤ）層を形成するステップであって、
    前記第１のソースコンタクトは、前記１つまたは複数のＩＬＤ層および前記導電層を貫通して、前記Ｐ型ドープ半導体層内に垂直に延在し、
    前記第２のソースコンタクトは、前記１つまたは複数のＩＬＤ層、前記導電層、および前記Ｐ型ドープ半導体層を貫通して、前記Ｎウェル内に垂直に延在する、ステップを、さらに含む請求項１１に記載の方法。
  13. 前記第２のソースコンタクトの側壁を囲むスペーサを形成するステップを、さらに含む、請求項１１または１２に記載の方法。
  14. ３次元メモリデバイスを形成するための方法であって、
    基板の上方にある周辺回路を形成するステップと、
    前記周辺回路の上方にあり、交互配置された導電層および誘電体層を備えるメモリスタックを形成するステップと、
    各々が前記メモリスタックを貫通して垂直に延在する複数のチャネル構造を形成するステップと、
    前記複数のチャネル構造の上端に接触する導電層を形成するステップと、
    前記メモリスタックの上方にあり、前記複数のチャネル構造に電気的に接続された第１のソースコンタクトを形成するステップと、
    前記メモリスタックの上方にあり、前記複数のチャネル構造に電気的に接続された第２のソースコンタクトを形成するステップと、
    前記第１のソースコンタクトに接触する第１の相互接続部を形成するステップと、
    前記第２のソースコンタクトに接触する第２の相互接続部を形成するステップと、
    を含み、
    前記第１のソースコンタクトを形成するステップは、前記第１のソースコンタクトが前記複数のチャネル構造と垂直に整列しないように、前記第１のソースコンタクトを形成するステップを含む方法。
  15. 前記周辺回路と前記メモリスタックとの間に接合インターフェイスを形成するステップをさらに含む、請求項９から１２のいずれか一項に記載の方法。
  16. 前記Ｐ型ドープ半導体層を貫通して第１のコンタクトを形成するステップであって、
    前記Ｐ型ドープ半導体層は、少なくとも前記第１のソースコンタクト、前記第１の相互接続部、および前記第１のコンタクトを介して、前記周辺回路に電気的に接続される、ステップと、
    前記Ｐ型ドープ半導体層を貫通して第２のコンタクトを形成するステップであって、
    前記Ｎウェルは、少なくとも前記第２のソースコンタクト、前記第２の相互接続部、および前記第２のコンタクトを介して、前記周辺回路に電気的に接続される、ステップと、
    をさらに含む請求項１１または１２に記載の方法。
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