CN109314118B - 具有贯穿阵列触点的三维存储器件及其形成方法 - Google Patents

具有贯穿阵列触点的三维存储器件及其形成方法 Download PDF

Info

Publication number
CN109314118B
CN109314118B CN201880001694.7A CN201880001694A CN109314118B CN 109314118 B CN109314118 B CN 109314118B CN 201880001694 A CN201880001694 A CN 201880001694A CN 109314118 B CN109314118 B CN 109314118B
Authority
CN
China
Prior art keywords
opening
dielectric
layer
conductor
tac
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201880001694.7A
Other languages
English (en)
Other versions
CN109314118A (zh
Inventor
郭美澜
胡禺石
夏季
朱宏斌
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Publication of CN109314118A publication Critical patent/CN109314118A/zh
Application granted granted Critical
Publication of CN109314118B publication Critical patent/CN109314118B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Abstract

公开了具有贯穿阵列触点(TAC)的三维(3D)存储器件及其形成方法的实施例。在示例中，公开了一种用于形成3D存储器件的方法。在衬底上形成包括多个电介质/牺牲层对的电介质堆叠层。形成垂直延伸穿过电介质堆叠层的沟道结构。形成垂直延伸穿过电介质堆叠层的第一开口。间隔层形成在第一开口的侧壁上。通过在第一开口中沉积与间隔层接触的导体层来形成垂直延伸穿过电介质堆叠层的TAC。在形成TAC之后形成垂直延伸穿过电介质堆叠层的缝隙。通过用多个导体层穿过缝隙替换电介质/牺牲层对中的牺牲层，在衬底上形成包括多个导体/电介质层对的存储堆叠层。

Description

具有贯穿阵列触点的三维存储器件及其形成方法
背景技术
本公开的实施例涉及三维(3D)存储器件及其制造方法。
通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储单元缩放到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高。结果，平面存储单元的存储密度接近上限。
3D存储器架构可以解决平面存储单元中的密度限制。3D存储器架构包括存储阵列和用于控制进出存储阵列的信号的外围设备。
发明内容
本文公开了3D存储器件及其制造方法的实施例。
在一个示例中，公开了一种用于形成3D存储器件的方法。在衬底上形成包括多个电介质/牺牲层对的电介质堆叠层。形成垂直延伸穿过电介质堆叠层的沟道结构。形成垂直延伸穿过电介质堆叠层的第一开口。间隔层形成在第一开口的侧壁上。通过在第一开口中沉积与间隔层接触的导体层来形成垂直延伸穿过电介质堆叠层的贯穿阵列触点(TAC)。在形成TAC之后形成垂直延伸穿过电介质堆叠层的缝隙。通过用多个导体层穿过缝隙替换电介质/牺牲层对中的牺牲层，在衬底上形成包括多个导体/电介质层对的存储堆叠层。
在另一示例中，公开了一种用于形成3D存储器件的方法。在衬底上形成包括多个电介质/牺牲层对的电介质堆叠层。形成垂直延伸穿过电介质堆叠层的沟道结构。形成垂直延伸穿过电介质堆叠层的虚设沟道结构。同时蚀刻穿过电介质堆叠层的第一开口和在电介质堆叠层外部的第二开口。同时形成第一开口的侧壁上的第一间隔层和第二开口的侧壁上的第二间隔层。沉积导体层以(i)填充在第一开口中以形成TAC以及(ii)填充在第二开口中以形成外围触点。在形成TAC和外围设备之后形成垂直延伸穿过电介质堆叠层的缝隙。通过用多个导体层穿过缝隙替换电介质/牺牲层对中的牺牲层，在衬底上形成包括多个导体/电介质层对的存储堆叠层。
在又一个示例中，公开了一种用于形成3D存储器件的方法。在衬底上形成包括多个电介质/牺牲层对的电介质堆叠层。形成垂直延伸穿过电介质堆叠层的沟道结构。同时蚀刻穿过电介质堆叠层的第一开口、在电介质堆叠层外部的第二开口和穿过电介质堆叠层的第三开口。第三开口的横向尺寸小于第一和第二开口的横向尺寸。沉积电介质层以(i)完全填充在第三开口中以形成虚设沟道结构以及(ii)部分填充在第一开口和第二开口中。去除电介质层的沉积在第一开口的底表面上和第二开口的底表面上的部分。沉积导体层以(i)填充在第一开口中以形成TAC以及(ii)填充在第二开口中以形成外围触点。在形成TAC和外围设备之后形成垂直延伸穿过电介质堆叠层的缝隙。通过用多个导体层穿过缝隙替换电介质/牺牲层对中的牺牲层，在衬底上形成包括多个导体/电介质层对的存储堆叠层。
在不同的示例中，3D存储器件包括衬底、衬底上的包括多个导体/电介质层对的存储堆叠层、垂直延伸穿过存储堆叠层中的导体/电介质层对的沟道结构、垂直延伸穿过存储堆叠层中的导体/电介质层对的TAC、以及虚设沟道结构，所述虚设沟道结构用电介质层完全填充，并垂直延伸穿过存储堆叠层中的导体/电介质层对。
附图说明
并入本文中并且构成说明书的部分的附图示出了本公开的实施例，并且与说明书一起进一步用来对本公开的原理进行解释，并且使相关领域技术人员能够实施和使用本公开。
图1示出了根据本公开的一些实施例的示例性3D存储器件的横截面。
图2A-2E示出了根据本公开的一些实施例的用于形成3D存储器件的沟道结构的示例性制造工艺。
图3A-3F示出了根据本公开的各种实施例的用于形成3D存储器件的 TAC、外围触点和虚设沟道结构的示例性制造工艺。
图4A-4C示出了根据本公开的一些实施例的用于形成3D存储器件的 TAC、外围触点和虚设沟道结构的另一示例性制造工艺。
图5A-5B示出了根据本公开的一些实施例的用于形成3D存储器件的缝隙结构和字线触点的示例性制造工艺。
图6是根据一些实施例的用于形成3D存储器件的示例性方法的流程图。
图7A是根据本公开的一些实施例的用于在开口的侧壁上形成间隔层的示例性方法的流程图。
图7B是根据本公开的一些实施例的用于在开口的侧壁上形成间隔层的另一示例性方法的流程图。
图8是根据本公开的一些实施例的用于形成3D存储器件的另一示例性方法的流程图。
将参考附图来描述本公开的实施例。
具体实施方式
尽管对具体配置和布置进行了讨论，但应当理解，这只是出于示例性目的而进行的。相关领域中的技术人员将认识到，可以使用其它配置和布置而不脱离本公开的精神和范围。对相关领域的技术人员显而易见的是，本公开还可以用于多种其它应用中。
要指出的是，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等指示所述的实施例可以包括特定特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这样的短语未必是指同一个实施例。另外，在结合实施例描述特定特征、结构或特性时，结合其它实施例(无论是否明确描述)实现这种特征、结构或特性应在相关领域技术人员的知识范围内。
通常，可以至少部分从上下文中的使用来理解术语。例如，至少部分取决于上下文，本文中使用的术语“一个或多个”可以用于描述单数意义的特征、结构或特性，或者可以用于描述复数意义的特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”或“所述”的术语可以被理解为传达单数使用或传达复数使用。另外，术语“基于”可以被理解为不一定旨在传达一组排他性的因素，而是可以替代地，至少部分地取决于上下文，允许存在不一定明确描述的其他因素。
应当容易理解，本公开中的“在…上”、“在…之上”和“在…上方”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物“上”而且还包括在某物“上”且其间有居间特征或层的含义，并且“在…之上”或“在…上方”不仅表示“在”某物“之上”或“上方”的含义，而且还可以包括其“在”某物“之上”或“上方”且其间没有居间特征或层(即，直接在某物上)的含义。
此外，诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相关术语在本文中为了描述方便可以用于描述一个元件或特征与另一个或多个元件或特征的关系，如在附图中示出的。空间相关术语旨在涵盖除了在附图所描绘的取向之外的在设备使用或操作中的不同取向。设备可以以另外的方式被定向(旋转90度或在其它取向)，并且本文中使用的空间相关描述词可以类似地被相应解释。
如本文中使用的，术语“衬底”是指向其上增加后续材料的材料。可以对衬底自身进行图案化。增加在衬底的顶部上的材料可以被图案化或可以保持不被图案化。此外，衬底可以包括宽范围的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆的非导电材料制成。
如本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以横向、竖直和/或沿倾斜表面延伸。衬底可以是层，其中可以包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成互连线和/或通孔触点) 和一个或多个电介质层。
如本文使用的，术语“标称/标称地”是指在生产或过程的设计阶段期间设置的针对部件或过程操作的特性或参数的期望或目标值，以及高于和/ 或低于期望值的值的范围。值的范围可能是由于制造过程或容限中的轻微变化导致的。如本文使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”可以指示给定量的值，其例如在值的10％-30％(例如，值的±10％、±20％或±30％)内变化。
如本文所使用的，术语“3D存储器件”指的是在横向取向的衬底上具有垂直取向的存储单元晶体管串(在本文中称为“存储器串”，例如NAND 存储器串)使得存储器串相对于衬底在垂直方向上延伸的半导体器件。如本文所使用的，术语“垂直/垂直地”意味着标称上正交于衬底的横向表面。
在一些3D存储器件中，互连可以包括贯穿阵列触点(TAC)，用于在堆叠的存储阵列器件和外围设备之间提供垂直互连(例如，用于电源总线和金属布线)，从而降低金属水平和缩小管芯尺寸。TAC可以在阻挡结构内形成，其在存储堆叠层内保留电介质堆叠层区域以便于蚀刻TAC的开口。然而，由阻挡结构包围的区域占据了可以形成存储串的核心阵列区域中的大面积，并且还对字线的电阻具有负面影响。此外，用于形成阻挡结构的现有制造工艺对于下一代3D存储器件(例如，具有128级或更多级)变得更具挑战性，其具有较少的工艺余量。
根据本公开的各种实施例提供了一种3D存储器件，其具有未被阻挡结构包围的TAC，其解决了与阻挡结构相关联的上述问题。例如，通过去除阻挡结构，可以在保持其功能的同时减少TAC的面积，从而增加存储单元密度并降低工艺成本。由于消除了用于制造阻挡结构的蚀刻和对准步骤，因此还可以获得更多的工艺余量，这使得当前和未来几代3D存储器件的高工艺可扩展性成为可能。此外，用于形成本文公开的3D存储器件的方法的各种实施例可以允许TAC在用于制造其他结构(例如，外围触点和/或虚设沟道结构)的相同的制造工艺中形成，并且因此进一步简化了制造流程，并降低了工艺成本。
图1示出了根据本公开的一些实施例的示例性3D存储器件100的横截面。3D存储器件100可包括衬底102，衬底102可包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)或任何其他合适材料。在一些实施例中，衬底102是减薄的衬底(例如，半导体层)，其通过研磨、湿法/干法蚀刻、化学机械抛光(CMP)或其任意组合从正常厚度被减薄。
3D存储器件100可包括在衬底102之上的存储堆叠层104。存储堆叠层104可以是穿过其形成存储器串(例如，NAND存储器串106)的堆叠的存储结构。在一些实施例中，存储堆叠层104包括在衬底102之上垂直堆叠的多个导体/电介质层对。每个导体/电介质层对可包括导体层110和电介质层112。也就是说，存储堆叠层104可包括垂直堆叠的交错的导体层110 和电介质层112。如图1所示，每个NAND存储器串106垂直延伸穿过存储堆叠层104中交错的导体层110和电介质层112。在一些实施例中，3D 存储器件100是NAND闪存设备，其中存储单元设置在3D存储器件100 的NAND存储器串106和导体层110(用作子线)的交叉点处。存储堆叠层104中的导体/电介质层对的数量(例如，32、64、96或128)可以设定 3D存储器件100中的存储单元的数量。
导体层110可各自具有相同的厚度或具有不同的厚度。类似地，电介质层112可各自具有相同的厚度或具有不同的厚度。导体层110可包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅(多晶硅)、掺杂硅、硅化物或其任意组合。电介质层112可包括电介质材料，其包括但不限于氧化硅、氮化硅、氮氧化硅或其任意组合。在一些实施例中，导体层110包括金属，例如W，并且电介质层112包括氧化硅。应当理解，根据一些实施例，在衬底102(例如，硅衬底)和存储堆叠层104之间形成氧化硅膜(未示出)，例如现场蒸汽产生(ISSG)氧化硅。
注意，x轴、y轴及z轴被添加到图1中，以进一步示出3D存储器件 100中的组件的空间关系。x方向、y方向和z方向彼此垂直。衬底102包括在x-y平面中的x方向和y方向(横向方向)上横向延伸的两个横向表面 (例如，顶表面和底表面)。如本文所使用的，一个组件(例如，层或器件) 是否在半导体器件(例如，3D存储器件100)的另一组件(例如，层或器件)“上”、“之上”或“之下”是在衬底在z方向上位于半导体器件的最低部平面中时、相对于半导体器件的衬底(例如，衬底102)在z方向(垂直方向)上所确定的。在整个本公开中均采用用于描述空间关系的相同概念。
在一些实施例中，3D存储器件100是单片3D存储器件的一部分，其中单片3D存储器件的组件(例如，存储单元和外围设备)形成在单个衬底 (例如，衬底102)上。外围设备111(例如用于促进3D存储设备100的操作的任何合适的数字、模拟和/或混合信号外围电路)也可以在存储堆叠层104外部形成在衬底102上。外围设备111可以形成在衬底102“上”，其中外围设备111的整体或部分形成在衬底102中(例如，在衬底102的顶表面以下)和/或直接形成在衬底102上。外围设备111可包括以下中的一个或多个：页面缓冲器、解码器(例如，行解码器和列解码器)、读出放大器、驱动器、电荷泵、电流或电压基准源、或电路的任何有源或无源组件(例如，晶体管、二极管、电阻器或电容器)。隔离区(例如，浅沟槽隔离(STI))和掺杂区(例如，晶体管的源极区和漏极区)也可以在存储堆叠层104外部形成在衬底102中。
如图1所示，存储堆叠层104可包括内部区域116(也称为“核心阵列区域”)和外部区域118(也称为“阶梯区域”)。在一些实施例中，内部区域116是存储堆叠层104的中心区域，其中NAND存储器串106的阵列穿过导体/电介质层对形成，并且外部区域118是存储堆叠层104的围绕内部区域116的剩余区域(包括侧面和边缘)而不具有NAND存储器串106。
如图1所示，每个NAND存储器串106可以包括垂直延伸穿过存储堆叠层104的内部区域116中的导体/电介质层对的沟道结构108。沟道结构 108可以包括填充有半导体材料(例如，形成半导体沟道)和电介质材料(例如，形成存储膜)的沟道孔。在一些实施例中，半导体沟道包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施例中，存储膜是复合层，包括隧穿层、存储层(也称为“电荷捕获/存储层”)和阻挡层。每个NAND存储器串106可以具有圆柱形状(例如，柱形)。根据一些实施例，半导体沟道、隧穿层、存储层和阻挡层按次顺序沿着从柱的中心朝向外表面的方向布置。隧穿层可包括氧化硅、氮氧化硅或其任意组合。存储层可包括氮化硅、氮氧化硅、硅或其任意组合。阻挡层可包括氧化硅、氮氧化硅、高介电常数 (高k)电介质或其任意组合。
在一些实施例中，NAND存储器串106包括用于NAND存储器串106 的多个控制栅极(每个控制栅极是字线/导体层110的一部分)。每个导体/ 电介质层对中的导体层110可以用作用于NAND存储器串106的存储单元的控制栅极。导体层110可以包括用于多个NAND存储器串106的多个控制栅极，并且可以作为在存储堆叠层104的外部区域118中结束的字线横向延伸。
在一些实施例中，NAND存储器串106包括在垂直方向上的相应端处的两个插塞117和119。每个插塞117或119可以与沟道结构108的相应端接触。插塞117可以包括从衬底102外延生长的半导体材料，例如硅。插塞117可以用作由AND存储器串106的源极选择栅控制的沟道。插塞117 可以位于NAND存储器串106的下端，并且与沟道结构108接触(例如，在沟道结构108的上端)。如这里所使用的，当衬底102位于3D存储器件 100的最低平面中时，组件(例如，NAND存储器串106)的“上端”是在 z方向上远离衬底102的端部，并且组件(例如，NAND存储器串106)的“下端”是在z方向上更靠近衬底102的端部。
插塞119可包括半导体材料(例如，多晶硅)或导体材料(例如，金属)。在一些实施例中，插塞119包括填充有钛/氮化钛(Ti/TiN作为阻挡层) 和钨(作为导体)的开口。通过在3D存储器件100的制造期间覆盖沟道结构108的上端，插塞119可以用作蚀刻停止层以防止蚀刻填充在沟道结构 108中的电介质，例如氧化硅和氮化硅。在一些实施例中，插塞119用作 NAND存储器串106的漏极。
在一些实施例中，存储堆叠层104包括设置在衬底102上的下部存储层面(deck)120和设置在下部存储层面120之上的上部存储层面122。接合层124可以垂直地设置在下部存储层面120与上部存储层面122之间并且将下部存储层面120与上部存储层面122电隔离。下部和上部存储层面 120和122中的每一者可以具有相同或不同数量的导体/电介质层对。接合层124可包括电介质，例如氧化硅。在一些实施例中，通过将存储堆叠层 104分成下部和上部存储层面120和122，或甚至更多存储层面，NAND存储器串106的沟道结构108可以由多个沟道结构接合，每个沟道结构穿过相应的存储层面单独形成，以提高工艺产量。如图1所示，NAND存储器串106的沟道结构108包括垂直延伸穿过下部存储层面120的下部沟道结构126和垂直延伸穿过上部存储层面的上部沟道结构128。在一些实施例中，层间插塞130垂直地设置在下部沟道结构126和上部沟道结构128之间并与下部沟道结构126和上部沟道结构128接触。层间插塞130可包括半导体材料，例如多晶硅，并将下部和上部沟道结构126和128接合(例如，电连接)以形成沟道结构108。也就是说，NAND存储器串106从底部到顶部按以下顺序可以包括插塞117、下部沟道结构126、层间插塞130、上部沟道结构128和插塞119。
在一些实施例中，3D存储器件100还包括缝隙结构132。每个缝隙结构132可以垂直延伸穿过存储堆叠层104中的导体/电介质层对。缝隙结构 132也可以横向延伸(例如，在y-方向)以将存储堆叠层104分成多个块。缝隙结构132可包括填充有导电材料的开口(缝隙)，该导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物或其任意组合。缝隙结构132还可包括具有电介质材料(例如氧化硅)的间隔层，其横向位于填充的导电材料和存储堆叠层104之间，以使填充的导电材料与存储堆叠层104中围绕的导体层110电绝缘。结果，缝隙结构132可以将3D存储器件100分成多个存储块和/或存储指状物。
在一些实施例中，缝隙结构132用作共享相同阵列共源极的相同存储指状物或相同存储块中的NAND存储器串106的源触点。因此，缝隙结构 132可以被称为多个NAND存储器串106的“共源极触点”。在一些实施例中，衬底102包括掺杂区134(包括所需掺杂水平的p型或n型掺杂体)，并且，缝隙结构132的下端与衬底102的掺杂区134接触。因此，缝隙结构132可以通过掺杂区134电连接到NAND存储器串106。
如图1所示，3D存储器件100还包括TAC 136，每个TAC 136垂直延伸穿过存储堆叠层104中的导体/电介质层对。每个TAC 136可以垂直延伸穿过交错的导体层110和电介质层112。在一些实施例中，TAC 136可以延伸穿过存储堆叠层104的整个厚度(例如，垂直方向上的所有导体/电介质层对)。在一些实施例中，TAC 136进一步延伸穿过衬底102的至少一部分。 TAC 136可以从和/或至3D存储器件100(例如电源总线的一部分)传送电信号，并具有缩短的互连路由。在一些实施例中，TAC 136可以提供3D存储器件100和外围设备111之间和/或后段工序(BEOL)互连(未示出)和外围设备111之间的电连接。TAC 136还可以向存储堆叠层104提供机械支撑。
TAC 136可包括穿过存储堆叠层104并填充有填充材料的垂直开口。在一些实施例中，TAC 136包括在开口的侧壁上的间隔层138和在开口中与间隔层138接触的导体层140。导体层140可包括导电材料，包括但不限于W、Co、Cu、Al、掺杂硅，硅化物或其任意组合。间隔层138可以使TAC 136的导体层140与存储堆叠层104中的围绕的导体层110电绝缘。在一些实施例中，TAC 136在平面图中具有基本上圆形形状，并且导体层140和间隔层138从TAC136的中心按此顺序径向设置。TAC 136的间隔层138 可包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任意组合。
如图1所示，存储堆叠层104的外部区域118可至少在横向方向(例如，在y方向上)的一侧包括阶梯结构142。在一些实施例中，另一个阶梯结构(未示出)设置在存储堆叠层104在y方向上的相对侧。阶梯结构142 的每一“层级”可包括一个或多个导体/电介质层对，每个导体/电介质层对包括导体层110和电介质层112。阶梯结构142中的每个层级中的顶层可以是导体层110，以用于在垂直方向上互连。在一些实施例中，阶梯结构142 中的每两个相邻层级在垂直方向上偏移标称上相同的距离并且在横向方向上偏移标称上相同的距离。对于阶梯结构142中的每两个相邻层级，靠近衬底102的第一层级(以及其中的导体层和电介质层)可以比第二层级(以及其中的导体层和电介质层)横向延伸得更远，从而在第一层级上形成“着陆区“以用于在垂直方向互连。
台阶结构142可用于着陆字线触点144和/或用于在制造期间(例如，蚀刻和化学机械抛光(CMP))通过其中的虚设沟道结构146来平衡某些工艺中的负载。每个字线触点144的下端可以与阶梯结构142中的相应层级中的顶部导体层110(字线)接触，以单独寻址3D存储器件100的相应字线。字线触点144可以包括垂直延伸穿过一个或多个电介质层并填充有导电材料的开口(例如，通孔或沟槽)，该导电材料包括但不限于W、Co、 Cu、Al、硅化物或其任意组合。
虚设沟道结构146可以垂直延伸穿过存储堆叠层104，并具有填充有与沟道结构108中的材料相同的材料的垂直开口。根据一些实施例，与沟道结构108不同，在虚设沟道结构146上没有形成触点以提供与3D存储器件 100的其他组件的电连接。在一些实施例中，虚设沟道结构146用电介质材料完全填充，该电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任意组合。因此，虚设沟道结构146不能用于形成3D存储器件100中的存储单元。替代地，虚设沟道结构146可以为存储阵列结构(例如，存储堆叠层104)提供机械支撑。尽管虚设沟道结构146如图1所示被设置在存储堆叠层104的外部区域118中，然而可以理解虚设沟道结构146也可以形成在存储堆叠层104的内部区域116中。在一些实施例中，虚设沟道结构146用电介质层(例如氧化硅层)完全填充，并且垂直延伸穿过存储堆叠层 104中的在内部区域116中或在外部区域118中的导体/电介质层对。
如图1所示，3D存储器件100还可以包括外围触点148，其垂直延伸穿过一个或多个电介质层并在存储堆叠层104外部与外围设备111接触。外围触点148可以提供与外围设备111的电连接。外围触点148可以包括用填充材料填充的垂直开口。在一些实施例中，类似于TAC 136，外围触点148包括在开口的侧壁上的间隔层150和在开口中与间隔层150接触的导体层152。导体层152可包括导电材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任意组合。在一些实施例中，外围触点148在平面图中具有基本上圆形形状，并且导体层152和间隔层150按此顺序从外围触点148的中心径向设置。外围触点148的间隔层150可包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任意组合。在一些实施例中，外围触点148的间隔层150和TAC 136的间隔层138在横向方向(例如，径向方向)上具有标称上相同的厚度。在一些实施例中，外围触点148的间隔层150和TAC 136的间隔层138两者均包括氧化硅。
应理解，3D存储器件100可包括图1中未示出的另外组件和结构，包括但不限于存储堆叠层104之上和/或衬底102之下的一个或多个BEOL互连层中的其他局部触点和互连。
图2A-2E示出了根据本公开的一些实施例的用于形成3D存储器件的沟道结构的示例性制造工艺。图3A-3F示出了根据本公开的各种实施例的用于形成3D存储器件的TAC、外围触点和虚设沟道结构的示例性制造工艺。图4A-4C示出了根据本公开的一些实施例的用于形成3D存储器件的 TAC、外围触点和虚设沟道结构的另一示例性制造工艺。图5A-5B示出了根据本公开的一些实施例的用于形成3D存储器件的缝隙结构和字线触点的示例性制造工艺。图6是根据一些实施例的用于形成3D存储器件的示例性方法600的流程图。图8是根据本公开的一些实施例的用于形成3D存储器件的另一示例性方法800的流程图。图2A-6和8中示出的3D存储器件的示例包括图1中所示的3D存储器件100。将一起描述图2A-6和8。应当理解，方法600和800中所示的操作不是详尽的，并且也可以在任何所示操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图6和8中所示不同的顺序执行。
参照图6，方法600开始于操作602，其中在衬底上形成包括多个电介质/牺牲层对的电介质堆叠层。衬底可以是硅衬底。在一些实施例中，首先形成下部电介质层面，然后形成接合层。然后可以在接合层上形成上部电介质层面以形成电介质堆叠层。方法600前进到操作604，如图6所示，其中形成垂直延伸穿过电介质堆叠层的沟道结构。在一些实施例中，形成垂直延伸穿过下部电介质层面的下部沟道结构。然后可以在接合层中在下部沟道结构上形成层间插塞。一旦形成上部电介质层面，垂直延伸穿过上部电介质层面的上部沟道结构就可被形成，并通过层间插塞与下部沟道结构接合，从而形成沟道结构。在一些实施例中，阶梯结构形成在电介质堆叠层的一侧。
如图2A所示，在硅衬底202上形成包括多个电介质/牺牲层对的下电介质层面204。在一些实施例中，通过一个或多个薄膜沉积工艺来交替沉积牺牲层206和电介质层208，该薄膜沉积工艺包括但不限于物理气相沉积 (PVD)、化学气相沉积(CVD)、原子层沉积(ALD)或其任意组合。在一些实施例中，牺牲层206包括氮化硅，并且电介质层208包括氧化硅。应理解，沉积牺牲层206和电介质层208的顺序不受限制。沉积可以从牺牲层206或电介质层208开始，并且可以以牺牲层206或电介质层208结束。
如图2B所示，形成下部沟道结构210的阵列，每个下部沟道结构210 垂直延伸穿过下部电介质层面204中的交错的牺牲层206和电介质层208。在一些实施例中，形成下部沟道结构210的制造工艺包括使用干法蚀刻和/ 或湿法蚀刻(例如深反应离子蚀刻(DRIE))形成穿过在下部电介质层面 204中的交错的牺牲层206和电介质层208的沟道孔，然后使用薄膜沉积工艺用多个层(例如电介质层和半导体层)填充沟道孔。在一些实施例中，电介质层是复合电介质层，例如多个电介质层的组合，包括但不限于隧穿层、存储层和阻挡层。隧穿层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任意组合。存储层可以包括用于存储用于存储器操作的电荷的材料。存储层材料可包括但不限于氮化硅、氮氧化硅、氧化硅和氮化硅的组合、或其任意组合。阻挡层可以包括电介质材料，包括但不限于氧化硅或氧化硅/氧氮化硅/氧化硅(ONO)的组合。阻挡层还可以包括高k电介质层，例如氧化铝(Al2O3)层。半导体层可以包括多晶硅，用作半导体沟道。半导体层和电介质层可以通过诸如ALD、CVD、PVD或其任意组合的工艺形成。
如图2B所示，通过使用薄膜沉积工艺(例如ALD、CVD、PVD或其任意组合)沉积诸如氧化硅层的电介质层，在下部电介质层面204上形成接合层212。层间插塞214的阵列形成在接合层212中并分别与下部沟道结构210的阵列接触。可以通过图案化和蚀刻穿过接合层212的开口，然后使用薄膜沉积工艺(例如ALD、CVD、PVD或其任意组合)沉积半导体材料(例如多晶硅)来形成层间插塞214。
如图2C所示，上部电介质层面216形成在接合层212上和下部电介质层面204之上。因此可以形成包括下部电介质层面204和上部电介质层面 216的电介质堆叠层218。用于形成下部电介质层面204的相同制造工艺可用于形成上部电介质层面216，并因此不再重复。
如图2D所示，上部沟道结构220的阵列被形成并且分别与层间插塞 214的阵列接触，每个上部沟道结构220垂直延伸穿过上部电介质层面216。因此形成沟道结构阵列222，每个沟道结构包括通过层间插塞214电连接的下部沟道结构210和上部沟道结构220。用于形成下部沟道结构210的相同制造工艺可用于形成上部沟道结构220，并因此不再重复。
如图2E所示，阶梯结构224形成在电介质堆叠层218的侧面。阶梯结构224可以通过所谓的“修整-蚀刻”工艺形成，该“修整-蚀刻”工艺在每个周期中修整(例如，逐渐地和向内地蚀刻，通常来自所有方向)图案化的光刻胶层，然后使用修整的光刻胶层作为蚀刻掩模来蚀刻电介质/牺牲层对的暴露部分，以形成阶梯结构224的一个台阶。
方法600进行到操作606，如图6所示，其中形成垂直延伸穿过电介质堆叠层的虚设沟道结构。如图3A所示，形成穿过电介质层218的虚设沟道结构302的阵列。可以通过使用湿法蚀刻和/或干法蚀刻(例如DRIE)首先蚀刻穿过电介质堆叠层218和/或一个或多个电介质层的开口来形成虚设沟道结构302。在一些实施例中，然后使用一种或多种薄膜沉积工艺(例如 ALD、CVD、PVD或其任意组合)用电介质层(例如氧化硅层)完全填充开口。在一些实施例中，在相同的制造步骤中与沟道结构222同时形成虚设沟道结构302，使得每个虚设沟道结构302的开口填充有填充在沟道结构 222中的至少一些材料。
方法600进行到操作608，如图6所示，其中同时蚀刻穿过电介质堆叠层的第一开口和在电介质堆叠层外部的第二开口。如图3B所示，通过湿法蚀刻和/或干法蚀刻交错的电介质层208和牺牲层206(例如，氮化硅和氧化硅)，形成每个垂直延伸穿过电介质堆叠层218中的电介质/牺牲层对的第一开口(TAC孔)304。在一些实施例中，使用DRIE蚀刻TAC孔304。第二开口(外围触点孔)306可以通过相同的湿法蚀刻和/或干法蚀刻工艺(例如DRIE)同时形成，以蚀刻穿过在电介质堆叠层218外部的一个或多个电介质层(例如，氧化硅和/或氮化硅)。TAC孔304和外围触点孔306在垂直方向上的深度可以标称上相同。在各种实施例中，TAC孔304和外围触点孔306的横向尺寸(例如直径)在标称上可以相同或不同。例如，根据一些实施例，TAC孔304的直径大于外围触点孔306的直径。
如图3B所示，TAC孔304和外围触点孔306可以到达硅衬底202，并且外围触点孔306的下端可以与形成在硅衬底202上的外围设备307接触。在一些实施例中，外围设备307包括晶体管，其可以通过多种工艺形成，包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP和任何其他合适的工艺。在一些实施例中，通过离子注入和/或热扩散在硅衬底202中形成掺杂区，其例如用作晶体管的源极区和/或漏极区。在一些实施例中，还通过湿法蚀刻和/或干法蚀刻和薄膜沉积工艺在硅衬底202中形成隔离区(例如，STI)。用于形成外围设备307的制造工艺可以在蚀刻外围触点孔306之前的任何制造阶段进行。
方法600进行到操作610，如图6所示，其中第一间隔层和第二间隔层分别同时形成在第一开口和第二开口的侧壁上。图7A是根据一些实施例的用于在开口的侧壁上形成间隔层的示例性方法的流程图。参照图7A，在操作702，为了形成第一间隔层，在第一开口的侧壁和底表面上沉积电介质层。在操作704，去除电介质层的沉积在第一开口的底表面上的部分。电介质层的沉积可以包括ALD，并且去除电介质层的部分可以包括在第一开口的底表面上的各向异性蚀刻。
如图3C所示，第一间隔层308形成在TAC孔304的侧壁上，但不形成在底表面上。可以使用一种或多种薄膜沉积工艺(例如ALD、CVD、PVD 或其任意组合)将电介质层首先沉积到TAC孔304中，其覆盖TAC孔304 的侧壁和底表面。然后可以通过使用“底部穿孔”工艺来蚀刻电介质层的沉积在TAC孔304的底表面上但不在侧壁上的部分。在一些实施例中，可以使用ALD在TAC孔304的侧壁和底表面上沉积氧化硅层，并且可以使用指向TAC孔304的底表面的任何合适的各向异性蚀刻来去除氧化硅层的沉积在TAC孔304的底表面上的部分。在一个示例中，可以向DRIE添加具有足够电压电平的偏压，以蚀刻穿过TAC孔304的底表面上的氧化硅层，但不穿过侧壁的氧化硅层。可以使用相同的沉积和底部穿孔工艺，在外围触点孔306的侧壁而不在底表面上同时形成第二间隔层310。在一些实施例中，第一间隔层308和第二间隔层310的厚度在横向方向(例如，径向方向)上标称上相同。
图7B是根据一些实施例的用于在开口的侧壁上形成间隔层的另一示例性方法的流程图。参照图7B，在操作706，为了在第一开口的侧壁上形成第一间隔层，首先通过去除牺牲层的与第一开口的侧壁邻接的部分来形成多个浅凹陷。在操作708，沉积电介质层以填充在浅凹陷中以及第一开口的侧壁和底表面上。在操作710，去除电介质层的沉积在第一开口的底表面上的部分。根据一些实施例，去除电介质层的部分包括在第一开口的侧壁和底表面上的各向同性蚀刻。
与图3C中所示的通过ALD沉积和底部打孔工艺形成第一间隔层308 的示例不同，图3D-3E示出了另一示例，其中通过任何沉积工艺形成第一间隔层314，然后进行回蚀刻工艺。如图3D中所示，通过湿法蚀刻和/或干法蚀刻(例如使用用于氮化硅的湿法蚀刻剂)，去除电介质堆叠层218中牺牲层206的与TAC孔304的侧壁邻接的部分。然后可以沿着TAC孔304的侧壁形成多个浅凹陷312。蚀刻的程度，即浅凹陷的横向尺寸，可以通过蚀刻速率和/或蚀刻时间来控制。牺牲层部分去除工艺可以在下一步骤中为更厚的电介质层沉积提供空间。
如图3E所示，第一间隔层314形成在TAC孔304的侧壁上，但不形成在底表面上。可以使用一种或多种薄膜沉积工艺(例如ALD、CVD、PVD 或者其任意组合)将电介质层首先沉积到TAC孔304中，其填充在浅凹陷 312中(如图3D所示)并覆盖TAC孔304的侧壁和底表面。电介质层沉积在TAC孔304的底表面上的部分可以使用回蚀刻工艺来去除。在一些实施例中，可以应用各向同性蚀刻以蚀刻沉积在TAC孔304的侧壁和底表面上的电介质层。因为电介质层沿着侧壁(填充在浅凹陷312中)比在底表面上厚得多，因此当已经蚀刻穿过电介质层在底表面上的部分时，可以部分地蚀刻侧壁上的电介质层的部分，从而留下第一间隔层314仅覆盖TAC孔 304的侧壁。换句话说，根据一些实施例，沿着侧壁的增厚的电介质层被回蚀刻，从而留下较薄的电介质层作为第一间隔层314。可以控制任何合适的各向同性蚀刻工艺的蚀刻速率和/或蚀刻时间以完全蚀刻穿过TAC孔304的底表面上的电介质层，但是部分地回蚀刻TAC孔304的侧壁上的电介质层。
方法600进行到操作612，如图6所示，其中导体层沉积在第一开口中以形成TAC并且沉积在第二开口中以形成外围触点。在一些实施例中，导体层是包括粘附/阻挡层和导体的复合层。如图3F所示，在TAC孔304中沉积导体层316(如图3C-3E中所示)以填充TAC孔304的剩余空间，从而形成垂直延伸穿过电介质堆叠层218的TAC 318。在一些实施例中，通过使用一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、电化学沉积、或其任意组合)沉积钛/氮化钛(Ti/TiN)或钛/氮化钽(Ta/TaN)，沿第一间隔层308/314首先形成粘附/阻挡层。然后，可以通过使用一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、电化学沉积、或其任意组合)沉积诸如钨的金属，在TAC孔304的剩余空间中形成导体。可以使用相同的沉积工艺在外围触点孔306中同时形成导体层320(如图3C-3E所示)，以形成与外围设备307接触的外围触点322。沉积后的过量导体层可以通过CMP 去除。
方法600进行到操作614，如图6所示，其中在形成TAC之后形成垂直延伸穿过电介质堆叠层的缝隙。方法600进行到操作616，如图6所示，其中通过用多个导体层穿过缝隙替换电介质/牺牲层对中的牺牲层，在衬底上形成包括多个导体/电介质层对的存储堆叠层。在一些实施例中，通过在形成存储堆叠层之后在缝隙中沉积导体层来形成缝隙结构。在一些实施例中，形成多个字线触点，每个字线触点与阶梯结构中的导体/电介质层对的导体层中的相应一个导体层接触。
如图5A所示，可以蚀刻穿过电介质堆叠层218中的电介质/牺牲层对的开口(缝隙)(如图3A-4C所示)。可以通过湿法蚀刻和/或干法蚀刻电介质 (例如，氧化硅和氮化硅)来形成缝隙。该开口可以用作栅极替换工艺的路径，该栅极替换工艺用导体层502替换电介质堆叠层218中的牺牲层206，以形成多个导体/电介质层对。利用导体层502替换牺牲层206可以通过对电介质层208(例如，氧化硅)有选择性地湿法蚀刻牺牲层206(例如，氮化硅)并用导体层502(例如，W)填充该结构来执行。可以通过PVD、 CVD、ALD、电化学沉积或其任意组合来沉积导体层502。导体层502可包括导电材料，包括但不限于W、Co、Cu、Al、多晶硅、硅化物或其任意组合。结果，在栅极替换工艺之后，图3A-4C中的电介质堆叠层218变为硅衬底202上的存储堆叠层504，其包括导体/电介质层对，即交错的导体层502 和电介质层208。
如图5A所示，通过PVD、CVD、ALD、电化学沉积或其任意组合将导电材料填充(例如，沉积)到缝隙中来形成缝隙结构506。缝隙结构506 可包括导电材料，包括但不限于W、Co、Cu、Al、多晶硅、硅化物或其任意组合。在一些实施例中，首先在缝隙结构506的导电材料和围绕缝隙结构506的导体层502之间形成电介质层(例如，氧化硅层)作为间隔层。缝隙结构506的下端可以与掺杂区507接触，掺杂区507可以使用离子注入和/或热扩散在硅衬底202中形成。
如图5B所示，每个字线触点508与阶梯结构224中的导体/电介质层对的导体层502中的相应一个导体层接触。通过首先蚀刻垂直开口(例如，通过湿法蚀刻和/或干法蚀刻)，形成穿过一个或多个电介质层的字线触点 508，然后用导电材料并使用ALD、CVD、PVD、电化学沉积、或其任意组合来填充开口。在一些实施例中，其他导电材料被填充在开口中以用作粘附/阻挡层。可以通过在不同材料处的蚀刻停止来控制电介质层的蚀刻以形成字线触点508的开口。例如，当到达阶梯结构224中的导体层502时，可以停止对电介质层的蚀刻。
图8是根据本公开的一些实施例的用于形成3D存储器件的另一示例性方法800的流程图。操作802、804、814和816分别类似于操作602、604、 614和616，因此不再重复。方法800进行到操作806，如图8所示，其中同时蚀刻穿过电介质堆叠层的第一开口、在电介质堆叠层外部的第二开口和穿过电介质堆叠层的第三开口。在一些实施例中，第三开口的横向尺寸 (例如，直径)小于第一和第二开口的横向尺寸。根据一些实施例，第一、第二和第三开口中的每一个在平面图中具有标称上圆形形状。
如图4A所示，同时形成第一开口(TAC孔)402、第二开口(外围触点孔)404和第三开口(虚设沟道孔)406，每个开口到达硅衬底202。外围触点孔404的下端可以与形成在硅衬底202上的外围设备405接触。可以使用湿法蚀刻和/或干法蚀刻来蚀刻穿过电介质堆叠层218中的交错的牺牲层206和电介质层208(例如，氮化硅和氧化硅)的TAC孔402和虚设沟道孔406，并且可以使用相同的湿法蚀刻和/或干法蚀刻工艺同时蚀刻穿过一个或多个电介质层(例如，氧化硅)的外围触点孔404。在一些实施例中，使用DRIE同时蚀刻TAC孔402、外围触点孔404和虚设沟道孔406。 TAC孔402、外围触点孔404和虚设沟道孔406在垂直方向上的深度可以标称上相同。在一些实施例中，TAC孔402、外围触点孔404和虚设沟道孔406中的每一个在平面图中具有基本上圆形形状。TAC孔402、外围触点孔404和虚设沟道孔406的横向尺寸(例如，直径)可以通过图案化工艺和/或蚀刻参数(例如蚀刻速率和蚀刻时间)来控制。在一些实施例中，在平面图中，虚设沟道孔406的直径小于TAC孔402的直径和外围触点孔 404的直径。在一些实施例中，在平面图中，外围触点孔404的直径小于 TAC孔402的直径。
方法800进行到操作808，如图8所示，其中沉积电介质层以(i)完全填充在第三开口中以形成虚设沟道结构以及(ii)部分填充在第一开口和第二开口中。方法800进行到操作810，如图8所示，其中去除了电介质层沉积在第一和第二开口的底表面上的部分。
如图4B中所示，使用一个或多个薄膜沉积工艺(例如ALD、CVD、 PVD、电化学沉积、或其任意组合)将电介质层(例如，氧化硅)沉积到 TAC孔402、外围触点孔404和虚设沟道孔406中。由于TAC孔402、外围触点孔404和虚设沟道孔406的横向尺寸不同，通过控制沉积参数，例如沉积速率和/或沉积时间，沉积的电介质层可以完全填充在虚设沟道孔 406中以形成虚设沟道结构408，但仅部分填充在TAC孔402和外围触点孔404中以分别在TAC孔402和外围触点孔404的侧壁上形成第一间隔层 410和第二间隔层412。因此，形成垂直延伸穿过电介质堆叠层218的虚设沟道结构408。如上所述，电介质层的沉积在TAC孔402和外围触点孔404 的底表面上的部分可以使用底部打孔工艺(例如高偏置DRIE)去除(即，蚀刻穿过)。结果，第一和第二间隔层410和412分别形成在TAC孔402 和外围触点孔404的侧壁上，而不在底表面上。在一些实施例中，同时形成的第一和第二间隔层410和412在平面图中在径向方向上具有标称上相同的厚度。
方法800进行到操作812，如图8所示，其中沉积导体层以(i)填充在第一开口中以形成TAC以及(ii)填充在第二开口中以形成外围触点。如图4C所示，将导体层414沉积在TAC孔402中(如图4B所示)以填充 TAC孔402的剩余空间，从而形成垂直延伸穿过电介质堆叠层218的TAC 416。在一些实施例中，通过使用一种或多种薄膜沉积工艺(例如ALD、 CVD、PVD、电化学沉积或其任意组合)沉积Ti/TiN或Ta/TaN，沿第一间隔层410首先形成粘附/阻挡层。然后，可以通过使用一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、电化学沉积或其任意组合)沉积诸如钨的金属，在TAC孔402的剩余空间中形成导体。可以使用相同的沉积工艺在外围触点孔404中同时形成导体层418(如图4B所示)，以形成与外围设备405接触的外围触点420。沉积后的过量导体层可以通过CMP去除。
根据本公开的一个方面，公开了一种用于形成3D存储器件的方法。在衬底上形成包括多个电介质/牺牲层对的电介质堆叠层。形成垂直延伸穿过电介质堆叠层的沟道结构。形成垂直延伸穿过电介质堆叠层的第一开口。间隔层形成在第一开口的侧壁上。通过在第一开口中沉积与间隔层接触的导体层来形成垂直延伸穿过电介质堆叠层的TAC。在形成TAC之后形成垂直延伸穿过电介质堆叠层的缝隙。通过用多个导体层穿过缝隙替换电介质/ 牺牲层对中的牺牲层，在衬底上形成包括多个导体/电介质层对的存储堆叠层。
在一些实施例中，在形成第一开口之前，在电介质堆叠层的一个边缘处形成阶梯结构。根据一些实施例，形成多个字线触点，每个字线触点与阶梯结构中的导体/电介质层对的导体层中的相应一个导体层接触。
在一些实施例中，通过在缝隙中沉积导体层来形成缝隙结构。
在一些实施例中，在形成第一开口之前形成垂直延伸穿过电介质堆叠层的虚设沟道结构。
在一些实施例中，为了形成第一开口，同时蚀刻穿过电介质堆叠层的第一开口和在电介质堆叠层外部的第二开口。在一些实施例中，为了形成 TAC，将导体层沉积在第一开口中以形成TAC并且沉积在第二开口中以形成外围触点。
在一些实施例中，为了在第一开口的侧壁上形成间隔层，在第一开口的侧壁和底表面上沉积电介质层，并且去除电介质层沉积在第一开口的底表面上的部分。根据一些实施例，电介质层的沉积包括ALD，并且去除电介质层的部分包括在第一开口的底表面上的各向异性蚀刻。
在一些实施例中，为了在第一开口的侧壁上形成间隔层，通过去除牺牲层的与第一开口的侧壁邻接的部分来形成多个浅凹陷，沉积电介质层以填充在浅凹陷中以及在第一开口的侧壁和底表面上，并且去除电介质层沉积在第一开口的底表面上的部分。根据一些实施例，去除电介质层的部分包括在第一开口的侧壁和底表面上的各向同性蚀刻。
在一些实施例中，为了形成第一开口，同时蚀刻穿过电介质堆叠层的第一开口、在电介质堆叠层外部的第二开口、以及穿过电介质堆叠层的第三开口。第三开口的横向尺寸可以小于第一和第二开口的横向尺寸。
在一些实施例中，为了在第一开口的侧壁上形成间隔层，沉积电介质层以(i)完全填充在第三开口中以形成虚设沟道结构以及(2)部分填充在第一开口和第二开口中，并且去除电介质层沉积在第一开口的底表面上和第二开口的底表面上的部分。第一、第二和第三开口中的每一个在平面图中可以具有标称上圆形形状。
在一些实施例中，电介质/牺牲层对中的电介质层包括氧化硅，电介质/ 牺牲层对中的牺牲层包括氮化硅，并且间隔层包括氧化硅。
根据本公开的另一方面，公开了一种用于形成3D存储器件的方法。在衬底上形成包括多个电介质/牺牲层对的电介质堆叠层。形成垂直延伸穿过电介质堆叠层的沟道结构。形成垂直延伸穿过电介质堆叠层的虚设沟道结构。同时蚀刻穿过电介质堆叠层的第一开口和在电介质堆叠层外部的第二开口。同时形成第一开口的侧壁上的第一间隔层和第二开口的侧壁上的第二间隔层。沉积导体层以(i)填充在第一开口中以形成TAC以及(ii)填充在第二开口中以形成外围触点。在形成TAC和外围设备之后形成垂直延伸穿过电介质堆叠层的缝隙。通过用多个导体层穿过缝隙替换电介质/牺牲层对中的牺牲层，在衬底上形成包括多个导体/电介质层对的存储堆叠层。
在一些实施例中，在形成虚设沟道结构之前，在电介质堆叠层的一个边缘处形成阶梯结构。根据一些实施例，形成多个字线触点，每个字线触点与阶梯结构中的导体/电介质层对的导体层中的相应一个导体层接触。
在一些实施例中，通过在缝隙中沉积导体层来形成缝隙结构。
在一些实施例中，为了在第一开口的侧壁上形成第一间隔层，在第一开口的侧壁和底表面上沉积电介质层，并且去除电介质层沉积在第一开口的底表面上的部分。根据一些实施例，电介质层的沉积包括ALD，并且去除电介质层的部分包括在第一开口的底表面上的各向异性蚀刻。
在一些实施例中，为了在第一开口的侧壁上形成间隔层，通过去除牺牲层的与第一开口的侧壁邻接的部分来形成多个浅凹陷，沉积电介质层以填充在浅凹陷中以及在第一开口的侧壁和底表面上，并且去除电介质层沉积在第一开口的底表面上的部分。根据一些实施例，去除电介质层的部分包括在第一开口的侧壁和底表面上的各向同性蚀刻。
在一些实施例中，电介质/牺牲层对中的电介质层包括氧化硅，电介质/ 牺牲层对中的牺牲层包括氮化硅，并且第一和第二间隔层包括氧化硅。
根据本公开的又一方面，公开了一种用于形成3D存储器件的方法。在衬底上形成包括多个电介质/牺牲层对的电介质堆叠层。形成垂直延伸穿过电介质堆叠层的沟道结构。同时蚀刻穿过电介质堆叠层的第一开口、在电介质堆叠层外部的第二开口和穿过电介质堆叠层的第三开口。第三开口的横向尺寸小于第一和第二开口的横向尺寸。沉积电介质层以(i)完全填充在第三开口中以形成虚设沟道结构以及(ii)部分填充在第一开口和第二开口中。去除电介质层的沉积在第一开口的底表面上和第二开口的底表面上的部分。沉积导体层以(i)填充在第一开口中以形成TAC以及(ii)填充在第二开口中以形成外围触点。在形成TAC和外围设备之后形成垂直延伸穿过电介质堆叠层的缝隙。通过用多个导体层穿过缝隙替换电介质/牺牲层对中的牺牲层，在衬底上形成包括多个导体/电介质层对的存储堆叠层。
在一些实施例中，在蚀刻第一、第二和第三开口之前，在电介质堆叠层的一个边缘处形成阶梯结构。根据一些实施例，形成多个字线触点，每个字线触点与阶梯结构中的导体/电介质层对的导体层中的相应一个导体层接触。
在一些实施例中，通过在缝隙中沉积导体层来形成缝隙结构。
在一些实施例中，第一、第二和第三开口中的每一个在平面图中具有标称上圆形形状。
在一些实施例中，电介质/牺牲层对中的电介质层包括氧化硅，电介质/ 牺牲层对中的牺牲层包括氮化硅，并且填充第一、第二和第三开口的电介质层包括硅氧化物。
根据本公开的又一方面，3D存储器件包括衬底、在衬底上包括多个导体/电介质层对的存储堆叠层、垂直延伸穿过存储堆叠层中的导体/电介质层对的沟道结构、垂直延伸穿过存储堆叠层中的导体/电介质层对的TAC、以及虚设沟道结构，所述虚设沟道结构用电介质层完全填充并垂直延伸穿过存储堆叠层中的导体/电介质层对。
在一些实施例中，3D存储器件还包括在衬底上的外围设备、以及在存储堆叠层外部并与外围设备接触的外围触点。
在一些实施例中，TAC和外围触点中的每一个包括具有标称上相同厚度的间隔层。根据一些实施例，虚设沟道结构中的电介质层以及TAC和外围触点中的间隔层包括氧化硅。
在一些实施例中，3D存储器件还包括衬底上的下部存储层面和在下部存储堆叠层之上的上部存储层面。在一些实施例中，沟道结构包括垂直延伸穿过下部存储层面的下部沟道结构、垂直延伸穿过上部存储层面的上部沟道结构、以及垂直设置在下部沟道结构与上部沟道结构之间并与下部沟道结构与上部沟道结构接触的层间插塞。
在一些实施例中，3D存储器件还包括在存储堆叠层的一个边缘处的阶梯结构、以及多个字线触点，每个字线触点与阶梯结构中的导体/电介质层对的导体层中的相应一个导体层接触。
对特定实施例的上述说明因此将揭示本公开的一般性质，使得他人能够通过运用本领域技术范围内的知识容易地对这种特定实施例进行修改和/ 或调整以用于各种应用，而不需要过度实验，且不脱离本公开的一般概念。因此，基于本文呈现的教导和指导，这种调整和修改旨在处于所公开的实施例的等同物的含义和范围内。应当理解，本文中的措辞或术语是用于说明的目的，而不是为了进行限制，从而本说明书的术语或措辞将由技术人员按照所述教导和指导进行解释。
上文已经借助于功能构建块描述了本公开的实施例，功能构建块例示了指定功能及其关系的实施方式。在本文中出于方便描述的目的任意地定义了这些功能构建块的边界。可以定义替代的边界，只要适当执行指定的功能及其关系即可。
发明内容和摘要部分可以阐述发明人所设想的本公开的一个或多个示例性实施例，但未必是所有示例性实施例，并且因此，并非旨在通过任何方式限制本公开和所附权利要求。
本公开的广度和范围不应受任何上述示例性实施例的限制，并且应当仅根据所附权利要求书及其等同物来进行限定。

Claims (38)

1.一种用于形成三维3D存储器件的方法，包括：
在衬底上形成包括多个电介质/牺牲层对的电介质堆叠层；
形成垂直延伸穿过所述电介质堆叠层的沟道结构；
形成垂直延伸穿过所述电介质堆叠层的核心阵列区域的第一开口；
在所述第一开口的侧壁上形成间隔层；
通过在所述第一开口中沉积与所述间隔层接触的导体层，形成垂直延伸穿过所述电介质堆叠层的贯穿阵列触点TAC；
在形成所述TAC之后，形成垂直延伸穿过所述电介质堆叠层的缝隙；以及
通过用多个导体层穿过所述缝隙替换所述电介质/牺牲层对中的牺牲层，在所述衬底上形成包括多个导体/电介质层对的存储堆叠层。
2.如权利要求1所述的方法，还包括在形成所述第一开口之前，在所述电介质堆叠层的一侧形成阶梯结构。
3.如权利要求2所述的方法，还包括形成多个字线触点，每个字线触点与所述阶梯结构中的所述导体/电介质层对的导体层中的相应一个导体层接触。
4.如权利要求1-3中任一项所述的方法，还包括通过在所述缝隙中沉积导体层来形成缝隙结构。
5.如权利要求1-3中任一项所述的方法，还包括在形成所述第一开口之前，形成垂直延伸穿过所述电介质堆叠层的虚设沟道结构。
6.如权利要求1-3中任一项所述的方法，其中形成所述第一开口包括同时蚀刻穿过所述电介质堆叠层的所述第一开口和在所述电介质堆叠层外部的第二开口。
7.如权利要求6所述的方法，其中形成所述TAC包括将所述导体层沉积在所述第一开口中以形成所述TAC并且沉积在所述第二开口中以形成外围触点。
8.如权利要求1-3中任一项所述的方法，其中在所述第一开口的侧壁上形成所述间隔层包括：
在所述第一开口的侧壁和底表面上沉积电介质层；以及
去除所述电介质层沉积在所述第一开口的底表面上的部分。
9.如权利要求8所述的方法，其中沉积所述电介质层包括原子层沉积ALD，并且去除所述电介质层的所述部分包括在所述第一开口的底表面上的各向异性蚀刻。
10.如权利要求1-3中任一项所述的方法，其中在所述第一开口的侧壁上形成所述间隔层包括：
通过去除所述牺牲层的与所述第一开口的侧壁邻接的部分，来形成多个浅凹陷；
沉积填充在所述浅凹陷中以及所述第一开口的侧壁和底表面上的电介质层；以及
去除所述电介质层沉积在所述第一开口的底表面上的部分。
11.如权利要求10所述的方法，其中，去除所述电介质层的所述部分包括在所述第一开口的侧壁和底表面上的各向同性蚀刻。
12.如权利要求1-3中任一项所述的方法，其中形成所述第一开口包括：
同时蚀刻穿过所述电介质堆叠层的所述第一开口、在所述电介质堆叠层外部的第二开口、以及穿过所述电介质堆叠层的第三开口，
其中所述第三开口的横向尺寸小于所述第一开口和所述第二开口的横向尺寸。
13.如权利要求12所述的方法，其中在所述第一开口的侧壁上形成所述间隔层包括：
沉积电介质层以(i)完全填充在所述第三开口中以形成虚设沟道结构以及(ii)部分填充在所述第一开口和所述第二开口中；以及
去除所述电介质层沉积在所述第一开口的底表面上和所述第二开口的底表面上的部分。
14.如权利要求12所述的方法，其中所述第一开口、所述第二开口和所述第三开口中的每一个在平面图中具有标称上圆形形状。
15.如权利要求1-3中任一项所述的方法，其中所述电介质/牺牲层对中的所述电介质层包括氧化硅，所述电介质/牺牲层对中的所述牺牲层包括氮化硅，并且所述间隔层包括氧化硅。
16.一种用于形成三维3D存储器件的方法，包括：
在衬底上形成包括多个电介质/牺牲层对的电介质堆叠层；
形成垂直延伸穿过所述电介质堆叠层的沟道结构；
形成垂直延伸穿过所述电介质堆叠层的虚设沟道结构；
同时蚀刻穿过所述电介质堆叠层的第一开口和在所述电介质堆叠层外部的第二开口；
同时在所述第一开口的侧壁上形成第一间隔层和在所述第二开口的侧壁上形成第二间隔层；
沉积导体层以(i)填充在所述第一开口中以形成贯穿阵列触点TAC以及(ii)填充在所述第二开口以形成外围触点；
在形成所述TAC和所述外围触点之后，形成垂直延伸穿过所述电介质堆叠层的缝隙；以及
通过用多个导体层穿过所述缝隙替换电介质/牺牲层对中的牺牲层，在所述衬底上形成包括多个导体/电介质层对的存储堆叠层。
17.如权利要求16所述的方法，还包括在形成所述虚设沟道结构之前，在所述电介质堆叠层的一侧形成阶梯结构。
18.如权利要求17所述的方法，还包括形成多个字线触点，每个字线触点与所述阶梯结构中的所述导体/电介质层对的导体层中的相应一个导体层接触。
19.如权利要求16-18中任一项所述的方法，还包括通过在所述缝隙中沉积导体层来形成缝隙结构。
20.如权利要求16-18中任一项所述的方法，其中在所述第一开口的侧壁上形成所述第一间隔层包括：
在所述第一开口的侧壁和底表面上沉积电介质层；以及
去除所述电介质层沉积在所述第一开口的底表面上的部分。
21.如权利要求20所述的方法，其中沉积所述电介质层包括原子层沉积ALD，并且去除所述电介质层的所述部分包括在所述第一开口的底表面上的各向异性蚀刻。
22.如权利要求16-18中任一项所述的方法，其中在所述第一开口的侧壁上形成所述第一间隔层包括：
通过去除所述牺牲层的与所述第一开口的侧壁邻接的部分，来形成多个浅凹陷；
沉积电介质层以填充在所述浅凹陷中以及所述第一开口的侧壁和底表面上；以及
去除所述电介质层沉积在所述第一开口的底表面上的部分。
23.如权利要求22所述的方法，其中，去除所述电介质层的所述部分包括在所述第一开口的侧壁和底表面上的各向同性蚀刻。
24.如权利要求16-18中任一项所述的方法，其中所述电介质/牺牲层对中的所述电介质层包括氧化硅，所述电介质/牺牲层对中的所述牺牲层包括氮化硅，并且所述第一间隔层和所述第二间隔层包括氧化硅。
25.一种用于形成三维3D存储器件的方法，包括：
在衬底上形成包括多个电介质/牺牲层对的电介质堆叠层；
形成垂直延伸穿过所述电介质堆叠层的沟道结构；
同时蚀刻穿过所述电介质堆叠层的第一开口、在所述电介质堆叠层外部的第二开口、以及穿过所述电介质堆叠层的第三开口，其中所述第三开口的横向尺寸小于所述第一开口和所述第二开口的横向尺寸；
沉积电介质层以(i)完全填充在所述第三开口中以形成虚设沟道结构以及(ii)部分填充在所述第一开口和所述第二开口中；
去除所述电介质层沉积在所述第一开口的底表面上和所述第二开口的底表面上的部分；
沉积导体层以(i)填充在所述第一开口中以形成贯穿阵列触点TAC以及(ii)填充在所述第二开口中以形成外围触点；
在形成所述TAC和所述外围触点之后，形成垂直延伸穿过所述电介质堆叠层的缝隙；以及
通过用多个导体层穿过所述缝隙替换所述电介质/牺牲层对中的牺牲层，在所述衬底上形成包括多个导体/电介质层对的存储堆叠层。
26.如权利要求25所述的方法，还包括在蚀刻所述第一开口、所述第二开口和所述第三开口之前，在所述电介质堆叠层的一侧形成阶梯结构。
27.如权利要求26所述的方法，还包括形成多个字线触点，每个字线触点与所述阶梯结构中的所述导体/电介质层对的导体层中的相应一个导体层接触。
28.如权利要求25-27中任一项所述的方法，还包括通过在所述缝隙中沉积导体层来形成缝隙结构。
29.如权利要求25-27中任一项所述的方法，其中所述第一开口、所述第二开口和所述第三开口中的每一个在平面图中具有标称上圆形形状。
30.如权利要求25-27中任一项所述的方法，其中所述电介质/牺牲层对中的所述电介质层包括氧化硅，所述电介质/牺牲层对中的所述牺牲层包括氮化硅，并且填充所述第一开口、所述第二开口和所述第三开口的所述电介质层包括氧化硅。
31.一种三维3D存储器件，包括：
衬底；
所述衬底上包括多个导体/电介质层对的存储堆叠层；
垂直延伸穿过所述存储堆叠层中的所述导体/电介质层对的沟道结构；
垂直延伸穿过所述存储堆叠层的核心阵列区域中的所述导体/电介质层对的贯穿阵列触点TAC，其中，所述TAC包括在垂直穿过所述存储堆叠层的开口的侧壁上的间隔层和与所述间隔层接触的导体层，所述间隔层填充到在所述开口的侧壁上形成的多个浅凹陷中；以及
虚设沟道结构，其用电介质层完全填充并垂直延伸穿过所述存储堆叠层中的所述导体/电介质层对。
32.如权利要求31所述的3D存储器件，还包括：
所述衬底上的外围设备；以及
在所述存储堆叠层外部并与所述外围设备接触的外围触点。
33.如权利要求32所述的3D存储器件，其中所述TAC和所述外围触点中的每一者包括具有标称上相同厚度的间隔层。
34.如权利要求33所述的3D存储器件，其中所述虚设沟道结构中的所述电介质层以及所述TAC和所述外围触点中的所述间隔层包括氧化硅。
35.如权利要求31-34中任一项所述的3D存储器件，还包括：缝隙结构，其垂直延伸穿过所述存储堆叠层中的所述导体/电介质层对。
36.如权利要求31-34中任一项所述的3D存储器件，其中，所述存储堆叠层包括：
在所述衬底上的下部存储层面；以及
在所述下部存储层面之上的上部存储层面。
37.如权利要求36所述的3D存储器件，其中，所述沟道结构包括：
垂直延伸穿过所述下部存储层面的下部沟道结构；
垂直延伸穿过所述上部存储层面的上部沟道结构；以及
在所述下部沟道结构和所述上部沟道结构之间垂直设置并与所述下部沟道结构和所述上部沟道结构接触的层间插塞。
38.如权利要求31-34中任一项所述的3D存储器件，还包括：
在所述存储堆叠层的一侧的阶梯结构；以及
多个字线触点，每个字线触点与所述阶梯结构中的所述导体/电介质层对的所述导体层中的相应一个导体层接触。
CN201880001694.7A 2018-08-21 2018-08-21 具有贯穿阵列触点的三维存储器件及其形成方法 Active CN109314118B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2018/101482 WO2020037489A1 (en) 2018-08-21 2018-08-21 Three-dimensional memory devices having through array contacts and methods for forming the same

Publications (2)

Publication Number Publication Date
CN109314118A CN109314118A (zh) 2019-02-05
CN109314118B true CN109314118B (zh) 2019-11-08

Family

ID=65221743

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201880001694.7A Active CN109314118B (zh) 2018-08-21 2018-08-21 具有贯穿阵列触点的三维存储器件及其形成方法

Country Status (4)

Country Link
US (8) US10566336B1 (zh)
CN (1) CN109314118B (zh)
TW (1) TWI683423B (zh)
WO (1) WO2020037489A1 (zh)

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10707121B2 (en) * 2016-12-31 2020-07-07 Intel Corporatino Solid state memory device, and manufacturing method thereof
KR102442933B1 (ko) * 2017-08-21 2022-09-15 삼성전자주식회사 3차원 반도체 장치
JP2020136644A (ja) * 2019-02-26 2020-08-31 キオクシア株式会社 半導体記憶装置
CN110121778B (zh) * 2019-03-04 2020-08-25 长江存储科技有限责任公司 三维存储器件
CN110062958B (zh) 2019-03-04 2020-05-26 长江存储科技有限责任公司 用于形成三维存储器件的方法
CN112736086B (zh) 2019-06-17 2023-01-13 长江存储科技有限责任公司 用于利用支撑结构形成三维存储器件的方法和产生的三维存储器件
JP7427686B2 (ja) 2019-06-17 2024-02-05 長江存儲科技有限責任公司 ゲート線スリットに支持構造を伴う三次元メモリデバイス、およびその三次元メモリデバイスを形成するための方法
CN110112134B (zh) * 2019-06-17 2020-05-19 长江存储科技有限责任公司 3d nand存储器及其形成方法
CN110896666B (zh) 2019-06-17 2021-08-27 长江存储科技有限责任公司 具有位于缝隙结构中的支撑结构的三维存储器件和用于形成其的方法
CN110914989B (zh) 2019-06-17 2021-09-14 长江存储科技有限责任公司 不具有栅极线缝隙的三维存储器件及用于形成其的方法
US11355514B2 (en) 2019-08-15 2022-06-07 Micron Technology, Inc. Microelectronic devices including an oxide material between adjacent decks, electronic systems, and related methods
US11195848B2 (en) * 2019-08-25 2021-12-07 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
WO2021035738A1 (en) * 2019-08-30 2021-03-04 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with source contacts connected by adhesion layer and methods for forming the same
US11600519B2 (en) * 2019-09-16 2023-03-07 International Business Machines Corporation Skip-via proximity interconnect
CN110800106B (zh) * 2019-09-29 2021-01-29 长江存储科技有限责任公司 具有外延生长的半导体沟道的三维存储器件及其形成方法
KR20220012342A (ko) 2020-01-20 2022-02-03 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 장치의 로컬 접촉부 및 이를 형성하는 방법
JP7328369B2 (ja) * 2020-01-21 2023-08-16 長江存儲科技有限責任公司 拡大した接合部限界寸法を有する３次元メモリデバイスおよびそのデバイスを形成するための方法
CN111403401B (zh) * 2020-03-02 2021-05-07 长江存储科技有限责任公司 存储结构及其制备方法
CN111403404B (zh) * 2020-03-02 2021-08-13 长江存储科技有限责任公司 存储结构及其制备方法
JP2021150295A (ja) * 2020-03-16 2021-09-27 キオクシア株式会社 半導体記憶装置
CN111403403B (zh) * 2020-03-31 2023-05-26 长江存储科技有限责任公司 三维存储器及其制造方法
US11387245B2 (en) 2020-04-17 2022-07-12 Micron Technology, Inc. Electronic devices including pillars in array regions and non-array regions, and related systems and methods
EP3931869B1 (en) * 2020-04-24 2023-12-06 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices with drain-select-gate cut structures and methods for forming the same
KR20220012343A (ko) 2020-04-27 2022-02-03 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 장치 및 이를 형성하는 방법
CN111771282B (zh) * 2020-05-22 2021-08-03 长江存储科技有限责任公司 存储器件及其形成方法
US11963349B2 (en) 2020-05-27 2024-04-16 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices with backside source contacts
US11877448B2 (en) 2020-05-27 2024-01-16 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices
JP7297923B2 (ja) 2020-05-27 2023-06-26 長江存儲科技有限責任公司 ３次元メモリデバイス及び方法
KR20210152471A (ko) * 2020-06-05 2021-12-15 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스의 계단 구조와 그 형성 방법
TWI793434B (zh) * 2020-07-07 2023-02-21 大陸商長江存儲科技有限責任公司 用於形成三維記憶體元件的方法
CN112018127A (zh) * 2020-07-21 2020-12-01 长江存储科技有限责任公司 金属层的形成方法、3d存储器件及其制造方法
CN112119497B (zh) * 2020-08-17 2024-01-30 长江存储科技有限责任公司 在存储块之间具有稳定结构的三维存储器件以及用于形成其的方法
JP2022043893A (ja) * 2020-09-04 2022-03-16 キオクシア株式会社 半導体記憶装置
US11563027B2 (en) * 2020-09-09 2023-01-24 Micron Technology, Inc. Microelectronic devices with tiered decks of differing pillar density and related methods and systems
KR20220057896A (ko) 2020-10-30 2022-05-09 삼성전자주식회사 반도체 장치 및 이를 포함하는 데이터 저장 시스템
CN112382329B (zh) * 2020-11-11 2021-10-15 长江存储科技有限责任公司 字线电阻的测试方法
KR20220079735A (ko) 2020-12-04 2022-06-14 삼성전자주식회사 반도체 장치 및 이를 포함하는 데이터 저장 시스템
KR20220102229A (ko) 2021-01-13 2022-07-20 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 전자 시스템
KR102603209B1 (ko) * 2021-03-26 2023-11-16 한양대학교 산학협력단 개선된 스택 연결 부위를 갖는 3차원 플래시 메모리 및 그 제조 방법
US20230146831A1 (en) * 2021-11-08 2023-05-11 Applied Materials, Inc. L-type wordline connection structure for three-dimensional memory

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108140644A (zh) * 2015-11-25 2018-06-08 桑迪士克科技有限责任公司 用于三维存储器器件的阵列内替换开口
CN108377660A (zh) * 2015-12-22 2018-08-07 桑迪士克科技有限责任公司 用于三维存储器器件的贯穿存储器层级通孔结构

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101604054B1 (ko) 2009-09-03 2016-03-16 삼성전자주식회사 반도체 소자 및 그 형성방법
KR20120029291A (ko) * 2010-09-16 2012-03-26 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR101744127B1 (ko) * 2010-11-17 2017-06-08 삼성전자주식회사 반도체 소자 및 그 제조방법
KR101845507B1 (ko) * 2011-05-03 2018-04-05 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자 및 그 제조 방법
US8847302B2 (en) * 2012-04-10 2014-09-30 Sandisk Technologies Inc. Vertical NAND device with low capacitance and silicided word lines
US8815655B2 (en) * 2012-12-26 2014-08-26 Macronix International Co., Ltd. Method for manufacturing semiconductor device
US9230987B2 (en) * 2014-02-20 2016-01-05 Sandisk Technologies Inc. Multilevel memory stack structure and methods of manufacturing the same
US9449983B2 (en) * 2013-12-19 2016-09-20 Sandisk Technologies Llc Three dimensional NAND device with channel located on three sides of lower select gate and method of making thereof
KR102125018B1 (ko) * 2014-01-23 2020-07-07 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9159426B1 (en) 2014-05-07 2015-10-13 Sandisk Technologies Inc. Three dimensional memory device having stacked conductive channels
KR20150139223A (ko) * 2014-06-03 2015-12-11 삼성전자주식회사 반도체 소자
US9379131B2 (en) * 2014-10-06 2016-06-28 Macronix International Co., Ltd. Three dimensional stacked semiconductor structure and method for manufacturing the same
US9627403B2 (en) * 2015-04-30 2017-04-18 Sandisk Technologies Llc Multilevel memory stack structure employing support pillar structures
US9449987B1 (en) 2015-08-21 2016-09-20 Sandisk Technologies Llc Three dimensional memory device with epitaxial semiconductor pedestal for peripheral transistors
US9853043B2 (en) * 2015-08-25 2017-12-26 Sandisk Technologies Llc Method of making a multilevel memory stack structure using a cavity containing a sacrificial fill material
US9620512B1 (en) * 2015-10-28 2017-04-11 Sandisk Technologies Llc Field effect transistor with a multilevel gate electrode for integration with a multilevel memory device
US9673213B1 (en) * 2016-02-15 2017-06-06 Sandisk Technologies Llc Three dimensional memory device with peripheral devices under dummy dielectric layer stack and method of making thereof
KR20170130009A (ko) * 2016-05-17 2017-11-28 삼성전자주식회사 3차원 반도체 장치
US10249640B2 (en) * 2016-06-08 2019-04-02 Sandisk Technologies Llc Within-array through-memory-level via structures and method of making thereof
US10361213B2 (en) 2016-06-28 2019-07-23 Sandisk Technologies Llc Three dimensional memory device containing multilayer wordline barrier films and method of making thereof
US10050054B2 (en) * 2016-10-05 2018-08-14 Sandisk Technologies Llc Three-dimensional memory device having drain select level isolation structure and method of making thereof
KR20180061475A (ko) * 2016-11-28 2018-06-08 삼성전자주식회사 3차원 반도체 장치
CN106920796B (zh) * 2017-03-08 2019-02-15 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
CN106920794B (zh) * 2017-03-08 2018-11-30 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
CN106910746B (zh) * 2017-03-08 2018-06-19 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法、封装方法
US20180331118A1 (en) * 2017-05-12 2018-11-15 Sandisk Technologies Llc Multi-layer barrier for cmos under array type memory device and method of making thereof
KR102472376B1 (ko) * 2017-10-16 2022-12-01 에스케이하이닉스 주식회사 3차원 구조의 반도체 메모리 장치
US10304852B1 (en) * 2018-02-15 2019-05-28 Sandisk Technologies Llc Three-dimensional memory device containing through-memory-level contact via structures
US10615123B2 (en) 2018-03-14 2020-04-07 Sandisk Technologies Llc Three-dimensional memory device containing compositionally graded word line diffusion barrier layer for and methods of forming the same
US10515897B2 (en) 2018-05-17 2019-12-24 Sandisk Technologies Llc Three-dimensional memory device containing hydrogen diffusion blocking structures and method of making the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108140644A (zh) * 2015-11-25 2018-06-08 桑迪士克科技有限责任公司 用于三维存储器器件的阵列内替换开口
CN108377660A (zh) * 2015-12-22 2018-08-07 桑迪士克科技有限责任公司 用于三维存储器器件的贯穿存储器层级通孔结构

Also Published As

Publication number Publication date
US20210296333A1 (en) 2021-09-23
TW202010109A (zh) 2020-03-01
US10566336B1 (en) 2020-02-18
US11690219B2 (en) 2023-06-27
US20230255025A1 (en) 2023-08-10
US11532636B2 (en) 2022-12-20
WO2020037489A1 (en) 2020-02-27
US20200161321A1 (en) 2020-05-21
US20200066739A1 (en) 2020-02-27
US11049866B2 (en) 2021-06-29
US11581322B2 (en) 2023-02-14
TWI683423B (zh) 2020-01-21
US10879254B2 (en) 2020-12-29
US20210104531A1 (en) 2021-04-08
US20210082931A1 (en) 2021-03-18
US20240032293A1 (en) 2024-01-25
CN109314118A (zh) 2019-02-05
US20200161322A1 (en) 2020-05-21

Similar Documents

Publication Publication Date Title
CN109314118B (zh) 具有贯穿阵列触点的三维存储器件及其形成方法
CN109314116B (zh) 用于形成三维存储器件的方法
US11728326B2 (en) Three-dimensional memory device and fabrication method thereof
US11127728B2 (en) Three-dimensional semiconductor chip containing memory die bonded to both sides of a support die and methods of making the same
US11956953B2 (en) Joint opening structures of three-dimensional memory devices and methods for forming the same
JP7328334B2 (ja) 階段貫通コンタクトを有する三次元メモリデバイスおよびその形成方法
CN109314114B (zh) 用于三维存储器件双侧布线的阶梯结构
KR102528754B1 (ko) 메모리 장치 및 그 형성 방법
CN109219885A (zh) 三维存储器件
CN109417075A (zh) 多堆叠层三维存储器件
CN109314112B (zh) 形成用于三维存储器件双侧布线的阶梯结构的方法
CN109891582A (zh) 使用虚设键合触点和虚设互连的混合键合
KR20190105604A (ko) 강유전성 산화물 메모리 장치
CN109075173B (zh) 形成用于三维存储器件双侧布线的阶梯结构的方法
CN109643643A (zh) 键合存储器件及其制造方法
CN109923668A (zh) 使用虚设键合触点的混合键合
US20220399358A1 (en) Three-dimensional memory array with dual-level peripheral circuits and methods for forming the same
CN105514109B (zh) Nand存储串及其制造方法、3d nand存储器
US20220399362A1 (en) Three-dimensional memory array with dual-level peripheral circuits and methods for forming the same
CN103839892B (zh) 一种半导体结构及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant