JP2020136644A - 半導体記憶装置 - Google Patents

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Abstract

【課題】信頼性を向上する。
【解決手段】実施形態によれば、半導体記憶装置は、複数の第１配線層ＷＬと、複数の第１配線層に離間して配置された第２配線層ＳＧＤ０ａと、複数の第１配線層に離間して配置され、第２方向において第２配線層と隣り合って配置された第３配線層ＳＧＤ１ａと、第２配線層を通過する第１メモリピラーＭＰと、第３配線層を通過する第２メモリピラーＭＰと、第２配線層上に設けられた第１コンタクトプラグＣＣと、第３配線層上に設けられた第２コンタクトプラグＣＣとを含む。第２配線層ＳＧＤ０ａは、第１コンタクトプラグと接続された第１接続部を含む。第３配線層ＳＧＤ１ａは、第２コンタクトプラグと接続された第２接続部を含む。第１接続部及び第２接続部は、第２方向と交差する第３方向に沿って配置される。
【選択図】図３

Description

本発明の実施形態は、半導体記憶装置に関する。
半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。
米国特許公開第２０１８／０２６８９０２号明細書 米国特許公開第２０１７／０２１３８４５号明細書 米国特許公開第２０１８／０２６１６０８号明細書 米国特許公開第２０１８／００９０５０７号明細書 米国特許公開第２０１７／０２６３６３８号明細書 米国特許公開第２０１６／０１９０１４７号明細書
信頼性を向上できる半導体記憶装置を提供する。
実施形態に係る半導体記憶装置は、基板上に、互いが第１方向に離間して積層された複数の第１配線層と、複数の第１配線層と第１方向に離間して複数の第１配線層上に積層された第２配線層と、複数の第１配線層と第１方向に離間して複数の第１配線層上に積層され、基板と平行で第１方向と交差する第２方向に第２配線層と隣り合って配置された第３配線層と、複数の第１配線層及び第２配線層を通過し、第１方向に延伸する第１メモリピラーと、複数の第１配線層及び第３配線層を通過し、第１方向に延伸する第２メモリピラーと、第２配線層上に設けられた第１コンタクトプラグと、第３配線層上に設けられた第２コンタクトプラグとを含む。第２配線層は、第１コンタクトプラグと接続された第１接続部を含む。第３配線層は、第２コンタクトプラグと接続された第２接続部を含む。第１接続部及び第２接続部は、第１及び第２方向と交差する第３方向に沿って配置される。
図１は、第１実施形態に係る半導体記憶装置のブロック図である。 図２は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図である。 図３は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの平面図である。 図４は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイにおける選択ゲート線ＳＧＤの平面図である。 図５は、図３のＡ１−Ａ２線に沿った断面図である。 図６は、図３のＢ１−Ｂ２線に沿った断面図である。 図７は、図３のＣ１−Ｃ２線に沿った断面図である。 図８は、図３のＤ１−Ｄ２線に沿った断面図である。 図９は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの階段接続部における選択ゲート線ＳＧＤの製造工程を示す図である。 図１０は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの階段接続部における選択ゲート線ＳＧＤの製造工程を示す図である。 図１１は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの階段接続部における選択ゲート線ＳＧＤの製造工程を示す図である。 図１２は、第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの平面図である。 図１３は、第２実施形態に係る半導体記憶装置の備えるメモリセルアレイにおける選択ゲート線ＳＧＤの平面図である。 図１４は、図１２のＤ１−Ｄ２線に沿った断面図である。
以下に、実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。以下では、半導体記憶装置として、メモリセルトランジスタが半導体基板上に三次元に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
１．１ 構成
１．１．１ 半導体記憶装置の全体構成
まず、半導体記憶装置の全体構成について、図１を用いて説明する。図１は、半導体記憶装置の基本的な全体構成を示すブロック図の一例である。
図１に示すように、半導体記憶装置１は、メモリコア部１０と周辺回路部２０とを含む。
メモリコア部１０は、メモリセルアレイ１１、ロウデコーダ１２、及びセンスアンプ１３を含む。
メモリセルアレイ１１は、複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、ＢＬＫ２、…）を備えている。ブロックＢＬＫの各々は、メモリセルトランジスタが直列接続されたＮＡＮＤストリングＮＳの集合である複数（本実施形態では４個）のストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を備えている。なお、メモリセルアレイ１１内のブロックＢＬＫの個数及びブロックＢＬＫ内のストリングユニットＳＵの個数は任意である。
ロウデコーダ１２は、図示せぬ外部コントローラから受信したロウアドレスをデコードする。そしてロウデコーダ１２は、デコード結果に基づいてメモリセルアレイ１１のロウ方向を選択する。より具体的にはロウデコーダ１２は、ロウ方向を選択するための種々の配線に電圧を与える。
センスアンプ１３は、データの読み出し時には、いずれかのブロックＢＬＫから読み出されたデータをセンスする。また、センスアンプ１３は、データの書き込み時には、書き込みデータに応じた電圧をメモリセルアレイ１１に与える。
周辺回路部２０は、シーケンサ２１及び電圧発生回路２２を含む。
シーケンサ２１は、半導体記憶装置１全体の動作を制御する。より具体的には、シーケンサ２１は、書き込み動作、読み出し動作、及び消去動作の際に、電圧発生回路２２、ロウデコーダ１２、及びセンスアンプ１３等を制御する。
電圧発生回路２２は、書き込み動作、読み出し動作、及び消去動作に使用される電圧を発生させ、ロウデコーダ１２及びセンスアンプ１３等に供給する。
１．１．２ メモリセルアレイの構成
次に、メモリセルアレイ１１の構成について、図２を用いて説明する。図２の例は、ブロックＢＬＫ０を示しているが、他のブロックＢＬＫの構成も同じである。
図２に示すように、ブロックＢＬＫ０は、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含む。そして、各々のストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳの各々は、例えば８個のメモリセルトランジスタＭＣ（ＭＣ０〜ＭＣ７）、４個の選択トランジスタＳＴ１（ＳＴ１ａ〜ＳＴ１ｄ）、及び選択トランジスタＳＴ２を含んでいる。メモリセルトランジスタＭＣは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。以下、メモリセルトランジスタＭＣ０〜ＭＣ７のいずれかを限定しない場合は、メモリセルトランジスタＭＣと表記する。また、選択トランジスタＳＴ１ａ〜ＳＴ１ｄのいずれかを限定しない場合は、選択トランジスタＳＴ１と表記する。
なお、メモリセルトランジスタＭＣは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ型であってもよいし、電荷蓄積層に導電層を用いたＦＧ型であってもよい。以下、本実施形態では、ＭＯＮＯＳ型を例として説明する。また、メモリセルトランジスタＭＣの個数は８個に限らず、１６個や３２個、６４個、９６個、１２８個等であってもよく、その数は限定されるものではない。図２の例では、選択トランジスタＳＴ１が４個あり、選択トランジスタＳＴ２が１個ある場合を示しているが、選択トランジスタＳＴ１及びＳＴ２は、それぞれ１個以上であればよい。本実施形態では、４つの選択トランジスタＳＴ１ａ〜ＳＴ１ｄが、実効的には１つの選択トランジスタＳＴ１として機能する。
ＮＡＮＤストリングＮＳ内では、選択トランジスタＳＴ２、メモリセルトランジスタＭＣ０〜ＭＣ７、選択トランジスタＳＴ１ａ〜ＳＴ１ｄの順に、それぞれの電流経路が直列に接続される。そして、選択トランジスタＳＴ１ｄのドレインは、対応するビット線ＢＬに接続される。また、選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
同一のブロックＢＬＫ内にある各ＮＡＮＤストリングＮＳのメモリセルトランジスタＭＣ０〜ＭＣ７の制御ゲートは、それぞれ異なるワード線ＷＬ０〜ＷＬ７に共通に接続される。より具体的には、例えば、ブロックＢＬＫ０内にある複数のメモリセルトランジスタＭＣ０の制御ゲートは、ワード線ＷＬ０に共通に接続される。
同一のストリングユニットＳＵ内にある各ＮＡＮＤストリングＮＳの選択トランジスタＳＴ１ａ〜ＳＴ１ｄのゲートは、同一の選択ゲート線ＳＧＤａ〜ＳＧＤｄにそれぞれ接続される。より具体的には、ストリングユニットＳＵ０にある選択トランジスタＳＴ１ａ〜ＳＴ１ｄのゲートは、選択ゲート線ＳＧＤ０ａ〜ＳＧＤ０ｄにそれぞれ接続される。ストリングユニットＳＵ１にある選択トランジスタＳＴ１ａ〜ＳＴ１ｄ（不図示）のゲートは、選択ゲート線ＳＧＤ１ａ〜ＳＧＤ１ｄにそれぞれ接続される。ストリングユニットＳＵ２にある選択トランジスタＳＴ１ａ〜ＳＴ１ｄ（不図示）のゲートは、選択ゲート線ＳＧＤ２ａ〜ＳＧＤ２ｄにそれぞれ接続される。ストリングユニットＳＵ３にある選択トランジスタＳＴ１ａ〜ＳＴ１ｄ（不図示）のゲートは、選択ゲート線ＳＧＤ３ａ〜ＳＧＤ３ｄにそれぞれ接続される。以下、選択ゲート線ＳＧＤ０ａ〜ＳＧＤ３ａのいずれかを限定しない場合は、選択ゲート線ＳＧＤａと表記する。同様に、選択ゲート線ＳＧＤ０ｂ〜ＳＧＤ３ｂのいずれかを限定しない場合は、選択ゲート線ＳＧＤｂと表記する。選択ゲート線ＳＧＤ０ｃ〜ＳＧＤ３ｃのいずれかを限定しない場合は、選択ゲート線ＳＧＤｃと表記する。選択ゲート線ＳＧＤ０ｄ〜ＳＧＤ３ｄのいずれかを限定しない場合は、選択ゲート線ＳＧＤｄと表記する。更に、選択ゲート線ＳＧＤａ〜ＳＧＤｄのいずれかを限定しない場合は、選択ゲート線ＳＧＤと表記する。
同一のブロックＢＬＫ内にある選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通に接続される。なお、ストリングユニットＳＵ０〜ＳＵ３にある選択トランジスタＳＴ２のゲートは、ストリングユニットＳＵ毎に、異なる選択ゲート線ＳＧＳに接続されてもよい。
ストリングユニットＳＵ内にある複数の選択トランジスタＳＴ１ｄのドレインは、それぞれが異なるビット線ＢＬ（ＢＬ０〜ＢＬ（Ｎ−１）、但し、Ｎは２以上の自然数）に接続される。すなわち、ストリングユニットＳＵ内にある複数のＮＡＮＤストリングＮＳは、それぞれが異なるビット線ＢＬに接続される。また、ビット線ＢＬは、各ブロックＢＬＫにあるストリングユニットＳＵ０〜ＳＵ３にそれぞれ含まれる１つのＮＡＮＤストリングＮＳを共通に接続する。
複数のブロックＢＬＫにある選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続される。
つまり、ストリングユニットＳＵは、それぞれが異なるビット線ＢＬに接続され、且つ同一の選択ゲート線ＳＧＤ（ＳＧＤａ〜ＳＧＤｄ）に接続されたＮＡＮＤストリングＮＳの集合体である。またブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵの集合体である。そしてメモリセルアレイ１１は、ビット線ＢＬを共通にする複数のブロックＢＬＫの集合体である。
なお、メモリセルアレイ１１の構成についてはその他の構成であっても良い。すなわちメモリセルアレイ１１の構成については、例えば、“三次元積層型不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層型不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME)”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法(SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME)”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
１．１．３ メモリセルアレイの平面構成
次に、メモリセルアレイ１１の平面構成について、図３及び図４を用いて説明する。図３は、１つのブロックＢＬＫにおけるストリングユニットＳＵ０〜ＳＵ３の平面図である。なお、図３の例では、層間絶縁膜が省略されている。図４は、選択ゲート線ＳＧＤａ〜ＳＧＤｄの各層の平面図である。
図３に示すように、本実施形態では、半導体基板に垂直なＺ方向において、下層より選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、及び選択ゲート線ＳＧＤａ〜ＳＧＤｄが積層されている。ストリングユニットＳＵ０〜ＳＵ３は、半導体基板に平行であり且つＺ方向に交差するＹ方向に隣り合って設けられる。より具体的には、選択ゲート線ＳＧＤａ〜ＳＧＤｄは、スリットＳＨＥにより、ストリングユニットＳＵ毎に分離されている。なお、スリットＳＨＥは、選択ゲート線ＳＧＤの下方に設けられているワード線ＷＬ及び選択ゲート線ＳＧＳを分離しない。すなわち、選択ゲート線ＳＧＤの下方では、ストリングユニットＳＵ０〜ＳＵ３のワード線ＷＬ及び選択ゲート線ＳＧＳが共有されている。そして、ストリングユニットＳＵ０及びＳＵ３のＹ方向を向いた側面には、スリットＳＬＴが形成されている。スリットＳＬＴは、選択ゲート線ＳＧＤ、ワード線ＷＬ、及び選択ゲート線ＳＧＳをブロックＢＬＫ毎に分離するように設けられている。
各ブロックＢＬＫは、セル部及び階段接続部を含む。
セル部には、ＮＡＮＤストリングＮＳに対応する複数のメモリピラーＭＰが形成される。メモリピラーＭＰの構造の詳細については後述する。図３の例では、半導体基板に平行であり且つＹ方向に交差するＸ方向に向かって１６連（列）の千鳥配置となるように、メモリピラーＭＰが配列されている。そして、メモリピラーＭＰがストリングユニットＳＵ毎に４連の千鳥配置となるように、選択ゲート線ＳＧＤが、Ｘ方向に延伸する３つのスリットＳＨＥによりストリングユニットＳＵ毎に分離されている。なお、メモリピラーＭＰの配列は任意に設定可能である。例えば、Ｘ方向に向かって、８連の千鳥配置に配列されてもよく、２０連の千鳥配置に配列されてもよく、１６個のメモリピラーがＹ方向に沿って一列に配列されてもよい。
複数のメモリピラーＭＰは、それぞれ選択ゲート線ＳＧＤ、ワード線ＷＬ、及び選択ゲート線ＳＧＳを通過し、Ｚ方向に延伸する。各ストリングユニットＳＵの１つのメモリピラーＭＰの上端が、例えばＹ方向に延伸するビット線ＢＬ（不図示）により共通に接続されている。
階段接続部には、選択ゲート線ＳＧＤ及びＳＧＳ並びにワード線ＷＬと接続される複数のコンタクトプラグＣＣが形成される。選択ゲート線ＳＧＤ及びＳＧＳ並びにワード線ＷＬの各々は、コンタクトプラグＣＣを介して、ロウデコーダ１２に接続される。
階段接続部では、選択ゲート線ＳＧＤ及びＳＧＳ並びにワード線ＷＬに対応する複数の配線層がＸ方向に向かって階段状に引き出されている。そして、各配線層の端部にはコンタクトプラグＣＣとの接続部が設けられている。以下、接続部を「テラス」と表記する。
本実施形態では、Ｘ方向に沿って、２つのストリングユニットＳＵの選択ゲート線ＳＧＤに対応する複数のテラスが配置されている。すなわち、４つのストリングユニットＳＵの選択ゲート線ＳＧＤに対応する複数のテラスがＸ方向に沿って２列に配列されている。なお、４つのストリングユニットＳＵの選択ゲート線ＳＧＤに対応する複数のテラスがＸ方向に沿って１列に配列されていてもよい。
より具体的には、セル部から階段接続部に向かうＸ方向において、ストリングユニットＳＵ１の選択ゲート線ＳＧＤ１ｄ〜ＳＧＤ１ａに対応する複数のテラスとストリングユニットＳＵ０の選択ゲート線ＳＧＤ０ａ〜ＳＧＤ０ｄに対応する複数のテラスとが一列に配列されている。
セル部におけるストリングユニットＳＵ１のＹ方向の長さをＬ１とし、ストリングユニットＳＵ１のテラスのＹ方向の長さをＬ２とする。すると、ストリングユニットＳＵ０の選択ゲート線ＳＧＤとストリングユニットＳＵ１の選択ゲート線ＳＧＤとを分離するスリットＳＨＥは、長さＬ２が長さＬ１よりも長くなるように、ＸＹ平面において、ストリングユニットＳＵ０側に折れ曲がった形状（クランク形状）を有している。
同様に、セル部から階段接続部に向かうＸ方向において、ストリングユニットＳＵ２の選択ゲート線ＳＧＤ２ｄ〜ＳＧＤ２ａに対応する複数のテラスとストリングユニットＳＵ３の選択ゲート線ＳＧＤ３ａ〜ＳＧＤ３ｄに対応する複数のテラスとが一列に配列されている。
ストリングユニットＳＵ２の選択ゲート線ＳＧＤとストリングユニットＳＵ３の選択ゲート線ＳＧＤとを分離するスリットＳＨＥは、Ｘ方向に沿って設けられている。そして、ストリングユニットＳＵ２の選択ゲート線ＳＧＤとストリングユニットＳＵ３の選択ゲート線ＳＧＤとを分離するスリットＳＨＥは、ストリングユニットＳＵ２のテラスのＹ方向の長さがセル部におけるストリングユニットＳＵ２のＹ方向の長さよりも長くなるように、ＸＹ平面において、ストリングユニットＳＵ３側に折れ曲がったクランク形状を有している。
なお、ストリングユニットＳＵ１の選択ゲート線ＳＧＤとストリングユニットＳＵ２の選択ゲート線ＳＧＤとを分離するスリットＳＨＥは、セル部から階段接続部にかけて折れ曲がることなく、Ｘ方向に沿って直線状に延伸する。また、ワード線ＷＬ７〜ＷＬ０に対応するテラスは、例えば、セル部から階段接続部に向かうＸ方向において、一列に配列されている。
テラスの配列と同様に、４つのストリングユニットＳＵ０〜ＳＵ３の選択ゲート線ＳＧＤａ〜ＳＧＤｄにそれぞれ対応する複数のコンタクトプラグＣＣは、Ｘ方向に沿って２列に配列されている。
また、階段接続部には、選択ゲート線ＳＧＤ及びＳＧＳ並びにワード線ＷＬに対応する複数の配線層を貫通する複数のダミーピラーＨＲが設けられている。より具体的には、例えば、選択ゲート線ＳＧＤｄに対応するテラス上に設けられたダミーピラーＨＲは、選択ゲート線ＳＧＤａ〜ＳＧＤｄ及びＳＧＳ並びにワード線ＷＬ０〜ＷＬ７を貫通する。例えば、選択ゲート線ＳＧＤａに対応するテラス上に設けられたダミーピラーＨＲは、選択ゲート線ＳＧＤａ及びＳＧＳ並びにワード線ＷＬ０〜ＷＬ７を貫通する。また、例えば、ワード線ＷＬ７に対応するテラス上に設けられたダミーピラーＨＲは、選択ゲート線ＳＧＳ並びにワード線ＷＬ０〜ＷＬ７を貫通する。なお、ダミーピラーＨＲの配置は任意である。ダミーピラーＨＲは、配線層とは電気的に接続されない。選択ゲート線ＳＧＤ及びＳＧＳ並びにワード線ＷＬの形成方法として、例えば、各配線層に相当する構造を犠牲層で形成した後、犠牲層を導電材料に置き換えて配線層を形成する方法（以下、「リプレース」と呼ぶ）がある。リプレースでは、犠牲層を除去して空隙を形成した後に、その空隙を導電材料により埋め込む。このため、ダミーピラーＨＲは、空隙を有する層間絶縁膜を支える柱として機能する。
次に、選択ゲート線ＳＧＤａ〜ＳＧＤｄの各層の平面構成の詳細について説明する。
図４に示すように、まず、選択ゲート線ＳＧＤｄに着目すると、選択ゲート線ＳＧＤ０ｄ〜ＳＧＤ３ｄは、複数のスリットＳＨＥにより、互いに分離されている。選択ゲート線ＳＧＤ１ｄ及びＳＧＤ２ｄのテラスは、Ｙ方向に沿って配置されている。同様に、選択ゲート線ＳＧＤ０ｄ及びＳＧＤ３ｄのテラスは、Ｙ方向に沿って配置されている。また、選択ゲート線ＳＧＤ１ｄ及びＳＧＤ０ｄのテラスは、Ｘ方向に沿って配置されている。同様に、選択ゲート線ＳＧＤ２ｄ及びＳＧＤ３ｄのテラスは、Ｘ方向に沿って配置されている。各テラス上にコンタクトプラグＣＣが接続される（図４の参照符号“ＣＣ接続位置”）。
選択ゲート線ＳＧＤ０ｄ及びＳＧＤ３ｄは、階段接続部において、Ｘ方向に延伸する引き出し電極ＨＥをそれぞれ含む。引き出し電極ＨＥは、セル部から遠ざかるＸ方向（図４の紙面右側）にテラスを引き出すための電極として機能する。なお、例えば、ストリングユニットＳＵ０において、引き出し電極ＨＥのＹ方向における長さは、セル部における選択ゲート線ＳＧＤ０ｄのＹ方向の長さよりも短い。選択ゲート線ＳＧＤ０ｄ及びＳＧＤ３ｄのテラスは、選択ゲート線ＳＧＤ１ｄ及びＳＧＤ２ｄのテラスよりもセル部から遠い位置に配置されている。
次に、選択ゲート線ＳＧＤｃに着目すると、選択ゲート線ＳＧＤ０ｃ〜ＳＧＤ３ｃは、スリットＳＨＥにより、互いに分離されている。選択ゲート線ＳＧＤ１ｃ及びＳＧＤ２ｃのテラスは、Ｙ方向に沿って配置されている。同様に、選択ゲート線ＳＧＤ０ｃ及びＳＧＤ３ｃのテラスは、Ｙ方向に沿って配置されている。また、選択ゲート線ＳＧＤ１ｃ及びＳＧＤ０ｃのテラスは、Ｘ方向に沿って配置されている。同様に、選択ゲート線ＳＧＤ２ｃ及びＳＧＤ３ｃのテラスは、Ｘ方向に沿って配置されている。
選択ゲート線ＳＧＤ１ｃ及びＳＧＤ２ｃのテラスは、上方に設けられる選択ゲート線ＳＧＤ１ｄ及びＳＧＤ２ｄのテラスと階段状となるように、選択ゲート線ＳＧＤ１ｄ及びＳＧＤ２ｄのテラスよりもセル部から遠い位置に配置されている。選択ゲート線ＳＧＤ０ｃ及びＳＧＤ３ｃは、引き出し電極ＨＥをそれぞれ含む。選択ゲート線ＳＧＤ０ｃ及びＳＧＤ３ｃのテラスは、選択ゲート線ＳＧＤ１ｃ及びＳＧＤ２ｃのテラスよりもセル部から遠い位置に配置されている。また、選択ゲート線ＳＧＤ０ｃ及びＳＧＤ３ｃのテラスは、上方に設けられる選択ゲート線ＳＧＤ０ｄ及びＳＧＤ３ｄのテラスと階段状となるように、選択ゲート線ＳＧＤ０ｄ及びＳＧＤ３ｄのテラスよりもセル部に近い位置に配置されている。
次に、選択ゲート線ＳＧＤｂに着目すると、選択ゲート線ＳＧＤ０ｂ〜ＳＧＤ３ｂは、スリットＳＨＥにより、互いに分離されている。選択ゲート線ＳＧＤ１ｂ及びＳＧＤ２ｂのテラスは、Ｙ方向に沿って配置されている。同様に、選択ゲート線ＳＧＤ０ｂ及びＳＧＤ３ｂのテラスは、Ｙ方向に沿って配置されている。また、選択ゲート線ＳＧＤ１ｂ及びＳＧＤ０ｂのテラスは、Ｘ方向に沿って配置されている。同様に、選択ゲート線ＳＧＤ２ｂ及びＳＧＤ３ｂのテラスは、Ｘ方向に沿って配置されている。
選択ゲート線ＳＧＤ１ｂ及びＳＧＤ２ｂのテラスは、上方に設けられる選択ゲート線ＳＧＤ１ｃ及びＳＧＤ２ｃのテラスと階段状となるように、選択ゲート線ＳＧＤ１ｃ及びＳＧＤ２ｃのテラスよりもセル部から遠い位置に配置されている。選択ゲート線ＳＧＤ０ｂ及びＳＧＤ３ｂは、引き出し電極ＨＥをそれぞれ含む。選択ゲート線ＳＧＤ０ｂ及びＳＧＤ３ｂのテラスは、選択ゲート線ＳＧＤ１ｂ及びＳＧＤ２ｂのテラスよりもセル部から遠い位置に配置されている。また、選択ゲート線ＳＧＤ０ｂ及びＳＧＤ３ｂのテラスは、上方に設けられる選択ゲート線ＳＧＤ０ｃ及びＳＧＤ３ｃのテラスと階段状となるように、選択ゲート線ＳＧＤ０ｃ及びＳＧＤ３ｃのテラスよりもセル部に近い位置に配置されている。
次に、選択ゲート線ＳＧＤａに着目すると、選択ゲート線ＳＧＤ０ａ〜ＳＧＤ３ａは、スリットＳＨＥにより、互いに分離されている。選択ゲート線ＳＧＤ１ａ及びＳＧＤ２ａのテラスは、Ｙ方向に沿って配置されている。同様に、選択ゲート線ＳＧＤ０ａ及びＳＧＤ３ａのテラスは、Ｙ方向に沿って配置されている。また、選択ゲート線ＳＧＤ１ａ及びＳＧＤ０ａのテラスは、Ｘ方向に沿って配置されている。同様に、選択ゲート線ＳＧＤ２ａ及びＳＧＤ３ａのテラスは、Ｘ方向に沿って配置されている。
選択ゲート線ＳＧＤ１ａ及びＳＧＤ２ａのテラスは、上方に設けられる選択ゲート線ＳＧＤ１ｂ及びＳＧＤ２ｂのテラスと階段状となるように、選択ゲート線ＳＧＤ１ｂ及びＳＧＤ２ｂのテラスよりもセル部から遠い位置に配置されている。選択ゲート線ＳＧＤ０ａ及びＳＧＤ３ａは、引き出し電極ＨＥをそれぞれ含む。選択ゲート線ＳＧＤ０ａ及びＳＧＤ３ａのテラスは、選択ゲート線ＳＧＤ１ａ及びＳＧＤ２ａのテラスよりもセル部から遠い位置に配置されている。また、選択ゲート線ＳＧＤ０ａ及びＳＧＤ３ａのテラスは、上方に設けられる選択ゲート線ＳＧＤ０ｂ及びＳＧＤ３ｂのテラスと階段状となるように、選択ゲート線ＳＧＤ０ｂ及びＳＧＤ３ｂのテラスよりもセル部に近い位置に配置されている。
１．１．４ メモリセルアレイの断面構成
次に、メモリセルアレイ１１の断面構成について、図５〜図８を用いて説明する。図５は、図３のＡ１−Ａ２線に沿った断面図である。図６は、図３のＢ１−Ｂ２線に沿った断面図である。図７は、図３のＣ１−Ｃ２線に沿った断面図である。図８は、図３のＤ１−Ｄ２線に沿った断面図である。
図５に示すように、半導体基板３０上には、絶縁層３１が形成されている。絶縁層３１には、例えばシリコン酸化膜（ＳｉＯ２）が用いられる。なお、絶縁層３１が形成されている領域、すなわち半導体基板３０と配線層３２との間には、ロウデコーダ１２またはセンスアンプ１３等の回路が設けられていてもよい。
絶縁層３１上には、ソース線ＳＬとして機能する配線層３２が形成されている。配線層３２は導電材料により構成され、例えば、ｎ型半導体、ｐ型半導体、または金属材料が用いられる。
配線層３２上には、１４層の絶縁層３３と、下層から選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、及び選択ゲート線ＳＧＤａ〜ＳＧＤｄとして機能する１３層の配線層３４が、交互に積層されている。
絶縁層３３には、例えば、ＳｉＯ２が用いられる。配線層３４は、導電材料により構成され、例えば、ｎ型半導体、ｐ型半導体、または金属材料が用いられる。以下では、配線層３４として、窒化チタン（ＴｉＮ）／タングステン（Ｗ）の積層構造が用いられる場合について説明する。ＴｉＮは、例えばＣＶＤ（chemical vapor deposition）によりＷを成膜する際、ＷとＳｉＯ２との反応を防止するためのバリア層、あるいはＷの密着性を向上させるための密着層としての機能を有する。
１４層の絶縁層３３と１３層の配線層３４を貫通して底面が配線層３２に達するメモリピラーＭＰが形成されている。１つのメモリピラーＭＰが１つのＮＡＮＤストリングＮＳに対応する。メモリピラーＭＰは、ブロック絶縁膜３５、電荷蓄積層３６、トンネル絶縁膜３７、半導体層３８、コア層３９、及びキャップ層４０を含む。
より具体的には、絶縁層３３及び配線層３４を貫通して、底面が配線層３２に達するように、メモリピラーＭＰに対応するホールが形成されている。ホールの側面にはブロック絶縁膜３５、電荷蓄積層３６、及びトンネル絶縁膜３７が順次積層されている。そして、側面がトンネル絶縁膜３７に接し、底面が配線層３２に接するように半導体層３８が形成されている。半導体層３８は、メモリセルトランジスタＭＣ並びに選択トランジスタＳＴ１及びＳＴ２のチャネルが形成される領域である。よって、半導体層３８は、選択トランジスタＳＴ２、メモリセルトランジスタＭＣ０〜ＭＣ７、及び選択トランジスタＳＴ１ａ〜ＳＴ１ｄの電流経路を接続する信号線として機能する。半導体層３８内にはコア層３９が設けられている。そして半導体層３８及びコア層３９上には、側面がトンネル絶縁膜３７に接するキャップ層４０が形成されている。キャップ層４０上には図示せぬコンタクトプラグが形成される。コンタクトプラグ上には、ビット線ＢＬとして機能する配線層が形成される。
ブロック絶縁膜３５、トンネル絶縁膜３７、及びコア層３９には、例えばＳｉＯ２が用いられる。電荷蓄積層３６には、例えばシリコン窒化膜（ＳｉＮ）が用いられる。半導体層３８及びキャップ層４０には、例えばポリシリコンが用いられる。
選択ゲート線ＳＧＤａ〜ＳＧＤｄとして機能する４層の配線層３４をストリングユニットＳＵ毎に分離するように、スリットＳＨＥが形成されている。スリットＳＨＥ内は、絶縁層４１により埋め込まれている。また、１３層の配線層３４をブロックＢＬＫ毎に分離するように、Ｘ方向に延伸するスリットＳＬＴが形成されている。スリットＳＬＴ内は、絶縁層４２により埋め込まれている。絶縁層４１及び４２には、例えばＳｉＯ２が用いられる。
メモリピラーＭＰと、ワード線ＷＬ０〜ＷＬ７としてそれぞれ機能する８層の配線層３４とにより、メモリセルトランジスタＭＣ０〜ＭＣ７がそれぞれ構成される。同様に、メモリピラーＭＰと、選択ゲート線ＳＧＤａ〜ＳＧＤｄ及びＳＧＳとしてそれぞれ機能する５層の配線層３４とにより、選択トランジスタＳＴ１ａ〜ＳＴ１ｄ及びＳＴ２がそれぞれ構成される。
次に、ストリングユニットＳＵ１の選択ゲート線ＳＧＤ１ａのテラスと、ストリングユニットＳＵ２の選択ゲート線ＳＧＤ２ａのテラスとについて、説明する。
図６に示すように、選択ゲート線ＳＧＤ１ａのテラスの上方には、選択ゲート線ＳＧＤ１ｂ〜１ｄが形成されていない。同様に、選択ゲート線ＳＧＤ２ａのテラスの上方には、選択ゲート線ＳＧＤ２ｂ〜２ｄが形成されていない。選択ゲート線ＳＧＤ１ａ及びＳＧＤ２ａのテラスは、絶縁層４１（スリットＳＨＥ）により互いに分離され、また絶縁層４１（スリットＳＨＥ）により、選択ゲート線ＳＧＤ０ａ〜ＳＧＤ０ｄ及びＳＧＤ３ａ〜ＳＧＤ３ｄの引き出し電極ＨＥと分離されている。選択ゲート線ＳＧＤ１ａ及びＳＧＤ２ａのテラス上には、コンタクトプラグＣＣとして機能する導電層４３がそれぞれ形成されている。導電層４３は、導電材料により構成され、例えばタングステン（Ｗ）または窒化チタン（ＴｉＮ）等の金属材料が用いられてもよい。
次に、ストリングユニットＳＵ０の選択ゲート線ＳＧＤ０ａのテラスと、ストリングユニットＳＵ３の選択ゲート線ＳＧＤ３ａのテラスとについて、説明する。
図７に示すように、選択ゲート線ＳＧＤ０ａのテラスの上方には、選択ゲート線ＳＧＤ０ｂ〜０ｄが形成されていない。同様に、選択ゲート線ＳＧＤ３ａのテラスの上方には、選択ゲート線ＳＧＤ３ｂ〜３ｄが形成されていない。選択ゲート線ＳＧＤ０ａ及びＳＧＤ３ａのテラスは、絶縁層４１（スリットＳＨＥ）により、互いに分離されている。そして、選択ゲート線ＳＧＤ０ａ及びＳＧＤ３ａのテラス上には、コンタクトプラグＣＣとして機能する導電層４３が形成されている。
次に、Ｘ方向における階段接続部の断面構成の一部について、説明する。
図８に示すように、セル部から階段接続部にＸ方向に沿って、ストリングユニットＳＵ１の選択ゲート線ＳＧＤ１ｄ、ＳＧＤ１ｃ、ＳＧＤ１ｂ、及びＳＧＤ１ａのテラス、並びに、ストリングユニットＳＵ０の選択ゲート線ＳＧＤ０ａ、ＳＧＤ０ｂ、ＳＧＤ０ｃ、及びＳＧＤ０ｄのテラスが配置されている。各テラス上には、コンタクトプラグＣＣとして機能する導電層４３が形成されている。
１．２ 階段接続部における選択ゲート線ＳＧＤのテラス形成方法
次に、階段接続部における選択ゲート線ＳＧＤのテラス形成方法について、図９〜図１１を用いて説明する。図９〜図１１は、図３におけるＤ１−Ｄ２線に沿った断面を示している。本実施形態では、リプレースにより配線層３４を形成する場合について説明する。なお、以下では、説明を簡略化するため、選択ゲート線ＳＧＤに対応する犠牲層の加工について説明し、ワード線ＷＬ及び選択ゲート線ＳＧＳに対応する犠牲層の加工については説明を省略する。
図９に示すように、配線層３２上に、１４層の絶縁層３３と１３層の配線層３４にそれぞれ対応する１３層の犠牲層４４とを交互に積層する。犠牲層には、例えば、ＳｉＮが用いられる。なお、犠牲層は、ＳｉＮに限定されない。犠牲層４４は、例えば、絶縁層３３とウエットエッチングの選択比が十分に得られる材料であればよい。
次に、最上層の絶縁層３３上にナノインプリント・リソグラフィ（nanoimprint lithography）技術を用いてテンプレート転写層４５を形成する。テンプレート転写層４５には、例えば、紫外線硬化性樹脂が用いられる。テンプレート転写層４５は、絶縁層３３及び犠牲層４４を加工する際のマスクパターンとして機能する。テンプレート転写層４５は、選択ゲート線ＳＧＤａ〜ＳＧＤｄに対応する４層の犠牲層４４を、４段の階段状に加工するために、４段の階段形状を有している。より具体的には、テンプレート転写層４５の下から１段目は、選択ゲート線ＳＧＤａに対応する。これにより、４層の犠牲層４４を加工する際に、上層から３層の犠牲層４４が加工される。下から２段目は、選択ゲート線ＳＧＤｂに対応する。これにより、４層の犠牲層４４を加工する際に、上層から２層の犠牲層４４が加工される。下から３段目は、選択ゲート線ＳＧＤｃに対応する。これにより、４層の犠牲層４４を加工する際に、最上層の犠牲層４４が加工される。最上段は、選択ゲート線ＳＧＤｄに対応する。これにより、４層の犠牲層４４を加工する際に、最上層の犠牲層４４が加工されるのを防止する。
図１０に示すように、次に、犠牲層４４を上層から４層加工する。このとき、テンプレート転写層４５により、階段接続部では、４層の犠牲層４４が、選択ゲート線ＳＧＤａ〜ＳＧＤｄに対応する４段の階段状に加工される。
なお、図９及び図１０の例では、ナノインプリント・リソグラフィ技術を用いて、選択ゲート線ＳＧＤａ〜ＳＧＤｄに対応する４層の犠牲層４４を、４段の階段形状に加工する場合について説明したが、犠牲層４４の加工方法はこれに限定されない。例えば、フォトリソグラフィ技術を用いてレジストによるマスクパターンを形成し、４層の犠牲層４４を加工してもよい。この場合、選択ゲート線ＳＧＤａ〜ＳＧＤｄに対応して、露光と加工を４回繰り返してもよく、スリミング処理によりマスクパターンのサイズを変えることにより、４層の犠牲層４４を４段の階段形状に加工してもよい。
図１１に示すように、ワード線ＷＬ及び選択ゲート線ＳＧＳに対応する犠牲層４４も階段状に加工した後、犠牲層４４上に絶縁層３３を形成し、例えば、ＣＭＰ（chemical mechanical polishing）等により、表面を平坦化する。そして、リプレースにより１３層の犠牲層４４を配線層３４に置換する。より具体的には、ダミーピラーＨＲを形成した後に、１３層の犠牲層４４が側面に露出するように、スリットＳＬＴの溝パターンを形成する。次に、ウエットエッチングにより、スリットＳＬＴ側面から犠牲層４４を除去し空隙を形成する。次に、例えば、ＴｉＮ及びＷを形成して、空隙内を埋め込んだ後、スリットＳＬＴ内及び最上層の絶縁層３３上のＴｉＮ及びＷを除去する。次に、スリットＳＬＴを絶縁層４２により埋め込む。
リプレース後、図８に示すように、導電層４３を形成する。
１．３ 本実施形態に係る効果
本実施形態に係る構成であれば、信頼性を向上できる。本効果につき、詳述する。
例えば、２つのスリットＳＬＴ間に、１つのブロックＢＬＫ、すなわち、４つのストリングユニットＳＵを配置する場合、４つのストリングユニットＳＵの選択ゲート線ＳＧＤは、スリットＳＨＥにより互いに分離される。例えば、Ｙ方向に隣り合う４つのストリングユニットＳＵにおいて、４つのストリングユニットＳＵの選択ゲート線ＳＧＤのテラスを、ストリングユニットＳＵの配置に合わせてＸ方向に４列に配置する場合がある。この場合、Ｙ方向におけるスリットＳＬＴ間隔が縮小されると、各選択ゲート線ＳＧＤのテラスのＹ方向における長さは、短くなる。テラスの長さが短くなると、製造ばらつきに起因するテラス（選択ゲート線ＳＧＤ）とコンタクトプラグＣＣとの位置ずれによる接続不良、または、コンタクトプラグＣＣとＹ方向に隣り合う非接続の選択ゲート線ＳＧＤとの距離が短くなることによる耐圧不良が発生する可能性が高くなる。また、テラス上にダミーピラーＨＲの配置スペースを十分に確保できなくなる。
これに対し、本実施形態に係る構成であれば、Ｙ方向に隣り合う４つのストリングユニットＳＵにおいて、４つのストリングユニットＳＵの選択ゲート線ＳＧＤのテラスを、Ｘ方向に２列に配置できる。すなわち、Ｙ方向に隣り合う２つの選択ゲート線ＳＧＤのテラスをＸ方向に沿って１列に配置できる。これにより、Ｙ方向におけるスリットＳＬＴ間隔が縮小された場合においても、引き出し電極ＨＥのＹ方向における長さを調整することにより、各選択ゲート線ＳＧＤのテラスのＹ方向における長さが短くなることを抑制できる。よって、選択ゲート線ＳＧＤとコンタクトプラグＣＣとの接続不良及び耐圧不良を抑制でき、半導体記憶装置の信頼性を向上できる。
更に、選択ゲート線ＳＧＤのテラス上におけるダミーピラーＨＲの配置スペースを確保できるため、リプレースにより配線層を形成する際に、形成不良を抑制できる。
２．第２実施形態
次に、第２実施形態について説明する。第２実施形態では、第１実施形態とは異なる選択ゲート線ＳＧＤのテラスの配置について説明する。以下、第１実施形態とは異なる点を中心に説明する。
２．１ メモリセルアレイの平面構成
本実施形態に係るメモリセルアレイ１１の平面構成について、図１２及び図１３を用いて説明する。図１２は、１つのブロックＢＬＫにおけるストリングユニットＳＵ０〜ＳＵ３の平面図である。なお、図１２の例では、層間絶縁膜が省略されている。図１３は、選択ゲート線ＳＧＤａ〜ＳＧＤｄの各層の平面図である。
図１２に示すように、本実施形態では、セル部から階段接続部に向かうＸ方向において、ストリングユニットＳＵ１の選択ゲート線ＳＧＤ１ｄ〜ＳＧＤ１ａに対応する複数のテラスとストリングユニットＳＵ０の選択ゲート線ＳＧＤ０ｄ〜ＳＧＤ０ａに対応する複数のテラスとが一列に配列されている。同様に、セル部から階段接続部に向かうＸ方向において、ストリングユニットＳＵ２の選択ゲート線ＳＧＤ２ｄ〜ＳＧＤ２ａに対応する複数のテラスとストリングユニットＳＵ３の選択ゲート線ＳＧＤ３ｄ〜ＳＧＤ３ａに対応する複数のテラスとが一列に配列されている。他の構成は、第１実施形態の図３と同様である。
次に、選択ゲート線ＳＧＤａ〜ＳＧＤｄの各層の平面構成の詳細について説明する。
図１３に示すように、まず、選択ゲート線ＳＧＤｄに着目すると、選択ゲート線ＳＧＤ０ｄ及びＳＧＤ３ｄのテラスは、選択ゲート線ＳＧＤ１ｄ及びＳＧＤ２ｄのテラスよりもセル部から遠い位置に配置されている。
次に、選択ゲート線ＳＧＤｃに着目すると、選択ゲート線ＳＧＤ１ｃ及びＳＧＤ２ｃのテラスは、上方に設けられる選択ゲート線ＳＧＤ１ｄ及びＳＧＤ２ｄのテラスと階段状となるように、選択ゲート線ＳＧＤ１ｄ及びＳＧＤ２ｄのテラスよりもセル部から遠い位置に配置されている。選択ゲート線ＳＧＤ０ｃ及びＳＧＤ３ｃのテラスは、選択ゲート線ＳＧＤ１ｃ及びＳＧＤ２ｃのテラスよりもセル部から遠い位置に配置されている。また、選択ゲート線ＳＧＤ０ｃ及びＳＧＤ３ｃのテラスは、上方に設けられる選択ゲート線ＳＧＤ０ｄ及びＳＧＤ３ｄのテラスと階段状となるように、選択ゲート線ＳＧＤ０ｄ及びＳＧＤ３ｄのテラスよりもセル部から遠い位置に配置されている。
次に、選択ゲート線ＳＧＤｂに着目すると、選択ゲート線ＳＧＤ１ｂ及びＳＧＤ２ｂのテラスは、上方に設けられる選択ゲート線ＳＧＤ１ｃ及びＳＧＤ２ｃのテラスと階段状となるように、選択ゲート線ＳＧＤ１ｃ及びＳＧＤ２ｃのテラスよりもセル部から遠い位置に配置されている。選択ゲート線ＳＧＤ０ｂ及びＳＧＤ３ｂのテラスは、選択ゲート線ＳＧＤ１ｂ及びＳＧＤ２ｂのテラスよりもセル部から遠い位置に配置されている。また、選択ゲート線ＳＧＤ０ｂ及びＳＧＤ３ｂのテラスは、上方に設けられる選択ゲート線ＳＧＤ０ｃ及びＳＧＤ３ｃのテラスと階段状となるように、選択ゲート線ＳＧＤ０ｃ及びＳＧＤ３ｃのテラスよりもセル部から遠い位置に配置されている。
次に、選択ゲート線ＳＧＤａに着目すると、選択ゲート線ＳＧＤ１ａ及びＳＧＤ２ａのテラスは、上方に設けられる選択ゲート線ＳＧＤ１ｂ及びＳＧＤ２ｂのテラスと階段状となるように、選択ゲート線ＳＧＤ１ｂ及びＳＧＤ２ｂのテラスよりもセル部から遠い位置に配置されている。選択ゲート線ＳＧＤ０ａ及びＳＧＤ３ａのテラスは、選択ゲート線ＳＧＤ１ａ及びＳＧＤ２ａのテラスよりもセル部から遠い位置に配置されている。また、選択ゲート線ＳＧＤ０ａ及びＳＧＤ３ａのテラスは、上方に設けられる選択ゲート線ＳＧＤ０ｂ及びＳＧＤ３ｂのテラスと階段状となるように、選択ゲート線ＳＧＤ０ｂ及びＳＧＤ３ｂのテラスよりもセル部から遠い位置に配置されている。
２．２ メモリセルアレイの断面構成
次に、メモリセルアレイ１１の断面構成について、図１４を用いて説明する。図１４は、図１２のＤ１−Ｄ２線に沿った断面図である。
図１４に示すように、セル部から階段接続部にＸ方向に沿って、ストリングユニットＳＵ１の選択ゲート線ＳＧＤ１ｄ、ＳＧＤ１ｃ、ＳＧＤ１ｂ、及びＳＧＤ１ａのテラス、並びに、ストリングユニットＳＵ０の選択ゲート線ＳＧＤ０ｄ、ＳＧＤ０ｃ、ＳＧＤ０ｂ、及びＳＧＤ０ａのテラスが配置されている。各テラス上には、導電層４３が形成されている。
２．３ 本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
３．変形例等
上記実施形態に係る半導体記憶装置は、基板（３０）上に、互いが第１方向（Ｚ方向）に離間して積層された複数の第１配線層（ＷＬ）と、複数の第１配線層（ＷＬ）と第１方向（Ｚ方向）に離間して複数の第１配線層（ＷＬ）上に積層された第２配線層（ＳＧＤ０ａ）と、複数の第１配線層（ＷＬ）と第１方向（Ｚ方向）に離間して複数の第１配線層（ＷＬ）上に積層され、基板（３０）と平行で第１方向（Ｚ方向）と交差する第２方向（Ｙ方向）に第２配線層（ＳＧＤ０ａ）と隣り合って配置された第３配線層（ＳＧＤ１ａ）と、複数の第１配線層（ＷＬ）及び第２配線層（ＳＧＤ０ａ）を通過し、第１方向（Ｚ方向）に延伸する第１メモリピラー（ＭＰ）と、複数の第１配線層（ＷＬ）及び第３配線層（ＳＧＤ１ａ）を通過し、第１方向に延伸する第２メモリピラー（ＭＰ）と、第２配線層（ＳＧＤ０ａ）上に設けられた第１コンタクトプラグ（ＣＣ）と、第３配線層（ＳＧＤ１ａ）上に設けられた第２コンタクトプラグ（ＣＣ）とを含む。第２配線層（ＳＧＤ０ａ）は、第１コンタクトプラグと接続された第１接続部（テラス）を含む。第３配線層（ＳＧＤ１ａ）は、第２コンタクトプラグと接続された第２接続部（テラス）を含む。第１接続部及び第２接続部は、第１及び第２方向と交差する第３方向（Ｘ方向）に沿って配置される。
上記実施形態を適用することにより、信頼性を向上できる半導体記憶装置を提供できる。
なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
また、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体記憶装置、１０…メモリコア部、１１…メモリセルアレイ、１２…ロウデコーダ、１３…センスアンプ、２０…周辺回路部、２１…シーケンサ、２２…電圧発生回路、３０…半導体基板、３１、３３、４１、４２…絶縁層、３２、３４…配線層、３５…ブロック絶縁膜、３６…電荷蓄積層、３７…トンネル絶縁膜、３８…半導体層、３９…コア層、４０…キャップ層、４３…導電層、４４…犠牲層、４５…テンプレート転写層。

Claims (5)

  1. 基板上に、互いが第１方向に離間して積層された複数の第１配線層と、
    前記複数の第１配線層と前記第１方向に離間して前記複数の第１配線層上に積層された第２配線層と、
    前記複数の第１配線層と前記第１方向に離間して前記複数の第１配線層上に積層され、前記基板と平行で前記第１方向と交差する第２方向に前記第２配線層と隣り合って配置された第３配線層と、
    前記複数の第１配線層及び前記第２配線層を通過し、前記第１方向に延伸する第１メモリピラーと、
    前記複数の第１配線層及び前記第３配線層を通過し、前記第１方向に延伸する第２メモリピラーと、
    前記第２配線層上に設けられた第１コンタクトプラグと、
    前記第３配線層上に設けられた第２コンタクトプラグと
    を備え、
    前記第２配線層は、前記第１コンタクトプラグと接続された第１接続部を含み、
    前記第３配線層は、前記第２コンタクトプラグと接続された第２接続部を含み、
    前記第１接続部及び前記第２接続部は、前記第１及び第２方向と交差する第３方向に沿って配置される、
    半導体記憶装置。
  2. 前記複数の第１配線層及び前記第２配線層と前記第１方向に離間して前記第２配線層上に積層され、前記第１メモリピラーが通過する第４配線層と、
    前記複数の第１配線層及び前記第３配線層と前記第１方向に離間して前記第３配線層上に積層され、前記第２方向に前記第４配線層と隣り合って配置され、前記第２メモリピラーが通過する第５配線層と、
    前記第４配線層上に設けられた第３コンタクトプラグと、
    前記第５配線層上に設けられた第４コンタクトプラグと
    を更に備え、
    前記第４配線層は、前記第３コンタクトプラグと接続された第３接続部を含み、
    前記第５配線層は、前記第４コンタクトプラグと接続された第４接続部を含み、
    前記第１乃至第４接続部は、前記第３方向に沿って配置される、
    請求項１に記載の半導体記憶装置。
  3. 前記第１乃至第４接続部は、前記第３方向に沿って、前記第４接続部、前記第２接続部、前記第１接続部、前記第３接続部の順に配置される、
    請求項２に記載の半導体記憶装置。
  4. 前記第１乃至第４接続部は、前記第３方向に沿って、前記第４接続部、前記第２接続部、前記第３接続部、前記第１接続部、の順に配置される、
    請求項２に記載の半導体記憶装置。
  5. 前記複数の第１配線層と前記第１方向に離間して前記複数の第１配線層上に積層され、前記第２方向に前記第３配線層と隣り合って配置された第６配線層と、
    前記複数の第１配線層と前記第１方向に離間して前記複数の第１配線層上に積層され、前記第２方向に前記第６配線層と隣り合って配置された第７配線層と、
    前記複数の第１配線層及び前記第６配線層を通過し、前記第１方向に延伸する第３メモリピラーと、
    前記複数の第１配線層及び前記第７配線層を通過し、前記第１方向に延伸する第４メモリピラーと、
    前記第６配線層上に設けられた第５コンタクトプラグと、
    前記第７配線層上に設けられた第６コンタクトプラグと
    を更に備え、
    前記第６配線層は、前記第５コンタクトプラグと接続された第５接続部を含み、
    前記第７配線層は、前記第６コンタクトプラグと接続された第６接続部を含み、
    前記第５接続部は、前記第２方向に前記第２接続部と隣り合って配置され、
    前記第６接続部は、前記第２方向に前記第１接続部と隣り合って配置され、
    前記第５接続部及び前記第６接続部は、前記第３方向に沿って配置される、
    請求項１乃至４のいずれか一項に記載の半導体記憶装置。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112331667B (zh) * 2020-11-10 2021-09-28 长江存储科技有限责任公司 三维存储器及其制造方法
JP2022104020A (ja) * 2020-12-28 2022-07-08 キオクシア株式会社 半導体記憶装置
JP2022122792A (ja) * 2021-02-10 2022-08-23 キオクシア株式会社 半導体記憶装置
US11799001B2 (en) * 2021-03-09 2023-10-24 Taiwan Semiconductor Manufacturing Company, Ltd. Back-end-of-line devices
KR20220168766A (ko) * 2021-06-17 2022-12-26 삼성전자주식회사 반도체 장치

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5142692B2 (ja) 2007-12-11 2013-02-13 株式会社東芝 不揮発性半導体記憶装置
JP2009238874A (ja) 2008-03-26 2009-10-15 Toshiba Corp 半導体メモリ及びその製造方法
JP5283960B2 (ja) 2008-04-23 2013-09-04 株式会社東芝 三次元積層不揮発性半導体メモリ
JP2009266944A (ja) 2008-04-23 2009-11-12 Toshiba Corp 三次元積層不揮発性半導体メモリ
US9595533B2 (en) * 2012-08-30 2017-03-14 Micron Technology, Inc. Memory array having connections going through control gates
US10134750B2 (en) 2014-12-30 2018-11-20 Toshiba Memory Corporation Stacked type semiconductor memory device and method for manufacturing the same
JP6495838B2 (ja) * 2016-01-27 2019-04-03 東芝メモリ株式会社 半導体記憶装置及びその製造方法
US9831180B2 (en) * 2016-03-10 2017-11-28 Toshiba Memory Corporation Semiconductor device and method for manufacturing same
JP2017163114A (ja) * 2016-03-11 2017-09-14 東芝メモリ株式会社 半導体記憶装置
JP2018026518A (ja) * 2016-08-12 2018-02-15 東芝メモリ株式会社 半導体記憶装置
TWI653745B (zh) * 2016-09-13 2019-03-11 日商東芝記憶體股份有限公司 Semiconductor device and method of manufacturing same
JP2018050016A (ja) 2016-09-23 2018-03-29 東芝メモリ株式会社 半導体装置とその製造方法
CN108257961A (zh) * 2016-12-28 2018-07-06 上海新昇半导体科技有限公司 一种栅阵列无结半导体沟道存储器结构及其制备方法
US10998328B2 (en) 2017-03-10 2021-05-04 Toshiba Memory Corporation Semiconductor memory device
US9978772B1 (en) * 2017-03-14 2018-05-22 Micron Technology, Inc. Memory cells and integrated structures
JP2018157103A (ja) 2017-03-17 2018-10-04 東芝メモリ株式会社 記憶措置
JP2018157155A (ja) * 2017-03-21 2018-10-04 東芝メモリ株式会社 半導体記憶装置およびその製造方法
JP2018164070A (ja) * 2017-03-27 2018-10-18 東芝メモリ株式会社 半導体記憶装置
KR102423766B1 (ko) * 2017-07-26 2022-07-21 삼성전자주식회사 3차원 반도체 소자
KR20190019672A (ko) * 2017-08-18 2019-02-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102442933B1 (ko) * 2017-08-21 2022-09-15 삼성전자주식회사 3차원 반도체 장치
JP6980518B2 (ja) * 2017-12-27 2021-12-15 キオクシア株式会社 半導体記憶装置
JP2019161059A (ja) * 2018-03-14 2019-09-19 東芝メモリ株式会社 半導体記憶装置
WO2020014976A1 (en) * 2018-07-20 2020-01-23 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices
TWI691050B (zh) * 2018-07-31 2020-04-11 日商東芝記憶體股份有限公司 半導體記憶裝置
CN109314118B (zh) * 2018-08-21 2019-11-08 长江存储科技有限责任公司 具有贯穿阵列触点的三维存储器件及其形成方法

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