CN111613620B - 半导体存储装置 - Google Patents

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Abstract

实施方式的半导体存储装置具备：多个第1配线层；第2配线层，与多个第1配线层隔开配置；第3配线层，与多个第1配线层隔开配置，且在第2方向上与第2配线层相邻地配置；第1存储器柱，穿过第2配线层；第2存储器柱，穿过第3配线层；第1接触插塞，设置在第2配线层上；以及第2接触插塞，设置在第3配线层上。第2配线层包含与第1接触插塞连接的第1部分。第3配线层包含与第2接触插塞连接的第2部分。第1部分及第2部分沿着与第2方向交叉的第3方向配置。

Description

半导体存储装置
[相关申请]
本申请享有以日本专利申请2019-32866号(申请日：2019年2月26日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及一种半导体存储装置。
背景技术
作为半导体存储装置，已知有NAND(NOT-AND，与非)型闪速存储器。
发明内容
实施方式提供一种能够提高可靠性的半导体存储装置。
实施方式的半导体装置具备：多个第1配线层，在第1方向上相互隔开地积层在衬底上；第2配线层，与多个第1配线层在第1方向上隔开地积层在多个第1配线层上；第3配线层，与多个第1配线层在第1方向上隔开地积层在多个第1配线层上，在与衬底平行且与第1方向交叉的第2方向上与第2配线层相邻地配置；第1存储器柱，穿过多个第1配线层及第2配线层，并于第1方向延伸；第2存储器柱，穿过多个第1配线层及第3配线层，并于第1方向延伸；第1接触插塞，设置在第2配线层上；以及第2接触插塞，设置在第3配线层上。第2配线层包含与第1接触插塞连接的第1部分。第3配线层包含与第2接触插塞连接的第2部分。第1部分及第2部分沿着与第1及第2方向交叉的第3方向配置。
附图说明
图1是第1实施方式的半导体存储装置的框图。
图2是第1实施方式的半导体存储装置所具备的存储单元阵列的电路图。
图3是第1实施方式的半导体存储装置所具备的存储单元阵列的俯视图。
图4是第1实施方式的半导体存储装置所具备的存储单元阵列中的选择栅极线SGD的俯视图。
图5是沿着图3的A1-A2线的剖视图。
图6是沿着图3的B1-B2线的剖视图。
图7是沿着图3的C1-C2线的剖视图。
图8是沿着图3的D1-D2线的剖视图。
图9～图11是表示第1实施方式的半导体存储装置所具备的存储单元阵列的阶梯连接部中的选择栅极线SGD的制造步骤的图。
图12是第2实施方式的半导体存储装置所具备的存储单元阵列的俯视图。
图13是第2实施方式的半导体存储装置所具备的存储单元阵列中的选择栅极线SGD的俯视图。
图14是沿着图12的D1-D2线的剖视图。
具体实施方式
1.第1实施方式
对第1实施方式的半导体存储装置进行说明。以下，作为半导体存储装置，列举将存储单元晶体管三维地积层在半导体衬底上而成的三维积层型NAND型闪速存储器为例进行说明。
1.1构成
1.1.1半导体存储装置的整体构成
首先，使用图1对半导体存储装置的整体构成进行说明。图1是表示半导体存储装置的基本整体构成的框图的一例。
如图1所示，半导体存储装置1包含存储器核心部10及周边电路部20。
存储器核心部10包含存储单元阵列11、行解码器12、及感测放大器13。
存储单元阵列11具备多个区块BLK(BLK0、BLK1、BLK2、…)。区块BLK分别具备作为将存储单元晶体管串联连接而成的NAND串NS的集合的多个(在本实施方式中为4个)串单元SU(SU0～SU3)。此外，存储单元阵列11内的区块BLK的个数及区块BLK内的串单元SU的个数任意。
行解码器12对自未图示的外部控制器接收到的行地址进行解码。并且，行解码器12基于解码结果选择存储单元阵列11的行方向。更具体来说，行解码器12对用来选择行方向的各种配线赋予电压。
感测放大器13在读出数据时，感测从任一区块BLK读出的数据。另外，感测放大器13在写入数据时，将与写入数据对应的电压赋予至存储单元阵列11。
周边电路部20包含定序器21及电压产生电路22。
定序器21控制半导体存储装置1整体的动作。更具体来说，定序器21在写入动作、读出动作、及删除动作时控制电压产生电路22、行解码器12、及感测放大器13等。
电压产生电路22产生写入动作、读出动作、及删除动作所使用的电压，并供给至行解码器12及感测放大器13等。
1.1.2存储单元阵列的构成
接下来，使用图2对存储单元阵列11的构成进行说明。图2的示例示出了区块BLK0，但其它区块BLK的构成也相同。
如图2所示，区块BLK0包含例如4个串单元SU0～SU3。并且，各个串单元SU包含多个NAND串NS。NAND串NS分别包含例如8个存储单元晶体管MC(MC0～MC7)、4个选择晶体管ST1(ST1a～ST1d)、及选择晶体管ST2。存储单元晶体管MC具备控制栅极及电荷累积层，将数据非易失地保存。以下，在不限定存储单元晶体管MC0～MC7中的任一晶体管的情况下，表述为存储单元晶体管MC。另外，在不限定选择晶体管ST1a～ST1d中的任一晶体管的情况下，表述为选择晶体管ST1。
此外，存储单元晶体管MC可为在电荷累积层使用绝缘膜的MONOS(Metal-Oxide-Nitride-Oxide-Silicon，金属-氧化物-氮化物-氧化物-硅)型，也可为在电荷累积层使用导电层的FG(Floating Gate，浮动栅极)型。以下，在本实施方式中，以MONOS型为例进行说明。另外，存储单元晶体管MC的个数并不限定于8个，也可为16个或32个、64个、96个、128个等，它的数量不受限定。在图2的示例中，示出了选择晶体管ST1存在4个且选择晶体管ST2存在1个的情况，但选择晶体管ST1及ST2只要分别为1个以上即可。在本实施方式中，4个选择晶体管ST1a～ST1d在实际效果上是作为1个选择晶体管ST1发挥功能的。
在NAND串NS内，按照选择晶体管ST2、存储单元晶体管MC0～MC7、选择晶体管ST1a～ST1d的顺序，将各自的电流路径串联连接。并且，选择晶体管ST1d的漏极连接于对应的位线BL。另外，选择晶体管ST2的源极连接于源极线SL。
位于同一区块BLK内的各NAND串NS的存储单元晶体管MC0～MC7的控制栅极共通地连接于各不相同的字线WL0～WL7。更具体来说，例如，位于区块BLK0内的多个存储单元晶体管MC0的控制栅极共通地连接于字线WL0。
位于同一串单元SU内的各NAND串NS的选择晶体管ST1a～ST1d的栅极分别连接于同一选择栅极线SGDa～SGDd。更具体来说，位于串单元SU0的选择晶体管ST1a～ST1d的栅极分别连接于选择栅极线SGD0a～SGD0d。位于串单元SU1的选择晶体管ST1a～ST1d(未图示)的栅极分别连接于选择栅极线SGD1a～SGD1d。位于串单元SU2的选择晶体管ST1a～ST1d(未图示)的栅极分别连接于选择栅极线SGD2a～SGD2d。位于串单元SU3的选择晶体管ST1a～ST1d(未图示)的栅极分别连接于选择栅极线SGD3a～SGD3d。以下，在不限定选择栅极线SGD0a～SGD3a中的任一选择栅极线的情况下，表述为选择栅极线SGDa。同样地，在不限定选择栅极线SGD0b～SGD3b中的任一选择栅极线的情况下，表述为选择栅极线SGDb。在不限定选择栅极线SGD0c～SGD3c中的任一选择栅极线的情况下，表述为选择栅极线SGDc。在不限定选择栅极线SGD0d～SGD3d中的任一选择栅极线的情况下，表述为选择栅极线SGDd。进而，在不限定选择栅极线SGDa～SGDd中的任一选择栅极线的情况下，表述为选择栅极线SGD。
位于同一区块BLK内的选择晶体管ST2的栅极共通地连接于选择栅极线SGS。此外，位于串单元SU0～SU3的选择晶体管ST2的栅极也可在每个串单元SU中连接于不同的选择栅极线SGS。
位于串单元SU内的多个选择晶体管ST1d的漏极分别连接于不同的位线BL(BL0～BL(N－1)，其中，N为2以上的自然数)。也就是说，位于串单元SU内的多个NAND串NS分别连接于不同的位线BL。另外，位线BL将位于各区块BLK的串单元SU0～SU3中分别包含的1个NAND串NS共通地连接。
位于多个区块BLK的选择晶体管ST2的源极共通地连接于源极线SL。
也就是说，串单元SU是分别连接于不同的位线BL且连接于同一选择栅极线SGD(SGDa～SGDd)的NAND串NS的集合体。另外，区块BLK是将字线WL设为共通的多个串单元SU的集合体。并且，存储单元阵列11是将位线BL设为共通的多个区块BLK的集合体。
此外，关于存储单元阵列11的构成，也可为其它构成。也就是说，关于存储单元阵列11的构成，例如记载在名为“三维积层型非易失性半导体存储器(THREE DIMENSIONALSTACKED NONVOLATILE SEMICONDUCTOR MEMORY)”的在2009年3月19日提出申请的美国专利申请12/407,403号中。另外，记载在名为“三维积层型非易失性半导体存储器(THREEDIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”的在2009年3月18日提出申请的美国专利申请12/406,524号、名为“非易失性半导体存储装置及其制造方法(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME)”的在2010年3月25日提出申请的美国专利申请12/679,991号、名为“半导体存储器及其制造方法(SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME)”的在2009年3月23日提出申请的美国专利申请12/532,030号中。这些专利申请通过参照而将它们整体援用到本案说明书中。
1.1.3存储单元阵列的平面构成
接下来，使用图3及图4对存储单元阵列11的平面构成进行说明。图3是1个区块BLK中的串单元SU0～SU3的俯视图。此外，在图3的示例中省略了层间绝缘膜。图4是选择栅极线SGDa～SGDd各层的俯视图。
如图3所示，在本实施方式中，在与半导体衬底垂直的Z方向上，从下层起积层着选择栅极线SGS、字线WL0～WL7、及选择栅极线SGDa～SGDd。串单元SU0～SU3在与半导体衬底平行且与Z方向交叉的Y方向上相邻地设置。更具体来说，选择栅极线SGDa～SGDd通过狭缝SHE，而以串单元SU为单位被分离。此外，狭缝SHE未将设置在选择栅极线SGD下方的字线WL及选择栅极线SGS分离。也就是说，在选择栅极线SGD的下方，共有串单元SU0～SU3的字线WL及选择栅极线SGS。并且，在串单元SU0及SU3的朝向Y方向的侧面形成着狭缝SLT。狭缝SLT以将选择栅极线SGD、字线WL、及选择栅极线SGS以区块BLK为单位分离的方式设置。
各区块BLK包含单元部及阶梯连接部。
在单元部形成着与NAND串NS对应的多个存储器柱MP。关于存储器柱MP的构造的详细内容，将在下文进行叙述。在图3的示例中，存储器柱MP是以朝向与半导体衬底平行且与Y方向交叉的X方向成为16排(列)锯齿配置的方式排列。并且，以存储器柱MP在每个串单元SU成为4排锯齿配置的方式，通过沿X方向延伸的3个狭缝SHE将选择栅极线SGD以串单元SU为单位分离。此外，存储器柱MP的排列可任意设定。例如，可朝向X方向排列成8排锯齿配置，也可排列成20排锯齿配置，还可为16个存储器柱沿着Y方向排成一列。
多个存储器柱MP分别穿过选择栅极线SGD、字线WL、及选择栅极线SGS，并沿Z方向延伸。各串单元SU的1个存储器柱MP的上端例如通过沿Y方向延伸的位线BL(未图示)而共通地连接。
在阶梯连接部形成着与选择栅极线SGD及SGS以及字线WL连接的多个接触插塞CC。选择栅极线SGD及SGS以及字线WL分别经由接触插塞CC而连接于行解码器12。
在阶梯连接部，与选择栅极线SGD及SGS以及字线WL对应的多个配线层朝向X方向呈阶梯状被引出。并且，在各配线层的端部设置着与接触插塞CC的连接部。以下，将连接部表述为“平台”。
在本实施方式中，沿着X方向配置着与2个串单元SU的选择栅极线SGD对应的多个平台。也就是说，与4个串单元SU的选择栅极线SGD对应的多个平台沿着X方向排成2列。此外，与4个串单元SU的选择栅极线SGD对应的多个平台也可沿着X方向排成1列。
更具体来说，在从单元部朝向阶梯连接部的X方向上，与串单元SU1的选择栅极线SGD1d～SGD1a对应的多个平台和与串单元SU0的选择栅极线SGD0a～SGD0d对应的多个平台排成一列。
将单元部中的串单元SU1在Y方向的长度设为L1，将串单元SU1的平台在Y方向的长度设为L2。于是，将串单元SU0的选择栅极线SGD与串单元SU1的选择栅极线SGD分离的狭缝SHE具有以长度L2长于长度L1的方式在XY平面内向串单元SU0侧弯折的形状(曲柄形状)。将串单元SU0的选择栅极线SGD与串单元SU1的选择栅极线SGD分离的狭缝SHE在向串单元SU0侧弯折的部分，沿与半导体衬底平行且与X方向及Y方向交叉的方向(相对于X方向及Y方向倾斜的方向)延伸。
同样地，在从单元部朝向阶梯连接部的X方向上，与串单元SU2的选择栅极线SGD2d～SGD2a对应的多个平台和与串单元SU3的选择栅极线SGD3a～SGD3d对应的多个平台排成一列。
将串单元SU2的选择栅极线SGD与串单元SU3的选择栅极线SGD分离的狭缝SHE沿着X方向设置。并且，将串单元SU2的选择栅极线SGD与串单元SU3的选择栅极线SGD分离的狭缝SHE具有以串单元SU2的平台在Y方向的长度长于单元部中的串单元SU2在Y方向的长度的方式在XY平面内向串单元SU3侧弯折的曲柄形状。将串单元SU2的选择栅极线SGD与串单元SU3的选择栅极线SGD分离的狭缝SHE在向串单元SU3侧弯折的部分，沿与半导体衬底平行且与X方向及Y方向交叉的方向(相对于X方向及Y方向倾斜的方向)延伸。
此外，将串单元SU1的选择栅极线SGD与串单元SU2的选择栅极线SGD分离的狭缝SHE并未从单元部到阶梯连接部弯折，而是沿着X方向呈直线状延伸。另外，与字线WL7～WL0对应的平台例如在从单元部朝向阶梯连接部的X方向上排成一列。
与平台的排列同样地，与4个串单元SU0～SU3的选择栅极线SGDa～SGDd分别对应的多个接触插塞CC沿着X方向排成2列。
另外，在阶梯连接部设置着多个虚设柱HR，这些虚设柱HR贯通与选择栅极线SGD及SGS以及字线WL对应的多个配线层。更具体来说，例如，设置在与选择栅极线SGDd对应的平台上的虚设柱HR贯通选择栅极线SGDa～SGDd及SGS以及字线WL0～WL7。例如，设置在与选择栅极线SGDa对应的平台上的虚设柱HR贯通选择栅极线SGDa及SGS以及字线WL0～WL7。另外，例如，设置在与字线WL7对应的平台上的虚设柱HR贯通选择栅极线SGS以及字线WL0～WL7。此外，虚设柱HR的配置可任意。虚设柱HR不与配线层电连接。作为选择栅极线SGD及SGS以及字线WL的形成方法，例如有在牺牲层形成相当于各配线层的构造后将牺牲层替换成导电材料而形成配线层的方法(以下，称为“替换”)。在替换中，将牺牲层去除而形成空隙后，利用导电材料填埋该空隙。因此，虚设柱HR作为支撑具有空隙的层间绝缘膜的柱发挥功能。
接下来，对选择栅极线SGDa～SGDd各层的平面构成的详细内容进行说明。
如图4所示，首先，如果着眼于选择栅极线SGDd，那么选择栅极线SGD0d～SGD3d通过多个狭缝SHE而相互分离。选择栅极线SGD1d及SGD2d的平台沿着Y方向配置。同样地，选择栅极线SGD0d及SGD3d的平台沿着Y方向配置。另外，选择栅极线SGD1d及SGD0d的平台沿着X方向配置。同样地，选择栅极线SGD2d及SGD3d的平台沿着X方向配置。在各平台上连接着接触插塞CC(图4的参照符号“CC连接位置”)。
选择栅极线SGD0d及SGD3d在阶梯连接部分别包含沿X方向延伸的引出电极HE。引出电极HE作为用来向远离单元部的X方向(图4的纸面右侧)引出平台的电极发挥功能。此外，例如，在串单元SU0中，引出电极HE的Y方向上的长度短于单元部中的选择栅极线SGD0d的Y方向的长度。选择栅极线SGD0d及SGD3d的平台配置在比选择栅极线SGD1d及SGD2d的平台更远离单元部的位置。
接着，如果着眼于选择栅极线SGDc，那么选择栅极线SGD0c～SGD3c通过狭缝SHE而相互分离。选择栅极线SGD1c及SGD2c的平台沿着Y方向配置。同样地，选择栅极线SGD0c及SGD3c的平台沿着Y方向配置。另外，选择栅极线SGD1c及SGD0c的平台沿着X方向配置。同样地，选择栅极线SGD2c及SGD3c的平台沿着X方向配置。
选择栅极线SGD1c及SGD2c的平台以与设置在上方的选择栅极线SGD1d及SGD2d的平台成为阶梯状的方式配置在比选择栅极线SGD1d及SGD2d的平台更远离单元部的位置。选择栅极线SGD0c及SGD3c分别包含引出电极HE。选择栅极线SGD0c及SGD3c的平台配置在比选择栅极线SGD1c及SGD2c的平台更远离单元部的位置。另外，选择栅极线SGD0c及SGD3c的平台以与设置在上方的选择栅极线SGD0d及SGD3d的平台成为阶梯状的方式配置在比选择栅极线SGD0d及SGD3d的平台更靠近单元部的位置。
接着，如果着眼于选择栅极线SGDb，那么选择栅极线SGD0b～SGD3b通过狭缝SHE而相互分离。选择栅极线SGD1b及SGD2b的平台沿着Y方向配置。同样地，选择栅极线SGD0b及SGD3b的平台沿着Y方向配置。另外，选择栅极线SGD1b及SGD0b的平台沿着X方向配置。同样地，选择栅极线SGD2b及SGD3b的平台沿着X方向配置。
选择栅极线SGD1b及SGD2b的平台以与设置在上方的选择栅极线SGD1c及SGD2c的平台成为阶梯状的方式配置在比选择栅极线SGD1c及SGD2c的平台更远离单元部的位置。选择栅极线SGD0b及SGD3b分别包含引出电极HE。选择栅极线SGD0b及SGD3b的平台配置在比选择栅极线SGD1b及SGD2b的平台更远离单元部的位置。另外，选择栅极线SGD0b及SGD3b的平台以与设置在上方的选择栅极线SGD0c及SGD3c的平台成为阶梯状的方式配置在比选择栅极线SGD0c及SGD3c的平台更靠近单元部的位置。
接着，如果着眼于选择栅极线SGDa，那么选择栅极线SGD0a～SGD3a通过狭缝SHE而相互分离。选择栅极线SGD1a及SGD2a的平台沿着Y方向配置。同样地，选择栅极线SGD0a及SGD3a的平台沿着Y方向配置。另外，选择栅极线SGD1a及SGD0a的平台沿着X方向配置。同样地，选择栅极线SGD2a及SGD3a的平台沿着X方向配置。
选择栅极线SGD1a及SGD2a的平台以与设置在上方的选择栅极线SGD1b及SGD2b的平台成为阶梯状的方式配置在比选择栅极线SGD1b及SGD2b的平台更远离单元部的位置。选择栅极线SGD0a及SGD3a分别包含引出电极HE。选择栅极线SGD0a及SGD3a的平台配置在比选择栅极线SGD1a及SGD2a的平台更远离单元部的位置。另外，选择栅极线SGD0a及SGD3a的平台以与设置在上方的选择栅极线SGD0b及SGD3b的平台成为阶梯状的方式配置在比选择栅极线SGD0b及SGD3b的平台更靠近单元部的位置。
1.1.4存储单元阵列的截面构成
接下来，使用图5～图8对存储单元阵列11的截面构成进行说明。图5是沿着图3的A1-A2线的剖视图。图6是沿着图3的B1-B2线的剖视图。图7是沿着图3的C1-C2线的剖视图。图8是沿着图3的D1-D2线的剖视图。
如图5所示，在半导体衬底30上形成着绝缘层31。绝缘层31是使用例如氧化硅膜(SiO2)。此外，也可在形成着绝缘层31的区域、也就是半导体衬底30与配线层32之间设置着行解码器12或感测放大器13等的电路。
在绝缘层31上形成着作为源极线SL发挥功能的配线层32。配线层32是由导电材料构成，例如使用n型半导体、p型半导体、或金属材料。
在配线层32上交替地积层着14层绝缘层33、及从下层起作为选择栅极线SGS、字线WL0～WL7、及选择栅极线SGDa～SGDd发挥功能的13层配线层34。
绝缘层33例如使用SiO2。配线层34由导电材料构成，例如使用n型半导体、p型半导体、或金属材料。以下，对使用氮化钛(TiN)/钨(W)的积层构造作为配线层34的情况进行说明。TiN例如在通过CVD(chemical vapor deposition，化学气相沉积)使W成膜时，具有作为用来防止W与SiO2的反应的阻挡层或者用来提高W的密接性的密接层的功能。
形成着贯通14层绝缘层33与13层配线层34且底面到达配线层32的存储器柱MP。1个存储器柱MP与1个NAND串NS对应。存储器柱MP包含阻障绝缘膜35、电荷累积层36、隧道绝缘膜37、半导体层38、核心层39、及顶盖层40。
更具体来说，以贯通绝缘层33及配线层34且底面到达配线层32的方式形成着与存储器柱MP对应的孔。在孔的侧面依次积层着阻障绝缘膜35、电荷累积层36、及隧道绝缘膜37。并且，以侧面与隧道绝缘膜37相接且底面与配线层32相接的方式形成着半导体层38。半导体层38是供形成存储单元晶体管MC以及选择晶体管ST1及ST2的信道的区域。因此，半导体层38作为将选择晶体管ST2、存储单元晶体管MC0～MC7、及选择晶体管ST1a～ST1d的电流路径连接的信号线发挥功能。在半导体层38内设置着核心层39。并且，在半导体层38及核心层39上，形成着侧面与隧道绝缘膜37相接的顶盖层40。在顶盖层40上形成着未图示的接触插塞。在接触插塞上形成着作为位线BL发挥功能的配线层。
阻障绝缘膜35、隧道绝缘膜37、及核心层39例如使用SiO2。电荷累积层36例如使用氮化硅膜(SiN)。半导体层38及顶盖层40例如使用多晶硅。
以将作为选择栅极线SGDa～SGDd发挥功能的4层配线层34以串单元SU为单位分离的方式形成着狭缝SHE。狭缝SHE内由绝缘层41填埋。另外，以将13层配线层34以区块BLK为单位分离的方式形成着沿X方向延伸的狭缝SLT。狭缝SLT内由绝缘层42填埋。绝缘层41及42例如使用SiO2。
由存储器柱MP及分别作为字线WL0～WL7发挥功能的8层配线层34分别构成存储单元晶体管MC0～MC7。同样地，由存储器柱MP、及分别作为选择栅极线SGDa～SGDd及SGS发挥功能的5层配线层34分别构成选择晶体管ST1a～ST1d及ST2。
接着，对串单元SU1的选择栅极线SGD1a的平台与串单元SU2的选择栅极线SGD2a的平台进行说明。
如图6所示，在选择栅极线SGD1a的平台上方并未形成选择栅极线SGD1b～1d。同样地，在选择栅极线SGD2a的平台上方并未形成选择栅极线SGD2b～2d。选择栅极线SGD1a及SGD2a的平台通过绝缘层41(狭缝SHE)而相互分离，另外，通过绝缘层41(狭缝SHE)而与选择栅极线SGD0a～SGD0d及SGD3a～SGD3d的引出电极HE分离。在选择栅极线SGD1a及SGD2a的平台上分别形成着作为接触插塞CC发挥功能的导电层43。导电层43由导电材料构成，也可使用例如钨(W)或氮化钛(TiN)等金属材料。
接着，对串单元SU0的选择栅极线SGD0a的平台与串单元SU3的选择栅极线SGD3a的平台进行说明。
如图7所示，在选择栅极线SGD0a的平台上方并未形成选择栅极线SGD0b～0d。同样地，在选择栅极线SGD3a的平台上方并未形成选择栅极线SGD3b～3d。选择栅极线SGD0a及SGD3a的平台通过绝缘层41(狭缝SHE)而相互分离。并且，在选择栅极线SGD0a及SGD3a的平台上形成着作为接触插塞CC发挥功能的导电层43。
接下来，对X方向上的阶梯连接部的截面构成的一部分进行说明。
如图8所示，从单元部沿着X方向在阶梯连接部配置着串单元SU1的选择栅极线SGD1d、SGD1c、SGD1b、及SGD1a的平台、以及串单元SU0的选择栅极线SGD0a、SGD0b、SGD0c、及SGD0d的平台。在各平台上形成着作为接触插塞CC发挥功能的导电层43。
1.2阶梯连接部中的选择栅极线SGD的平台形成方法
接下来，使用图9～图11对阶梯连接部中的选择栅极线SGD的平台形成方法进行说明。图9～图11示出了沿着图3中的D1-D2线的截面。在本实施方式中，对通过替换而形成配线层34的情况进行说明。此外，以下，为了简化说明，对与选择栅极线SGD对应的牺牲层的加工进行说明，关于与字线WL及选择栅极线SGS对应的牺牲层的加工则省略说明。
如图9所示，在配线层32上交替地积层14层绝缘层33及分别与13层配线层34对应的13层牺牲层44。牺牲层例如使用SiN。此外，牺牲层并不限定于SiN。牺牲层44例如只要为可与绝缘层33充分地获得湿式蚀刻的选择比的材料即可。
接着，使用纳米压印-光刻(nanoimprintlithography)技术在最上层的绝缘层33上形成模板转印层45。模板转印层45例如使用紫外线硬化性树脂。模板转印层45作为对绝缘层33及牺牲层44进行加工时的掩模图案发挥功能。模板转印层45为了将与选择栅极线SGDa～SGDd对应的4层牺牲层44加工成4级阶梯状，而具有4级阶梯形状。更具体来说，从模板转印层45的下侧起第1级与选择栅极线SGDa对应。由此，在对4层牺牲层44进行加工时，从上层起3层牺牲层44被加工。从下侧起第2级与选择栅极线SGDb对应。由此，在对4层牺牲层44进行加工时，从上层起2层牺牲层44被加工。从下侧起第3级与选择栅极线SGDc对应。由此，在对4层牺牲层44进行加工时，最上层的牺牲层44被加工。最上级与选择栅极线SGDd对应。由此，在对4层牺牲层44进行加工时，防止最上层的牺牲层44被加工。
如图10所示，接着，从上层起对4层牺牲层44进行加工。此时，利用模板转印层45，在阶梯连接部将4层牺牲层44加工成与选择栅极线SGDa～SGDd对应的4级阶梯状。
此外，在图9及图10的示例中，对使用纳米压印-光刻技术将与选择栅极线SGDa～SGDd对应的4层牺牲层44加工成4级阶梯形状的情况进行了说明，但牺牲层44的加工方法并不限定于此。例如，也可使用光刻技术并利用抗蚀剂形成掩模图案，对4层牺牲层44进行加工。在该情况下，可与选择栅极线SGDa～SGDd对应地反复进行4次曝光与加工，也可通过利用细化处理改变掩模图案的尺寸而将4层牺牲层44加工成4级阶梯形状。
如图11所示，在与字线WL及选择栅极线SGS对应的牺牲层44也加工成阶梯状后，在牺牲层44上形成绝缘层33，例如通过CMP(chemical mechanical polishing，化学机械抛光)等使表面平坦化。然后，通过替换将13层牺牲层44置换成配线层34。更具体来说，在形成虚设柱HR后，以13层牺牲层44在侧面露出的方式形成狭缝SLT的槽图案。接着，通过湿式蚀刻从狭缝SLT侧面将牺牲层44去除而形成空隙。接着，例如使用TiN及W将空隙内填埋后，将狭缝SLT内及最上层的绝缘层33上的TiN及W去除。接着，利用绝缘层42填埋狭缝SLT。
替换后，如图8所示，形成导电层43。
1.3本实施方式的效果
如果是本实施方式的构成，那么能够提高可靠性。对本效果进行详细叙述。
例如，当在2个狭缝SLT间配置1个区块BLK、也就是4个串单元SU的情况下，4个串单元SU的选择栅极线SGD通过狭缝SHE而相互分离。例如，在Y方向上相邻的4个串单元SU中，存在将4个串单元SU的选择栅极线SGD的平台对照串单元SU的配置而在X方向上配置成4列的情况。在该情况下，如果Y方向上的狭缝SLT间隔缩小，那么各选择栅极线SGD的平台的Y方向上的长度变短。如果平台的长度变短，那么产生因制造偏差而引起的平台(选择栅极线SGD)与接触插塞CC的位置偏移所导致的连接不良、或因接触插塞CC与在Y方向上相邻的非连接的选择栅极线SGD的距离变短而导致的耐受电压不良的可能性增高。另外，无法在平台上充分地确保虚设柱HR的配置空间。
相对于此，如果为本实施方式的构成，那么在Y方向上相邻的4个串单元SU中，可将4个串单元SU的选择栅极线SGD的平台在X方向上配置成2列。也就是说，可将在Y方向上相邻的2个选择栅极线SGD的平台沿X方向配置成1列。由此，即使在Y方向上的狭缝SLT间隔缩小的情况下，也能通过调整引出电极HE的Y方向上的长度来抑制各选择栅极线SGD的平台的Y方向上的长度变短。因此，可抑制选择栅极线SGD与接触插塞CC的连接不良及耐受电压不良，从而能够提高半导体存储装置的可靠性。
进而，可确保选择栅极线SGD的平台上的虚设柱HR的配置空间，所以在通过替换形成配线层时，能够抑制形成不良。
2.第2实施方式
接下来，对第2实施方式进行说明。在第2实施方式中，对与第1实施方式不同的选择栅极线SGD的平台配置进行说明。以下，以与第1实施方式不同的方面为中心进行说明。
2.1存储单元阵列的平面构成
使用图12及图13对本实施方式的存储单元阵列11的平面构成进行说明。图12是1个区块BLK中的串单元SU0～SU3的俯视图。此外，在图12的示例中省略了层间绝缘膜。图13是选择栅极线SGDa～SGDd各层的俯视图。
如图12所示，在本实施方式中，在从单元部朝向阶梯连接部的X方向上，与串单元SU1的选择栅极线SGD1d～SGD1a对应的多个平台和与串单元SU0的选择栅极线SGD0d～SGD0a对应的多个平台排成一列。同样地，在从单元部朝向阶梯连接部的X方向上，与串单元SU2的选择栅极线SGD2d～SGD2a对应的多个平台和与串单元SU3的选择栅极线SGD3d～SGD3a对应的多个平台排成一列。其它构成与第1实施方式的图3相同。
接下来，对选择栅极线SGDa～SGDd各层的平面构成的详细内容进行说明。
如图13所示，首先，如果着眼于选择栅极线SGDd，那么选择栅极线SGD0d及SGD3d的平台配置在比选择栅极线SGD1d及SGD2d的平台更远离单元部的位置。
接着，如果着眼于选择栅极线SGDc，那么选择栅极线SGD1c及SGD2c的平台以与设置在上方的选择栅极线SGD1d及SGD2d的平台成为阶梯状的方式配置在比选择栅极线SGD1d及SGD2d的平台更远离单元部的位置。选择栅极线SGD0c及SGD3c的平台配置在比选择栅极线SGD1c及SGD2c的平台更远离单元部的配置。另外，选择栅极线SGD0c及SGD3c的平台以与设置在上方的选择栅极线SGD0d及SGD3d的平台成为阶梯状的方式配置在比选择栅极线SGD0d及SGD3d的平台更远离单元部的位置。
接着，如果着眼于选择栅极线SGDb，那么选择栅极线SGD1b及SGD2b的平台以与设置在上方的选择栅极线SGD1c及SGD2c的平台成为阶梯状的方式配置在比选择栅极线SGD1c及SGD2c的平台更远离单元部的位置。选择栅极线SGD0b及SGD3b的平台配置在比选择栅极线SGD1b及SGD2b的平台更远离单元部的位置。另外，选择栅极线SGD0b及SGD3b的平台以与设置在上方的选择栅极线SGD0c及SGD3c的平台成为阶梯状的方式配置在比选择栅极线SGD0c及SGD3c的平台更远离单元部的位置。
接着，如果着眼于选择栅极线SGDa，那么选择栅极线SGD1a及SGD2a的平台以与设置在上方的选择栅极线SGD1b及SGD2b的平台成为阶梯状的方式配置在比选择栅极线SGD1b及SGD2b的平台更远离单元部的位置。选择栅极线SGD0a及SGD3a的平台配置在比选择栅极线SGD1a及SGD2a的平台更远离单元部的位置。另外，选择栅极线SGD0a及SGD3a的平台以与设置在上方的选择栅极线SGD0b及SGD3b的平台成为阶梯状的方式配置在比选择栅极线SGD0b及SGD3b的平台更远离单元部的位置。
2.2存储单元阵列的截面构成
接下来，使用图14对存储单元阵列11的截面构成进行说明。图14是沿着图12的D1-D2线的剖视图。
如图14所示，从单元部沿着X方向在阶梯连接部配置着串单元SU1的选择栅极线SGD1d、SGD1c、SGD1b、及SGD1a的平台、以及串单元SU0的选择栅极线SGD0d、SGD0c、SGD0b、及SGD0a的平台。在各平台上形成着导电层43。
2.3本实施方式的效果
如果为本实施方式的构成，那么可获得与第1实施方式相同的效果。
3.变化例等
上述实施方式的半导体存储装置包含：多个第1配线层(WL)，在第1方向(Z方向)上相互隔开地积层在衬底(30)上；第2配线层(SGD0a)，与多个第1配线层(WL)在第1方向(Z方向)上隔开地积层在多个第1配线层(WL)上；第3配线层(SGD1a)，与多个第1配线层(WL)在第1方向(Z方向)上隔开地积层在多个第1配线层(WL)上，在与衬底(30)平行且与第1方向(Z方向)交叉的第2方向(Y方向)上与第2配线层(SGD0a)相邻地配置；第1存储器柱(MP)，穿过多个第1配线层(WL)及第2配线层(SGD0a)，并沿第1方向(Z方向)延伸；第2存储器柱(MP)，穿过多个第1配线层(WL)及第3配线层(SGD1a)，并沿第1方向延伸；第1接触插塞(CC)，设置在第2配线层(SGD0a)上；以及第2接触插塞(CC)，设置在第3配线层(SGD1a)上。第2配线层(SGD0a)包含与第1接触插塞连接的第1连接部(平台)。第3配线层(SGD1a)包含与第2接触插塞连接的第2连接部(平台)。第1连接部及第2连接部沿着与第1及第2方向交叉的第3方向(X方向)配置。
通过应用上述实施方式，可提供能够提高可靠性的半导体存储装置。
此外，实施方式并不限定于上述所说明的方式，能够进行各种变化。
对本发明的若干实施方式进行了说明，但这些实施方式是作为示例而提出的，并非意图限定发明的范围。这些新颖的实施方式能以其它各种方式加以实施，且能够在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在申请专利范围所记载的发明及其均等的范围内。

Claims (20)

1.一种半导体存储装置，其特征在于具备：
多个第1配线层，在第1方向上相互隔开地积层在衬底的上方；
第2配线层，与所述多个第1配线层在所述第1方向上隔开地积层在所述多个第1配线层的上方；
第3配线层，与所述多个第1配线层在所述第1方向上隔开地积层在所述多个第1配线层的上方，在与所述衬底平行且与所述第1方向交叉的第2方向上与所述第2配线层相邻地配置；
第1存储器柱，穿过所述多个第1配线层及所述第2配线层，并于所述第1方向延伸；
第2存储器柱，穿过所述多个第1配线层及所述第3配线层，并于所述第1方向延伸；
第1接触插塞，设置在所述第2配线层上；以及
第2接触插塞，设置在所述第3配线层上；且
所述第2配线层包含与所述第1接触插塞连接的第1部分，
所述第3配线层包含与所述第2接触插塞连接的第2部分，
所述第1部分及所述第2部分沿着与所述第1及第2方向交叉的第3方向配置。
2.根据权利要求1所述的半导体存储装置，其特征在于还具备：
第4配线层，与所述多个第1配线层及所述第2配线层在所述第1方向上隔开地积层在所述第2配线层的上方，且所述第1存储器柱穿过；
第5配线层，与所述多个第1配线层及所述第3配线层在所述第1方向上隔开地积层在所述第3配线层的上方，在所述第2方向上与所述第4配线层相邻地配置，且所述第2存储器柱穿过；
第3接触插塞，设置在所述第4配线层上；及
第4接触插塞，设置在所述第5配线层上；且
所述第4配线层包含与所述第3接触插塞连接的第3部分，
所述第5配线层包含与所述第4接触插塞连接的第4部分，
所述第1至第4部分沿着所述第3方向配置。
3.根据权利要求2所述的半导体存储装置，其特征在于：所述第1至第4部分沿着所述第3方向，按照所述第4部分、所述第2部分、所述第1部分、所述第3部分的顺序配置。
4.根据权利要求2所述的半导体存储装置，其特征在于：所述第1至第4部分沿着所述第3方向，按照所述第4部分、所述第2部分、所述第3部分、所述第1部分的顺序配置。
5.根据权利要求1所述的半导体存储装置，其特征在于还具备：
第6配线层，与所述多个第1配线层在所述第1方向上隔开地积层在所述多个第1配线层的上方，在所述第2方向上与所述第3配线层相邻地配置；
第7配线层，与所述多个第1配线层在所述第1方向上隔开地积层在所述多个第1配线层的上方，在所述第2方向上与所述第6配线层相邻地配置；
第3存储器柱，穿过所述多个第1配线层及所述第6配线层，并于所述第1方向延伸；
第4存储器柱，穿过所述多个第1配线层及所述第7配线层，并于所述第1方向延伸；
第5接触插塞，设置在所述第6配线层上；以及
第6接触插塞，设置在所述第7配线层上；且
所述第6配线层包含与所述第5接触插塞连接的第5部分，
所述第7配线层包含与所述第6接触插塞连接的第6部分，
所述第5部分在所述第2方向上与所述第2部分相邻地配置，
所述第6部分在所述第2方向上与所述第1部分相邻地配置，
所述第5部分及所述第6部分沿着所述第3方向配置。
6.根据权利要求5所述的半导体存储装置，其特征在于还具备：
第8配线层，与所述多个第1配线层及所述第6配线层在所述第1方向上隔开地积层在所述第6配线层的上方，且所述第3存储器柱穿过；
第9配线层，与所述多个第1配线层及所述第7配线层在所述第1方向上隔开地积层在所述第7配线层的上方，在所述第2方向上与所述第8配线层相邻地配置，且所述第4存储器柱穿过；
第7接触插塞，设置在所述第8配线层上；以及
第8接触插塞，设置在所述第9配线层上；且
所述第8配线层包含与所述第7接触插塞连接的第7部分，
所述第9配线层包含与所述第8接触插塞连接的第8部分，
所述第5至第8部分沿着所述第3方向配置。
7.根据权利要求1所述的半导体存储装置，其特征在于：所述第2存储器柱穿过的部分中的所述第3配线层的所述第2方向的长度短于所述第2部分的所述第2方向的长度。
8.根据权利要求1所述的半导体存储装置，其特征在于所述第2配线层还具备：
所述第1存储器柱穿过的部分；以及
第1电极部分，于所述第3方向延伸，将所述第1存储器柱穿过的所述部分与所述第1部分电连接。
9.根据权利要求8所述的半导体存储装置，其特征在于：所述第1电极部分在所述第2方向上与所述第2部分相邻地配置。
10.根据权利要求8所述的半导体存储装置，其特征在于：所述第1存储器柱穿过的所述部分的所述第2方向的长度长于所述第1电极部分的所述第2方向的长度。
11.根据权利要求9所述的半导体存储装置，其特征在于还具备第1绝缘层，所述第1绝缘层连续地配置在所述第2配线层的所述第1存储器柱穿过的部分与所述第3配线层的所述第2存储器柱穿过的部分之间、及所述第2配线层的所述第1电极部分与所述第3配线层的第2部分之间，且具有曲柄形状。
12.根据权利要求2所述的半导体存储装置，其特征在于所述第2配线层还具备：
所述第1存储器柱穿过的部分；以及
第1电极部分，于所述第3方向延伸，将所述第1存储器柱穿过的所述部分与所述第1部分电连接；
所述第4配线层还具备：
所述第1存储器柱穿过的部分；以及
第2电极部分，于所述第3方向延伸，将所述第1存储器柱穿过的所述部分与所述第3部分电连接。
13.根据权利要求12所述的半导体存储装置，其特征在于：所述第1电极部分与第2电极部分在所述第2方向上的位置相互等同。
14.根据权利要求5所述的半导体存储装置，其特征在于所述第7配线层还具备：
所述第4存储器柱穿过的部分；以及
第3电极部分，于所述第3方向延伸，将所述第4存储器柱穿过的所述部分与所述第6部分电连接。
15.根据权利要求14所述的半导体存储装置，其特征在于：所述第3电极部分在所述第2方向上与所述第5部分相邻地配置。
16.根据权利要求15所述的半导体存储装置，其特征在于还具备第2绝缘层，所述第2绝缘层连续地配置在所述第6配线层的所述第3存储器柱穿过的部分与所述第7配线层的所述第4存储器柱穿过的部分之间、及所述第6配线层的第5部分与所述第7配线层的所述第3电极部分之间，且具有曲柄形状。
17.根据权利要求16所述的半导体存储装置，其特征在于还具备第3绝缘层，所述第3绝缘层连续地配置在所述第6配线层的所述第3存储器柱穿过的部分与所述第3配线层的所述第2存储器柱穿过的部分之间、及所述第6配线层的第5部分与所述第3配线层的所述第2部分之间，且于所述第3方向呈直线状延伸。
18.根据权利要求5所述的半导体存储装置，其特征在于：所述多个第1配线层通过分别于所述第3方向延伸且在所述第2方向上排列的多个狭缝而以区块为单位被分离，与由在所述第2方向上相邻的2个狭缝夹着的所述多个第1配线层的区域对应地，所述第2配线层、所述第3配线层、所述第6配线层、及所述第7配线层在所述第2方向上排列并积层在所述多个第1配线层的上方。
19.根据权利要求2所述的半导体存储装置，其特征在于：所述第1至第4接触插塞沿着所述第3方向配置。
20.一种半导体存储装置，其特征在于具备：
多个第1配线层，在第1方向上相互隔开地积层在衬底的上方；
第2配线层，与所述多个第1配线层在所述第1方向上隔开地积层在所述多个第1配线层的上方；
第3配线层，与所述多个第1配线层在所述第1方向上隔开地积层在所述多个第1配线层的上方，在与所述第1方向正交的第2方向上与所述第2配线层相邻地配置；
第1存储器柱，穿过所述多个第1配线层及所述第2配线层，并于所述第1方向延伸；
第2存储器柱，穿过所述多个第1配线层及所述第3配线层，并于所述第1方向延伸；
第1接触插塞，设置在所述第2配线层上；以及
第2接触插塞，设置在所述第3配线层上；且
所述第2配线层包含与所述第1接触插塞连接的第1平台，
所述第3配线层包含与所述第2接触插塞连接的第2平台，
在与所述第1方向及所述第2方向正交的第3方向上，所述第3配线层的所述第2平台的一部分配置在所述第3配线层的所述第2存储器柱穿过的部分与所述第2配线层的所述第1平台之间，所述第3配线层的所述第2平台的其它部分配置在所述第2配线层的所述第1存储器柱穿过的部分与所述第2配线层的所述第1平台之间。
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