CN110277394A - 半导体存储装置 - Google Patents

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Abstract

实施方式的半导体存储装置具备：多个配线层，在半导体衬底上方介隔绝缘层而积层；第1及第2存储柱，贯通多个配线层；以及多个第1插头，底面分别与多个配线层相接。多个配线层具备：第1阵列区域，供第1存储柱贯通多个配线层；第2阵列区域，供第2存储柱贯通多个配线层；以及连接区域，具有分别与多个第1插头连接的多个连接部。沿着第1方向依次配置第1阵列区域、连接区域、及第2阵列区域。

Description

半导体存储装置
[相关申请案]
本申请案享有以日本专利申请案2018-46940号(申请日：2018年3月14日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。
技术领域
实施方式主要涉及一种半导体存储装置。
背景技术
作为半导体存储装置，已知有NAND(Not AND，与非)型闪速存储器。
发明内容
实施方式提供一种能够提高处理能力的半导体存储装置。
实施方式的半导体存储装置包含：多个第1配线层，在半导体衬底上方介隔第1绝缘层而积层；第1及第2存储柱，贯通多个第1配线层；以及多个第1插头，底面分别与多个第1配线层相接。多个第1配线层包含：第1阵列区域，供第1存储柱贯通多个第1配线层；第2阵列区域，供第2存储柱贯通多个第1配线层；以及连接区域，形成分别与多个第1插头连接的多个连接部。沿着与半导体衬底平行的第1方向依次配置第1阵列区域、连接区域、及第2阵列区域。
附图说明
图1是第1实施方式的半导体存储装置的框图。
图2是第1实施方式的半导体存储装置所具备的存储单元阵列的电路图。
图3是第1实施方式的半导体存储装置所具备的存储单元阵列的俯视图。
图4是沿着图3的A1-A2线的剖视图。
图5是沿着图3的B1-B2线的剖视图。
图6是沿着图3的C1-C2线的剖视图。
图7～图18是表示第1实施方式的半导体存储装置所具备的存储单元阵列的阶梯部的制造步骤的图。
图19是比较例的存储单元阵列与第1实施方式的半导体存储装置所具备的存储单元阵列的剖视图。
图20是第2实施方式的半导体存储装置所具备的存储单元阵列的俯视图。
图21～图31是表示第2实施方式的半导体存储装置所具备的存储单元阵列的阶梯部的制造步骤的图。
具体实施方式
1.第1实施方式
对第1实施方式的半导体存储装置进行说明。以下，作为半导体存储装置，列举将存储单元晶体管三维积层在半导体衬底上而成的三维积层型NAND型闪速存储器为例进行说明。
1.1构成
1.1.1半导体存储装置的整体构成
首先，使用图1对半导体存储装置的整体构成进行说明。图1是表示半导体存储装置的基本的整体构成的框图的一例。此外，在图1的示例中，利用箭头线表示各区块连接的一部分，但各区块间的连接并不限定于此。
如图1所示，NAND型闪速存储器1具备存储单元阵列10、行解码器11、驱动器电路12、读出放大器13、及电压产生电路14。
存储单元阵列10具备作为非易失性存储单元晶体管的集合的多个(在本实施方式中为4个)区块BLK(BLK0～BLK3)。区块BLK各者具备作为存储单元晶体管串联连接而成的NAND串NS的集合的多个(在本实施方式中为4个)串单元SU(SU0～SU3)。此外，存储单元阵列10内的区块BLK的个数及区块BLK内的串单元SU的个数为任意。
行解码器11包含未图示的区块解码器及连接(hookup)电路。区块解码器将行地址解码，并基于该解码结果，选择对应的区块BLK的行方向。行解码器11经由连接电路与各区块BLK的字线及选择栅极线连接。
驱动器电路12将数据的写入动作、读出动作、及删除动作所需要的电压供给到行解码器11。该电压经由行解码器11被施加到对应的字线及选择栅极线。
读出放大器13在数据的读出动作时，将从存储单元晶体管读出的数据读出。另外，在数据的写入时，将写入数据传送到存储单元晶体管。
电压产生电路14产生数据的写入动作、读出动作、及删除动作所需要的电压，并供给到驱动器电路12及读出放大器13等。
1.1.2存储单元阵列的构成
接下来，使用图2对存储单元阵列10的构成进行说明。图2的示例表示区块BLK0，但其它区块BLK的构成也相同。
如图2所示，区块BLK0包含例如4个串单元SU0～SU3。而且，各个串单元SU包含多个NAND串NS。NAND串NS各者包含例如8个存储单元晶体管MT(MT0～MT7)以及选择晶体管ST1及ST2。存储单元晶体管MT具备控制栅极与电荷蓄积层，将数据非易失地保存。
此外，存储单元晶体管MT既可为在电荷蓄积层使用绝缘膜的MONOS型，也可以为在电荷蓄积层使用导电层的FG型。以下，在本实施方式中，以MONOS型为例进行说明。另外，存储单元晶体管MT的个数并不限定于8个，也可以为16个或32个、64个、96个、128个等，它的数量并不受限定。进而，选择晶体管ST1及ST2的个数为任意，分别只要为1个以上即可。
8个存储单元晶体管MT串联连接在选择晶体管ST1的源极与选择晶体管ST2的漏极之间。更具体来说，存储单元晶体管MT0～MT7的电流路径串联连接。而且，存储单元晶体管MT7的漏极连接在选择晶体管ST1的源极，存储单元晶体管MT0的源极连接在选择晶体管ST2的漏极。
处于串单元SU0～SU3内的选择晶体管ST1的栅极在每个串单元SU内连接在不同的选择栅极线SGD0～SGD3。更具体来说，例如，处于串单元SU0内的多个选择晶体管ST1的栅极共用连接在选择栅极线SGD0。
处于串单元SU0～SU3内的选择晶体管ST2的栅极共用连接在选择栅极线SGS。也就是说，处于同一区块BLK内的多个选择晶体管ST2的栅极共用连接在选择栅极线SGS。此外，处于串单元SU0～SU3的选择晶体管ST2的栅极也可以在每个串单元SU内连接在不同的选择栅极线SGS0～SGS3。
处于同一区块BLK内的存储单元晶体管MT0～MT7的控制栅极分别共用连接在字线WL0～WL7。更具体来说，例如，处于区块BLK0内的多个存储单元晶体管MT0的控制栅极共用连接在字线WL0。
处于串单元SU内的多个选择晶体管ST1的漏极分别连接在不同的位线BL(BL0～BL(n－1)，其中n为2以上的自然数)。也就是说，处于串单元SU内的多个NAND串NS分别连接在不同的位线BL。另外，位线BL将处于各区块BLK的串单元SU0～SU3中分别包含的1个NAND串NS共用连接。
处于多个区块BLK的选择晶体管ST2的源极共用连接在源极线SL。
也就是说，串单元SU是分别连接在不同的位线BL且连接在同一选择栅极线SGD的NAND串NS的集合体。另外，区块BLK是共用字线WL的多个串单元SU的集合体。而且，存储单元阵列10是共用位线BL的多个区块BLK的集合体。
此外，关于存储单元阵列10的构成，也可以为其它构成。也就是说，关于存储单元阵列10的构成，例如，记载在2009年3月19日提出申请的名称为“三维积层型非易失性半导体存储器(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”的美国专利申请案12/407,403号中。另外，记载在2009年3月18日提出申请的名称为“三维积层型非易失性半导体存储器(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTORMEMORY)”的美国专利申请案12/406,524号、2010年3月25日提出申请的名称为“非易失性半导体存储装置及其制造方法(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHODOF MANUFACTURING THE SAME)”的美国专利申请案12/679,991号、2009年3月23日提出申请的名称为“半导体存储器及其制造方法(SEMICONDUCTOR MEMORY AND METHOD FORMANUFACTURING SAME)”的美国专利申请案12/532,030号中。这些专利申请案的整体通过参照被引用到本申请的说明书中。
1.1.3存储单元阵列的平面构成
接下来，使用图3对存储单元阵列10的平面构成进行说明。图3是1个区块BLK中的串单元SU0～SU4的俯视图。此外，在图3的示例中，省略了层间绝缘膜。
如图3所示，本实施方式中的存储单元阵列10中，在串单元SU0及SU1中，共有字线WL及选择栅极线SGS。而且，在串单元SU0的选择栅极线SGD0与串单元SU1的选择栅极线SGD1之间形成着狭缝SHE，将选择栅极线SGD0与SGD1分离。串单元SU2及SU3也相同。在串单元SU1与SU2之间形成着狭缝SLT，将各自的选择栅极线SGD及SGS以及字线WL分离。
存储单元阵列10包含2个阵列部、阶梯部、及2个虚设阶梯部。更具体来说，沿着与半导体衬底平行的第1方向D1，从存储单元阵列10的一端朝向另一端，依次配置着虚设阶梯部、阵列部、阶梯部、阵列部、及虚设阶梯部，阶梯部配置在存储单元阵列10的中央。也就是说，在字线WL，沿着第1方向D1，存在与2个阵列部、阶梯部、及2个虚设阶梯部对应的区域，在2个阵列部之间设置着阶梯部。
在阵列部形成与NAND串NS对应的存储柱MP。关于存储柱MP的构造的详细情况将在下文叙述。图3的示例中，在各串单元SU中，多个存储柱MP沿着第1方向D1配置成1列。例如，沿着与半导体衬底平行且与第1方向D1正交的第2方向配置的各串单元SU的存储柱MP的上端通过位线BL而共用连接。
与2个阵列部对应的选择栅极线SGD0～SGD3在阶梯部分别被分离。因此，在1个串单元SU中，通过选择分离后所得的任一选择栅极线SGD，来选择2个阵列部中的任一个。
此外，1个串单元SU中的存储柱MP的排列能够任意地设定。例如，沿着第1方向D1，既可2列并排地配置，也可以排列为4列的锯齿配置。
阶梯部中，将与选择栅极线SGD及SGS以及字线WL0～WL7对应的多个配线层呈阶梯状引出(以下，将引出部称为“阶面”)。也就是说，字线WL0～WL7的阶面在第1方向D1形成在与字线WL0～WL7对应的配线层的中央。在各阶面上形成着接触插头CC。另外，在阶梯部，为了将形成在存储单元阵列10的下层的行解码器11(连接电路)与接触插头CC连接，而形成着贯通存储单元阵列10的接触插头C4。接触插头CC与接触插头C4的上端通过配线层而连接。接触插头CC及C4由导电材料构成，例如也可以使用钨(W)或氮化钛(TiN)等金属材料。另外，在接触插头C4的侧面形成着未图示的绝缘层(例如氧化硅膜)，接触插头C4与配线层103并未相接。
各串单元SU的选择栅极线SGD在第1方向D1上，由阶梯部分离为2个，与分离后所得的各选择栅极线SGD对应的接触插头CC及C4分别沿着第1方向D1配置。
串单元SU0的阶梯部中，在2条选择栅极线SGD0之间配置着字线WL7的阶面。而且，以贯通该阶面的方式，沿着第1方向D1，依次配置着与字线WL6、WL4、WL2、及WL0、选择栅极线SGS、以及字线WL1、WL3、WL5、及WL7对应的接触插头C4。
串单元SU1的阶梯部中，在2条选择栅极线SGD1之间，沿着第1方向D1，依次配置着字线WL6、WL4、WL2、及WL0、选择栅极线SGS、以及字线WL1、WL3、WL5、及WL7的阶面。也就是说，与串单元SU0及SU1对应的字线WL0～WL7的阶面沿着第1方向D1排成一列配置。而且，在各个阶面上配置着接触插头CC。也就是说，沿着第1方向D1，依次配置着与字线WL6、WL4、WL2、及WL0、选择栅极线SGS、以及字线WL1、WL3、WL5、及WL7对应的接触插头CC。
串单元SU2及SU3的阶梯部以隔着狭缝SLT与串单元SU0及SU1的阶梯部对称的方式，配置着阶面以及接触插头CC及C4。
更具体来说，串单元SU2的阶梯部中，在2条选择栅极线SGD2之间，沿着第1方向D1，依次配置着字线WL6、WL4、WL2、及WL0、选择栅极线SGS、以及字线WL1、WL3、WL5、及WL7的阶面。而且，在各个阶面上配置着接触插头CC。
串单元SU3的阶梯部中，在2条选择栅极线SGD3之间配置着字线WL7的阶面。而且，以贯通该阶面的方式，沿着第1方向D1，依次配置着与字线WL6、WL4、WL2、及WL0、选择栅极线SGS、以及字线WL1、WL3、WL5、及WL7对应的接触插头C4。
此外，也可以在串单元SU0的阶梯部形成选择栅极线SGS及字线WL的阶面及接触插头CC，在串单元SU1的阶梯部形成与选择栅极线SGS及字线WL对应的接触插头C4。串单元SU2及SU3的阶梯部也相同。进而，第1方向上的阶面的配置能够任意地设定。
另外，在阶梯部设置着多个虚设柱HR，所述多个虚设柱HR贯通与选择栅极线SGD及SGS以及字线WL0～WL7对应的多个配线层。虚设柱的配置为任意。虚设柱HR在侧面及底面形成着绝缘层，不与其它配线电连接。虚设柱HR在将与选择栅极线SGD及SGS以及字线WL对应的空隙以例如钨(W)等金属嵌埋时，作为支撑成为空隙的选择栅极线SGD及SGS以及字线WL之间的层间绝缘膜的柱而发挥功能。
虚设阶梯部是在形成阶梯部的过程中形成。第1方向D1上的虚设阶梯部的宽度比阶梯部的宽度窄。在虚设阶梯部未形成存储柱MP以及接触插头CC及C4等。此外，也可以不形成虚设阶梯部。
1.1.4存储单元阵列的截面构成
接下来，使用图4～图6对存储单元阵列10的截面构成进行说明。图4是沿着图3所示的A1-A2线的存储单元阵列10的剖视图。图5是沿着图3所示的B1-B2线的存储单元阵列10的剖视图。图6是沿着图3所示的C1-C2线的存储单元阵列10的剖视图。此外，为了简化说明，在图4及图5的示例中，将设置在存储单元阵列10的下层的电路以区块表示，且省略了存储柱MP以及接触插头CC及C4上的配线层。另外，在图6的示例中，省略了配置在存储单元阵列10的下方的电路。
如图4所示，在半导体衬底100上，例如，形成着行解码器11及读出放大器13等之电路，且隔着绝缘层101在这些电路的上方形成着存储单元阵列10。绝缘层101例如使用氧化硅膜(SiO2)。此外，配置在存储单元阵列10的下方的电路并不限定于行解码器11及读出放大器13。更具体来说，在存储单元阵列10的区域中，在绝缘层101上形成着作为源极线SL发挥功能的配线层102，进而在配线层102上，在配线层间介隔绝缘层101而积层着作为选择栅极线SGS、字线WL0～WL7、以及选择栅极线SGD发挥功能的10层配线层103。配线层102及103由导电材料构成，也可以使用例如W或TiN等金属材料。
在存储单元阵列10的阵列部中，形成着贯通10层配线层103且底面与配线层102相接的存储柱MP。
在串单元SU1的阶梯部中，形成着选择栅极线SGD及SGS以及字线WL0～WL7的阶面。更具体来说，沿着第1方向D1，形成着选择栅极线SGD1的阶面，接着呈2级台阶的阶梯状依次形成着偶数字线WL6、WL4、WL2及WL0的阶面，接着形成着选择栅极线SGS的阶面，接着呈2级台阶的阶梯状依次形成着奇数字线WL1、WL3、WL5、WL7的阶面，进而形成着选择栅极线SGD1的阶面。
在各个阶面上，形成着接触插头CC。另外，与选择栅极线SGD1对应的接触插头CC以贯通10层配线层103及配线层102而连接在行解码器11的方式形成。在图4的示例中，沿着第1方向D1，依次配置着与选择栅极线SGD1对应的接触插头C4、与选择栅极线SGD1、字线WL6、WL4、WL2、及WL0、选择栅极线SGS、字线WL1、WL3、WL5、及WL7、以及选择栅极线SGD1对应的11个接触插头CC、以及与选择栅极线SGD1对应的接触插头C4。
如图5所示，在串单元SU0的阶梯部中，形成着选择栅极线SGD0及字线WL7的阶面。在字线WL7的阶面，与选择栅极线SGS及字线WL0～WL7对应的接触插头C4以贯通与选择栅极线SGS及字线WL0～WL7对应的9层配线层103以及配线层102而连接在行解码器11的方式形成。在选择栅极线SGD0的阶面上形成着接触插头CC。另外，与选择栅极线SGD0对应的接触插头C4以贯通10层配线层103及配线层102而连接在行解码器11的方式形成。在图5的示例中，沿着第1方向D1，依次配置着与选择栅极线SGD0对应的接触插头C4及CC、与字线WL6、WL4、WL2、及WL0、选择栅极线SGS、字线WL1、WL3、WL5、及WL7对应的9个接触插头C4、以及与选择栅极线SGD0对应的接触插头CC及C4。
接下来，对存储柱MP的截面构造的详细情况进行说明。
如图6所示，作为源极线SL发挥功能的配线层102在串单元SU0～SU3中共用。狭缝SLT形成在串单元SU1与SU2之间，沿着第1方向D1延伸，将10层配线层103分离。此外，在未图示的区块BLK间也形成狭缝SLT。狭缝SHE形成在串单元SU0与SU1之间、及串单元SU2与SU3之间。形成在串单元SU0与SU1之间的狭缝SHE将选择栅极线SGD0与SGD1分离。形成在串单元SU2与SU3之间的狭缝SHE将选择栅极线SGD2与SGD3分离。
在半导体衬底100上，隔着未图示的读出放大器13等之电路而形成着绝缘层101，且在绝缘层101上形成着作为源极线SL发挥功能的配线层102。
在配线层102上，在各个配线层间介隔绝缘层101而从下层起形成作为选择栅极线SGS、字线WL0～WL7、及选择栅极线SGD发挥功能的10层配线层103。
存储柱MP包含区块绝缘膜107、电荷蓄积层106、隧道绝缘膜105、及半导体层104。而且，由存储柱MP与字线WL0～WL7构成存储单元晶体管MT0～MT7。同样地，由存储柱MP与选择栅极线SGD及SGS构成选择晶体管ST1及ST2。
更具体来说，为了形成存储柱MP，而以贯通10层配线层103及绝缘层101并到达至配线层102的方式形成着存储器孔。在存储器孔的侧面依次形成着区块绝缘膜107、电荷蓄积层106、及隧道绝缘膜105。存储器孔的内部由半导体层104嵌埋。半导体层104是供形成存储单元晶体管MT以及选择晶体管ST1及ST2的信道的区域。区块绝缘膜107及隧道绝缘膜105例如使用SiO2。电荷蓄积层106例如使用SiN。此外，电荷蓄积层106作为周围由绝缘材料包围的导电材料也可以形成为浮动栅极构造。半导体层104例如使用多晶硅。
在存储柱MP上，形成着用来与上层的配线连接的接触插头109。接触插头109由导电材料形成，例如可使用W或TiN等金属材料，也可以使用掺杂着磷(P)等的Si。
在接触插头109上，形成作为位线BL发挥功能的配线层110。配线层110由导电材料形成，也可以使用例如W或TiN等金属材料。
1.2阶梯部的形成方法
接下来，使用图7～图18对阶梯部的形成方法进行说明。图7～图18分别表示图3的区域RA、也就是与1个区块BLK对应的阶梯部的平面、沿着A1-A2线的截面(以下，称为“A1-A2截面”)、及沿着B1-B2线的截面(以下，称为“B1-B2截面”)。在本实施方式中，对如下方法(以下，称为“回填”)进行说明：在由牺牲层120形成相当于配线层103的构造之后，将牺牲层120去除，然后以导电材料嵌埋而形成配线层103。以下，对使用氮化硅膜(SiN)作为牺牲层120，使用TiN及W的积层膜作为导电材料的情况进行说明。TiN在将W成膜时作为用来防止例如W与底层的Si发生反应的阻挡层、或者用来提高W的密接性的密接层具有功能。此外，牺牲层120并不限定于SiN。例如，也可以为氮氧化硅膜(SiON)，只要为与绝缘层101(例如SiO2)可充分地获得湿式蚀刻的选择比的材料即可。另外，配线层103的导电材料并不限定于TiN与W的积层膜。此外，在图7～图18的示例中，为了简化说明，省略了配线层102及虚设柱HR。
如图7所示，在未图示的配线层102上，在层间介隔绝缘层101而积层与配线层103对应的10层牺牲层120，在最上层的牺牲层120上进而形成绝缘层101。
如图8所示，接着，在与字线WL0～WL7及选择栅极线SGS的阶面、串单元SU0与SU1之间的狭缝SHE、及串单元SU2与SU3之间的狭缝SHE对应的区域中，对最上层的牺牲层120进行加工。然后，自绝缘层101，嵌埋将牺牲层120去除后的部分。由此，在A1-A2截面及B1-B2截面所示的区域的一部分中，最上层的牺牲层120被去除。
如图9所示，接着，在串单元SU0及SU3的阶梯部形成保护层121。保护层121具有作为加工阶梯部时的掩模的功能。以下，对使用多晶Si作为保护层121的情况进行说明。此外，保护层121并不限定于多晶Si。只要为与绝缘层101及牺牲层120可充分地获得干式蚀刻的选择比的材料即可。
如图10所示，接着，使用光刻技术，形成用来加工选择栅极线SGS的阶面区域的抗蚀图案122。然后，对绝缘层101及牺牲层120分别逐层进行加工。由此，在A1-A2截面所示的选择栅极线SGS的阶面区域中，从最上层起2层量的牺牲层120被去除。另外，在字线WL0～WL7的阶面区域中，最上层的牺牲层120被去除。此时，在B1-B2截面所示的区域中，由于利用保护层121保护上层，所以绝缘层101及牺牲层120未被加工。
如图11所示，接着，形成用来加工偶数字线WL6、WL4、WL2、及WL0、以及选择栅极线SGS的阶面区域的抗蚀图案122。然后，对绝缘层101及牺牲层120分别逐层进行加工。由此，在A1-A2截面所示的偶数字线WL6、WL4、WL2、及WL0的阶面区域中，从最上层起2层量的牺牲层120被去除。在选择栅极线SGS的阶面区域中，从最上层起3层量的牺牲层120被去除。另外，在奇数字线WL1、WL3、WL5、及WL7的阶面区域中，从最上层起1层量的牺牲层120被去除。此时，在B1-B2截面所示的区域中，由于利用保护层121保护上层，所以绝缘层101及牺牲层120未被加工。
如图12所示，接着，形成用来加工字线WL0、选择栅极线SGS、及字线WL1的阶面区域的抗蚀图案122。然后，对绝缘层101及牺牲层120分别以2层为单位进行加工。由此，在A1-A2截面所示的字线WL0的阶面区域中，从最上层起4层量的牺牲层120被去除。在选择栅极线SGS的阶面区域中，从最上层起5层量的牺牲层120被去除。在字线WL1的阶面区域中，从最上层起3层量的牺牲层120被去除。另外，在字线WL6、WL4、及WL2的阶面区域中，从最上层起2层量的牺牲层120被去除，在字线WL3、WL5、及WL7的阶面区域中，从最上层起1层量的牺牲层120被去除。此时，在B1-B2截面所示的区域中，由于利用保护层121保护上层，所以绝缘层101及牺牲层120未被加工。
如图13所示，接着，形成用来加工字线WL2及WL0、选择栅极线SGS、以及字线WL1及WL3的阶面区域的抗蚀图案122。然后，对绝缘层101及牺牲层120分别以2层为单位进行加工。由此，在A1-A2截面所示的字线WL2的阶面区域中，从最上层起4层量的牺牲层120被去除。在字线WL0的阶面区域中，从最上层起6层量的牺牲层120被去除。在选择栅极线SGS的阶面区域中，从最上层起7层量的牺牲层120被去除。在字线WL1的阶面区域中，从最上层起5层量的牺牲层120被去除。在字线WL3的阶面区域中，从最上层起3层量的牺牲层120被去除。另外，在字线WL6及WL4的阶面区域中，从最上层起2层量的牺牲层120被去除，在字线WL5及WL7的阶面区域中，从最上层起1层量的牺牲层120被去除。此时，在B1-B2截面所示的区域中，由于利用保护层121保护上层，所以绝缘层101及牺牲层120未被加工。
如图14所示，接着，形成用来加工字线WL4、WL2、及WL0、选择栅极线SGS、以及字线WL1、WL3、及WL5的阶面区域的抗蚀图案122。然后，对绝缘层101及牺牲层120分别以2层为单位进行加工。由此，在A1-A2截面所示的字线WL6的阶面区域中，从最上层起2层量的牺牲层120被去除。在字线WL4的阶面区域中，从最上层起4层量的牺牲层120被去除。在字线WL2的阶面区域中，从最上层起6层量的牺牲层120被去除。在字线WL0的阶面区域中，从最上层起8层量的牺牲层120被去除。在选择栅极线SGS的阶面区域中，从最上层起9层量的牺牲层120被去除。在字线WL1的阶面区域中，从最上层起7层量的牺牲层120被去除。在字线WL3的阶面区域中，从最上层起5层量的牺牲层120被去除。在字线WL5的阶面区域中，从最上层起3层量的牺牲层120被去除。另外，在字线WL7的阶面区域中，从最上层起1层量的牺牲层120被去除。此时，在B1-B2截面所示的区域中，由于利用保护层121保护上层，所以绝缘层101及牺牲层120未被加工。
如图15所示，接着，将抗蚀图案122及保护层121去除之后，将字线WL0～WL7及选择栅极线SGS的阶面区域以绝缘层101嵌埋，且利用例如CMP(Chemical MechanicalPolishing，化学机械抛光)等使绝缘层101的表面平坦化。然后，形成例如存储柱MP及虚设柱HR。
如图16所示，接着，形成与字线WL0～WL7以及选择栅极线SGD及SGS对应的接触插头C4。
如图17所示，首先，加工狭缝SLT而形成槽图案。接着，利用W及TiN回填牺牲层120，形成配线层103。更具体来说，在牺牲层120为SiN的情况下，进行使用磷酸(H3PO4)的湿式蚀刻。由此，从狭缝SLT的槽图案将牺牲层120蚀刻，而在有牺牲层120的部分形成空隙。接着，将TiN及W依次成膜，嵌埋空隙。接着，将形成在狭缝的侧面及底部、以及绝缘层101上的TiN及W去除而形成配线层103，然后，将狭缝SLT的槽图案利用SiO2嵌埋。
如图18所示，接着，在字线WL0～WL7以及选择栅极线SGD及SGS的阶面上形成接触插头CC。
1.3本实施方式的效果
如果为本实施方式的构成，那么能够提高处理能力。以下，对本效果进行说明。
在三维积层型NAND型闪速存储器中，作为字线WL发挥功能的多个配线层积层在半导体衬底上方。所积层的多个配线层呈阶梯状被引出，经由接触插头CC而连接在行解码器11。因此，如果从接触插头CC到存储柱MP为止的距离变长，也就是说，如果字线WL的配线长度变长，那么由于配线电阻及配线间电容的增加而使RC延迟变大。
使用图19对字线WL的配线长度的具体例进行说明。在图19的上段，作为比较例，表示了将阶梯部设置在存储单元阵列的端部的情况下的存储单元阵列的截面，在图19的下段，表示了本实施方式中的存储单元阵列的截面。此外，在图19的示例中，为了简化说明，将源极线SL以及选择栅极线SGD及SGS省略，作为多条字线WL的一部分，表示了字线WL4～WL7。
如图19所示，如果将作为比较例在存储单元阵列的端部设置着阶梯部的情况下的从接触插头CC到字线WL的端部为止的配线长度设为L，那么在应用本实施方式而在存储单元阵列的中央设置着阶梯部的情况下，从接触插头CC到字线WL的端部为止的配线长度成为L/2，能够使配线电阻及配线间电容为大致一半。因此，能够减少RC。
这样，如果为本实施方式的构成，那么能够将阶梯部设置在存储单元阵列10的中央、也就是2个阵列部之间。由此，在配置在字线WL的端部的存储柱MP中，由于字线WL的电阻值与配线间电容成为大致一半，所以能够减少RC延迟。由此，能够减少字线WL中的信号的传播速度的延迟，从而能够提高半导体存储装置的处理能力。
进而，由于字线WL的配线长度成为大致1/2，所以能够减少字线WL中的电压降。因此，能够减少由字线WL的配线长度引起的字线WL的电压不均，从而能够减少误写入及误读出。由此，能够提高半导体存储装置的可靠性。
2.第2实施方式
接下来，对第2实施方式进行说明。在第2实施方式中，对与第1实施方式不同的阶面的配置进行说明。以下，仅对与第1实施方式不同的方面进行说明。
2.1存储单元阵列的平面构成
首先，使用图20对存储单元阵列10的平面构成进行说明。图20是1个区块BLK中的串单元SU0～SU4的俯视图。此外，在图20的示例中，省略了层间绝缘膜。
如图20所示，本实施方式中的存储单元阵列10中，在串单元SU0～SU4中，共有字线WL及选择栅极线SGS。选择栅极线SGD0与SGD1被狭缝SHE分离。同样地，选择栅极线SGD2与SGD3被狭缝SHE分离。另外，选择栅极线SGD1与SGD2被狭缝SHE及狭缝SLT分离。也就是说，在串单元SU1与SU2之间的一部分形成着狭缝SLT。因此，在串单元SU1与SU2之间，在形成着狭缝SHE的区域中，选择栅极线SGS以及字线WL连接。
存储单元阵列10与第1实施方式的图3同样地，包含2个阵列部、阶梯部、及2个虚设阶梯部。
在本实施方式的阶梯部中，字线WL0～WL7的阶面沿着第1方向D1并列地配置成2列。
更具体来说，在串单元SU0的阶梯部，在与选择栅极线SGD0对应的2个阶面之间形成着字线WL7的阶面。而且，沿着第1方向D1，依次配置着与选择栅极线SGD0对应的接触插头C4及CC、与字线WL6、WL2、WL3、及WL7对应的接触插头C4、以及与选择栅极线SGD0对应的接触插头CC及C4。
在串单元SU1的阶梯部，在与选择栅极线SGD1对应的2个阶面之间沿着第1方向D1形成着字线WL6、WL2、WL3、及WL7的阶面。而且，沿着第1方向D1，依次配置着与选择栅极线SGD1对应的接触插头C4及CC、与字线WL6、WL2、WL3、及WL7对应的接触插头CC、以及与选择栅极线SGD1对应的接触插头CC及C4。
在串单元SU2的阶梯部，在与选择栅极线SGD2对应的2个阶面之间沿着第1方向D1形成着字线WL4及WL0、选择栅极线SGS、以及字线WL1及WL5的阶面。而且，沿着第1方向D1，依次配置着与选择栅极线SGD2对应的接触插头C4及CC、与字线WL4及WL0、选择栅极线SGS、以及字线WL1及WL5对应的接触插头CC、以及与选择栅极线SGD2对应的接触插头CC及C4。
在串单元SU3的阶梯部，在与选择栅极线SGD3对应的2个阶面之间形成着字线WL7的阶面。而且，沿着第1方向D1，依次配置着与选择栅极线SGD3对应的接触插头C4及CC、与字线WL4及WL0、选择栅极线SGS、以及字线WL1及WL5对应的接触插头C4、以及与选择栅极线SGD3对应的接触插头CC及C4。
此外，串单元SU0～SU3的阶梯部中的阶面及接触插头CC及C4的配置能够任意地设定。
另外，在阶梯部，设置着多个虚设柱HR，所述多个虚设柱HR贯通与选择栅极线SGD及SGS以及字线WL0～WL7对应的多个配线层。虚设柱的配置为任意。
2.2阶梯部的形成方法
接下来，使用图21～图31对阶梯部的形成方法进行说明。图21～图31分别表示图20的区域RB、也就是与1个区块BLK对应的阶梯部的平面、沿着D1-D2线的截面(以下，称为“D1-D2截面”)、及沿着E1-E2线的截面(以下，称为“E2-E2截面”)。此外，在图21～图31的示例中，为了简化说明，省略了作为源极线SL发挥功能的配线层102及虚设柱HR。
如图21所示，在未图示的配线层102上，在层间介隔绝缘层101而积层与配线层103对应的10层牺牲层120，在最上层的牺牲层120上进而形成绝缘层101。
如图22所示，接着，在与字线WL0～WL7及选择栅极线SGS的阶面、各串单元SU间的狭缝SHE对应的区域中，对最上层的牺牲层120进行加工。在本实施方式中，利用狭缝SHE将与选择栅极线SGD0～SGD3对应的最上层的牺牲层120分离。然后，利用绝缘层101，嵌埋将牺牲层120去除后的部分。由此，在D1-D2截面及E1-E2截面所示的区域的一部分，最上层的牺牲层120被去除。然后，形成例如存储柱MP及虚设柱HR。
如图23所示，接着，在串单元SU0及SU3的阶梯部形成保护层121。
如图24所示，接着，形成用来加工选择栅极线SGS的阶面区域的抗蚀图案122。然后，对绝缘层101及牺牲层120分别逐层进行加工。由此，在E1-E2截面所示的选择栅极线SGS的阶面区域中，从最上层起2层量的牺牲层120被去除。另外，在字线WL0～WL7的阶面区域中，最上层的牺牲层120被去除。
如图25所示，接着，形成用来加工字线WL4及WL0、选择栅极线SGS、以及字线WL1及WL5的阶面区域的抗蚀图案122。然后，对绝缘层101及牺牲层120分别以2层为单位进行加工。由此，在E1-E2截面所示的字线WL4、WL0、WL1、及WL5的阶面区域中，从最上层起3层量的牺牲层120被去除，在选择栅极线SGS的阶面区域中，从最上层起4层量的牺牲层120被去除。另外，在D1-D2截面所示的字线WL6、WL2、WL3、及WL7的阶面区域中，从最上层起1层量的牺牲层120被去除。
如图26所示，接着，形成用来加工字线WL6、WL4、WL2、及WL0、以及选择栅极线SGS的阶面区域的抗蚀图案122。然后，对绝缘层101及牺牲层120分别逐层进行加工。由此，在D1-D2截面所示的字线WL6及WL2的阶面区域中，从最上层起2层量的牺牲层120被去除。另外，在字线WL3及WL7的区域中，从最上层起1层量的牺牲层120被去除。在E1-E2截面所示的字线WL4及WL0的阶面区域中，从最上层起4层量的牺牲层120被去除，在选择栅极线SGS的阶面区域中，从最上层起5层量的牺牲层120被去除。另外，在字线WL1及WL5的阶面区域中，3层量的牺牲层120被去除。
如图27所示，接着，形成用来加工字线WL0～WL3、及选择栅极线SGS的阶面区域的抗蚀图案122。然后，对绝缘层101及牺牲层120分别以4层为单位进行加工。由此，在D1-D2截面所示的字线WL2的阶面区域中，从最上层起6层量的牺牲层120被去除，在字线WL3的阶面区域中，从最上层起5层量的牺牲层120被去除。另外，在字线WL6的阶面区域中，从最上层起2层量的牺牲层120被去除，在字线WL7的阶面区域中，从最上层起1层量的牺牲层120被去除。在E1-E2截面所示的字线WL0的阶面区域中，从最上层起8层量的牺牲层120被去除，在选择栅极线SGS的阶面区域中，从最上层起9层量的牺牲层120被去除，在字线WL1的阶面区域中，从最上层起7层量的牺牲层120被去除。另外，在字线WL4的阶面区域中，从最上层起4层量的牺牲层120被去除，在字线WL5的阶面区域中，从最上层起3层量的牺牲层120被去除。
如图28所示，接着，在将抗蚀图案122及保护层121去除之后，将字线WL0～WL7及选择栅极线SGS的阶面区域以绝缘层101嵌埋，并利用例如CMP等使绝缘层101的表面平坦化。
如图29所示，接着，形成与字线WL0～WL7以及选择栅极线SGD及SGS对应的接触插头C4。
如图30所示，首先，加工狭缝SLT而形成槽图案。接着，利用W及TiN回填牺牲层120。接着，将形成在狭缝的侧面及底部、以及绝缘层101上的TiN及W去除而形成配线层103，然后，将狭缝SLT的槽图案利用SiO2嵌埋。
如图31所示，接着，形成与字线WL0～WL7以及选择栅极线SGD及SGS对应的接触插头CC。
2.3本实施方式的效果
如果为本实施方式的构成，那么可获得与第1实施方式相同的效果。
另外，在本实施方式的构成中，由于所积层的字线WL0～WL7的阶面沿着第1方向D1并列地配置成2列，所以能够缩短第1方向D1上的阶梯部的长度。因此，能够抑制芯片面积的增加。
3.变化例等
所述实施方式的半导体存储装置包含：多个第1配线层(103)，在半导体衬底上方介隔第1绝缘层而积层；第1及第2存储柱(MP)，贯通多个第1配线层；以及多个第1插头(CC)，底面分别与多个第1配线层相接。多个第1配线层包含：第1阵列区域，供第1存储柱贯通多个第1配线层；第2阵列区域，供第2存储柱贯通多个第1配线层；以及连接区域(阶梯部)，形成分别与多个第1插头连接的多个连接部(阶面)。沿着与半导体衬底平行的第1方向依次配置第1阵列区域、连接区域、及第2阵列区域。
通过应用所述实施方式，可提供能够提高处理能力的半导体存储装置。此外，实施方式并不限定于所述已经说明的方式，而能够进行各种变化。
例如，所述实施方式中的半导体存储装置并不限定于三维积层型NAND型闪速存储器。能够应用于积层字线而成的ReRAM(Resistive Random Access Memory，电阻式随机存取存储器)等三维积层型存储器。
进而，所述实施方式中的“连接”也包含中间介隔例如晶体管或电阻元件等其它某些元件而间接地连接的状态。
已对本发明的若干个实施方式进行了说明，但这些实施方式是作为示例而提出的，并非意图限定发明的范围。这些新颖的实施方式能以其它各种方式实施，且能够在不脱离发明主旨的范围内，进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。

Claims (17)

1.一种半导体存储装置，具备：
多个第1配线层，在半导体衬底上方介隔第1绝缘层而积层；
第1及第2存储柱，贯通所述多个第1配线层；以及
多个第1插头，底面分别与所述多个第1配线层相接；且
所述多个第1配线层具备：第1阵列区域，供所述第1存储柱贯通所述多个第1配线层；第2阵列区域，供所述第2存储柱贯通所述多个第1配线层；以及连接区域，形成分别与所述多个第1插头连接的多个连接部；且沿着与所述半导体衬底平行的第1方向依次配置所述第1阵列区域、所述连接区域、及所述第2阵列区域。
2.根据权利要求1所述的半导体存储装置，其中所述多个连接部沿着所述第1方向呈阶梯状配置。
3.根据权利要求2所述的半导体存储装置，其中所述多个连接引出部的至少一部分配置成2阶差的阶梯状。
4.根据权利要求1所述的半导体存储装置，其中所述多个连接引出部沿着所述第1方向配置成2列阶梯状。
5.根据权利要求1所述的半导体存储装置，其还具备多个第2插头，所述多个第2插头贯通所述多个第1配线层，上表面与所述多个第1插头分别电连接，且设置在所述连接区域。
6.根据权利要求1所述的半导体存储装置，其中所述多个第1配线层中位于最上层的第1配线层以如下方式分离：包含在所述连接区域分离而成的与所述第1存储柱相接的第1配线部、以及与所述第2存储柱相接的第2配线部。
7.根据权利要求1所述的半导体存储装置，其中所述第1及第2存储柱分别包含半导体层、以及依次设置在所述半导体层的侧面的第2绝缘层、电荷蓄积层、及第3绝缘层。
8.根据权利要求5所述的半导体存储装置，其还具备设置在所述半导体衬底上且电连接着所述多个第2插头的底面的电路。
9.根据权利要求8所述的半导体存储装置，其中所述电路为行解码器。
10.根据权利要求7所述的半导体存储装置，其还具备第2配线层，所述第2配线层设置在所述第1存储柱的上方，且与所述第1存储柱的所述半导体层电连接。
11.根据权利要求10所述的半导体存储装置，其还具备连接所述第2配线层的读出放大器。
12.根据权利要求1所述的半导体存储装置，其还具备第3配线层，所述第3配线层设置在所述半导体衬底与所述多个第1配线层之间，且与所述第1及第2柱的底面相接。
13.根据权利要求1所述的半导体存储装置，其中所述多个第1配线层的端部沿着所述第1方向呈阶梯状配置。
14.根据权利要求1所述的半导体存储装置，其
还具备设置在所述第1阵列区域的第3存储柱、以及设置在所述第2阵列区域的第4存储柱，
所述多个第1配线层中位于最上层的第1配线层具备：
第1配线部，在所述第1阵列区域中，沿着所述第1方向延伸，且与所述第1存储柱的侧面相接；
第2配线部，在所述第1阵列区域中，与所述第1配线部相邻，沿着所述第1方向延伸，且与所述第3存储柱的侧面相接；
第3配线部，在所述第2阵列区域中，沿着所述第1方向延伸，且与所述第2存储柱的侧面相接；以及
第4配线部，在所述第2阵列区域中，与所述第3配线部相邻，沿着所述第1方向延伸，且与所述第4存储柱的侧面相接。
15.根据权利要求14所述的半导体存储装置，其中所述第1至第4配线部分别连接着所述多个第1插头中不同的第1插头。
16.根据权利要求3所述的半导体存储装置，其中沿着所述第1方向，偶数级的所述多个连接部及奇数级的所述多个连接部分别配置成所述2阶差的阶梯状。
17.根据权利要求16所述的半导体存储装置，其中所述偶数级的所述多个连接部以沿着所述第1方向从所述连接区域的一端朝向中央以2级为单位下降的方式配置，所述奇数级的所述多个连接部以沿着所述第1方向从所述连接区域的另一端朝向所述中央以所述2级为单位下降的方式配置。
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